KR100933695B1 - 반도체 소자 - Google Patents

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KR100933695B1
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Abstract

본 발명은 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자 내부에서 사용되는 전압이 예정된 레벨을 안정적으로 유지할 수 있도록 하는 회로에 관한 것으로서, 기준전압의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 내부기준전압을 생성하기 위한 내부기준전압 생성부와, 전압 선택신호에 응답하여 각각의 내부기준전압 중 어느 하나의 전압을 선택하여 선택기준전압으로서 출력하기 위한 전압선택부, 및 상기 전압 선택신호의 활성화 레벨을 외부전원전압 보다 높은 레벨로 쉬프팅하기 위한 레벨 쉬프팅 부를 구비하며, 상기 전압선택부는, 게이트가 전압 선택신호단와 접속되고, 드레인단이 각각의 내부기준전압단과 접속되며, 소스단이 선택기준전압단과 연결되는 다수의 NMOS 트랜지스터를 포함하는 반도체 소자를 제공한다.
GIDL, 외부전원전압, 고전압

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 소자 내부에서 사용되는 전압을 생성하는 회로에 관한 것이며, 더 자세히는, GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자 내부에서 사용되는 전압이 예정된 레벨을 안정적으로 유지할 수 있도록 하는 회로에 관한 것이다.
DRAM을 비롯한 대부분의 반도체 소자는 외부로부터 공급되는 외부전원전압(VDD) 및 접지전압(VSS)을 사용하여 다양한 전압레벨을 갖는 다수의 내부전압을 발생시키기 위한 내부전압 발생기를 칩 내에 구비함으로써 칩 내부회로의 동작에 필요한 다수의 내부전압을 자체적으로 공급하고 있다.
이러한, 다수의 내부전압을 생성하는 과정에는 일반적으로, 기준(Reference)전압레벨을 갖는 기준전압을 생성하는 과정과, 발생된 기준전압을 사용하여 차지 펌핑(charge pumping) 또는 다운 컨버팅(down converting)등의 방식을 통해 내부전압을 생성하는 과정이 포함된다.
여기서, 기준전압레벨을 갖는 기준전압을 생성하는 과정을 살펴보면 다음과 같다.
먼저, 기준전압의 전위레벨은 반도체 소자가 동작하는 환경의 영향으로 인해 반도체 소자로 공급되는 외부전원전압(VDD) 및 접지전압(VSS)의 전위레벨이 불안정하게 스윙하거나 반도체 소자의 온도가 상승/하강하는 경우에도 항상 안정적인 전위레벨을 유지할 수 있어야 하는데, 일반적인 반도체 소자에서는 밴드 갭 회로(Band Gap Circuit)를 사용함으로써 항상 안정적인 전위레벨을 갖는 기준전압을 생성할 수 있다.
하지만, 밴드 갭 회로(Band Gap Circuit)에는 전계 효과 트랜지스터(Field Effect Transistor : FET)에 비해 상대적으로 큰 면적을 차지하는 바이폴라 접합 트랜지스터(Bipolar Junction Transistor : BJT)가 사용되므로 반도체 소자에서 밴드 갭 회로(Band Gap Circuit)가 차지하는 면적이 상대적으로 큰 편이다.
반면에, 반도체 소자에서 사용되는 내부전압의 개수에 대응하여 기준전압의 개수가 결정되므로, 내부전압의 개수가 많으면 많을수록 많은 개수의 기준전압을 생성하기 위한 밴드 갭 회로(Band Gap Circuit)의 개수 또한 증가하게 되는 문제가 발생할 수 있다.
따라서, 종래에는 다음과 같은 방법으로 한 개의 밴드 갭 회로(Band Gap Circuit)만을 사용하여 많은 개수의 기준전압을 생성하였다.
도 1은 종래기술에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로 를 상세히 도시한 회로도이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로는, 예정된 전위레벨을 갖는 기준전압(VREF)을 생성하기 위한 밴드 갭 회로(Band Gap Circuit, 140)와, 기준전압(VREF)의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 생성하기 위한 내부기준전압 생성부(100), 및 전압 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)에 응답하여 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 어느 하나의 전압을 선택기준전압(SEL_VREF)으로서 출력하기 위한 전압선택부(120)를 구비한다.
여기서, 내부기준전압 생성부(100)는, 기준전압(VREF)과 피드백 전압(FEEDBACK)의 전위레벨을 비교하기 위한 전위레벨 비교부(102)와, 전위레벨 비교부(102)의 출력신호(OUTSIG)에 응답하여 피드백 전압(FEEDBACK)단을 구동하기 위한 전압구동부(104), 및 피드백 전압(FEEDBACK)의 전위레벨을 다수의 예정된 비율로 분배하여 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)으로서 출력하기 위한 전압분배부(106)를 구비한다.
그리고, 내부기준전압 생성부(100)의 구성요소 중 전위레벨 비교부(102)는, 게이트를 통해 인가받은 기준전압(VREF)의 전위레벨에 대응하여 드레인-소스 접속된 출력노드(OUTND)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가되는 피드백 전압(FEEDBACK)의 레벨 에 대응하여 드레인-소스 접속된 드라이빙 노드(ZND)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 외부전원전압(VDD)단과 드라이빙노드(ZND) 및 외부전원전압(VDD)단과 출력노드(OUTND) 사이에 전류 미러(current mirror) 형태로 접속되어 외부전원전압(VDD)단으로부터 드라이빙노드(ZND)와 출력노드(OUTND)에 공급되는 전류의 크기가 서로 같아지도록 제어하는 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2), 및 게이트를 통해 인가받은 바이어스 신호(BIAS)에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.
또한, 내부기준전압 생성부(100)의 구성요소 중 전압구동부(104)는, 게이트를 통해 인가받은 전위레벨 비교부(102)의 출력신호(OUTSIG)에 응답하여 소스-드레인 접속된 외부전원전압(VDD)단과 피드백 전압(FEEDBACK)단 사이에 흐르는 전류의 크기를 조절하기 위한 제3PMOS 트랜지스터(P3)를 구비한다.
그리고, 내부기준전압 생성부(100)의 구성요소 중 전압분배부(106)는, 피드백 전압(FEEDBACK)단과 접지전압(VSS)단 사이에 직렬 접속된 다수의 저항소자(R1, R2, R3, R4, R5, R6)를 구비하며, 각각의 저항소자(R1, R2, R3, R4, R5, R6)간의 접속노드(RND1, RND2, RND3, RND4, RND5, RND6)에서 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 출력한다.
그리고, 전압선택부(120)는, 정제어단을 통해 인가된 전압 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)와 부제어단을 통해 인가된 전압 선택신호의 반전신호(SELB<1>, SELB<2>, SELB<3>, SELB<4>, SELB<5>, SEL<6>)에 응답하여 입력단(IND1, IND2, IND3, IND4, IND5, IND6)을 통해 인가받은 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 선택기준전압(SEL_VREF)단에 전달하는 것을 제어하기 위한 다수의 전달 게이트(TG1, TG2, TG3, TG4, TG5, TG6)를 구비한다.
전술한 구성을 바탕으로 종래기술에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 밴드 갭 회로(140)에서 예정된 전위레벨을 갖는 기준전압(VREF)이 생성되면, 내부기준전압 생성부(100)의 구성요소 중 전위레벨 비교부(102) 및 전압구동부(104)에 의해 피드백 전압(FEEDBACK)단의 레벨이 기준전압(VREF)의 레벨과 같아진다.
그리고, 피드백 전압(FEEDBACK)단의 레벨은 내부기준전압 생성부(100)의 구성요소 중 전압분배부(106)에 의해 각각 서로 다른 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)으로서 분배된다.
이렇게, 각각 서로 다른 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)은 전압 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>) 및 전압 선택신호의 반전신호(SELB<1>, SELB<2>, SELB<3>, SELB<4>, SELB<5>, SELB<6>)에 응답하 여 전압선택부(120)에 의해 선택기준전압(SEL_VREF)으로 멀티플랙싱(multiplexing)된다.
예를 들어, 제1전압 선택신호(SEL<1>)가 로직'하이'(High)로 활성화되고, 제2 내지 제6전압 선택신호(SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)가 로직'로우'(Low)로 비활성화되면, 즉, 제1전압 선택신호의 반전신호(SELB<1>)가 로직'로우'(Low)로 비활성화되고, 제2 내지 제6전압 선택신호의 반전신호(SELB<2>, SELB<3>, SELB<4>, SELB<5>, SELB<6>)가 로직'하이'(High)로 활성화되면, 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제1내부기준전압(INT_VREF_1)이 선택기준전압(SEL_VREF)으로서 출력된다.
마찬가지로, 제3전압 선택신호(SEL<3>)가 로직'하이'(High)로 활성화되고, 제1 및 제2전압 선택신호(SEL<1>, SEL<2>)와 제4 내지 제6전압 선택신호(SEL<4>, SEL<5>, SEL<6>)가 로직'로우'(Low)로 비활성화되면, 즉, 제3전압 선택신호의 반전신호(SELB<3>)가 로직'로우'(Low)로 비활성화되고, 제1 및 제2전압 선택신호의 반전신호(SELB<1>, SELB<2>)와 제4 내지 제6전압 선택신호의 반전신호(SELB<4>, SELB<5>, SELB<6>)가 로직'하이'(High)로 활성화되면, 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제3내부기준전압(INT_VREF_3)이 선택기준전압(SEL_VREF)으로서 출력된다.
도 2는 도 1에 도시된 종래기술에 따른 반도체 소자의 내부기준전압을 생성 하기 위한 회로에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 도시한 그래프이다.
먼저, GIDL(Gate Induced Drain Leakage) 현상은 게이트전극과 드레인영역의 중첩 영역에서 전자(Electron)가 가전자대(valence band, Ev)로부터 전도대(conduction band, Ec)로 뚫고 나가는 터널링(tunneling) 현상을 의미하며, 게이트 옥사이드(Gate Oxide)의 두께가 얇아지면서 게이트전극과 드레인영역의 중첩 영역에서 밴드굴곡(Band bending)이 과다하게 발생되는 것으로 인해 발생하는 것으로 알려져 있다.
또한, 일반적으로 CMOS 트랜지스터는 N형 폴리실리콘막을 게이트전극으로 사용하는데, 이때, NMOS 트랜지스터의 경우는 N형 폴리실리콘막과 N형 소스/드레인영역간 일함수 차이가 작기 때문에 밴드굴곡(Band bending)이 거의 발생하지 않으므로 GIDL(Gate Induced Drain Leakage) 현상이 거의 발생하지 않는다.
하지만, PMOS 트랜지스터의 경우는 N형 폴리실리콘막과 P형 소스/드레인영역간 일함수 차이가 매우 크기 때문에 게이트절연막과 접합 계면에서의 밴드굴곡이 과도하게 발생하여 GIDL(Gate Induced Drain Leakage) 현상이 크게 발생할 수 있다.
도 2를 참조하면, 도 1에 도시된 종래기술에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로에서 기준전압(VREF)의 전위레벨을 기준으로 생성한 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제3내부기준전압(INT_VREF_3)이 선택되어 선택기준전압(SEL_VREF)으로서 출력될 때 GIDL(Gate Induced Drain Leakage) 현상으로 인해 선택기준전압(SEL_VREF)의 전위레벨이 제3내부기준전압(INT_VREF_3)의 전위레벨보다 더 상승하여 불안정하게 동작하는 것을 알 수 있다.
구체적으로 살펴보면, 외부전원전압(VDD)의 공급이 시작되어 외부전원전압(VDD)의 전위레벨이 0V부터 상승하기 시작하게 되면, 외부전원전압(VDD)의 전위레벨이 상승하는 것에 대응하여 밴드 갭 회로에서 생성되는 기준전압(VREF)의 전위레벨도 상승하게 되고, 그에 따라 제3내부기준전압(INT_VREF_3) 및 선택기준전압(SEL_VREF)의 전위레벨도 상승하게 된다(①).
이때, 기준전압(VREF)의 전위레벨이 예정된 전위레벨에 도달하게 되면(②), 외부전원전압(VDD)의 레벨이 계속 상승하여도 기준전압(VREF)의 전위레벨은 더 이상 상승하지 않고, 예정된 전위레벨을 유지하게 되며, 그에 따라 제3내부기준전압(INT_VREF_3)의 전위레벨도 더 이상 상승하지 않고 예정된 전위레벨을 유지하게 된다.
이때, 제3내부기준전압(INT_VREF_3)이 제3전송게이트(TG3)에 의해서 선택기준전압(SEL_VREF)으로서 출력되는데, 그 과정을 구체적으로 보면, 제3전송게이트(TG3)는 한 개의 NMOS 트랜지스터와 한 개의 PMOS 트랜지스터로 이루어져 있으며, 제3전송게이트(TG3)에 포함된 NMOS 트랜지스터의 드레인 및 PMOS 트랜지스터의 소스가 접속된 제3입력단(INND3)를 통해 제3내부기준전압(INT_VREF_3)을 인가받아 제3전송게이트(TG3)에 포함된 NMOS 트랜지스터의 소스 및 PMOS 트랜지스터의 드레 인이 접속된 선택기준전압(SEL_VREF)단으로 전달하는 과정을 거친다.
그런데, 상기에서 설명한 바와 같이 제3전송게이트(TG3)에 포함된 PMOS 트랜지스터는 제3내부기준전압(INT_VREF_3)을 선택기준전압(SEL_VREF)으로 전달하는 과정에서 GIDL(Gate Induced Drain Leakage) 현상을 발생시키게 되고, 이로 인해, 제3내부기준전압(INT_VREF_3)은 외부전원전압(VDD)의 전위레벨이 상승하는 것과 상관없이 그 전위레벨이 변동하지 않는데 비해, 선택기준전압(SEL_VREF)은 외부전원전압(VDD)의 전위레벨이 상승하는 것에 대응하여 그 전위레벨이 일정비율로 상승하게되는 문제가 발생한다.
이렇게, 선택기준전압(SEL_VREF)의 전위레벨이 예정된 전위레벨을 지키지 못하고 외부전원전압(VDD)의 전위레벨 상승에 따라 불안정하게 변동하게 되면, 선택기준전압(SEL_VREF)을 기준으로 생성하는 다수의 내부전압까지 그 전위레벨이 불안정하게 변동할 수 있고, 이는, 반도체 소자의 전체 동작을 불안하게 만드는 원인이 될 수 있다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자 내부에서 사용되는 전압이 예정된 레벨을 안정적으로 유지할 수 있도록 하는 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기준전압의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 내부기준전압을 생성하기 위한 내부기준전압 생성수단; 전압 선택신호에 응답하여 각각의 내부기준전압 중 어느 하나의 전압을 선택하여 선택기준전압으로서 출력하기 위한 전압선택수단; 및 상기 전압 선택신호의 활성화 레벨을 외부전원전압 보다 높은 레벨로 쉬프팅하기 위한 레벨 쉬프팅 수단을 구비하며, 상기 전압선택수단은, 게이트가 전압 선택신호단와 접속되고, 드레인단이 각각의 내부기준전압단과 접속되며, 소스단이 선택기준전압단과 연결되는 다수의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자가 제공된다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, 제1전압의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 제2전압을 생성하기 위한 전압생성수단; 전압 선택신호에 응답하여 각각의 제2전압 중 어 느 하나의 전압을 선택하여 선택전압으로서 출력하기 위한 전압선택수단; 및 상기 전압 선택신호의 활성화 레벨을 외부전원전압 보다 높은 레벨로 쉬프팅하기 위한 레벨 쉬프팅 수단을 구비하며, 상기 전압선택수단은, 게이트가 전압 선택신호단와 접속되고, 드레인단이 각각의 제2전압단과 접속되며, 소스단이 선택전압단과 연결되는 다수의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
전술한 본 발명은 반도체 소자 내부에서 사용되는 전압이 생성되는 회로에서 사용되는 회로까지 전달되는 과정에서 GIDL(Gate Induced Drain Leakage) 현상을 발생시킬 수 있는 원인이 되는 소자를 배제하는 구성변경을 통해 반도체 소자 내부에서 사용되는 전압이 예정된 레벨을 안정적으로 유지할 수 있도록 하는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 제1실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로를 상세히 도시한 회로도이다.
도 3을 참조하면, 본 발명의 제1실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로는, 예정된 전위레벨을 갖는 기준전압(VREF)을 생성하기 위한 밴드 갭 회로(Band Gap Circuit, 340)와, 기준전압(VREF)의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 생성하기 위한 내부기준전압 생성부(300), 및 전압 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)에 응답하여 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 어느 하나의 전압을 선택기준전압(SEL_VREF)으로서 출력하기 위한 전압선택부(320)을 구비한다.
여기서, 내부기준전압 생성부(300)는, 기준전압(VREF)과 피드백 전압(FEEDBACK)의 전위레벨을 비교하기 위한 전위레벨 비교부(302)와, 전위레벨 비교부(302)의 출력신호(OUTSIG)에 응답하여 피드백 전압(FEEDBACK)단을 구동하기 위한 전압구동부(304), 및 피드백 전압(FEEDBACK)의 전위레벨을 다수의 예정된 비율로 분배하여 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)으로서 출력하기 위한 전압분배부(306)를 구비한다.
그리고, 내부기준전압 생성부(300)의 구성요소 중 전위레벨 비교부(302)는, 게이트를 통해 인가받은 기준전압(VREF)의 전위레벨에 대응하여 드레인-소스 접속된 출력노드(OUTND)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가되는 피드백 전압(FEEDBACK)의 레벨에 대응하여 드레인-소스 접속된 드라이빙 노드(ZND)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 외부전원전압(VDD)단과 드라이빙노드(ZND) 및 외부전원전압(VDD)단과 출력노드(OUTND) 사이에 전류 미러(current mirror) 형태로 접속되어 외부전원전압(VDD)단으로부터 드라이빙노드(ZND)와 출력노드(OUTND)에 공급되는 전류의 크기가 서로 같아지도록 제어하는 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2), 및 게이트를 통해 인가받은 바이어스 신호(BIAS)에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.
또한, 내부기준전압 생성부(300)의 구성요소 중 전압구동부(304)는, 게이트를 통해 인가받은 전위레벨 비교부(302)의 출력신호(OUTSIG)에 응답하여 소스-드레인 접속된 외부전원전압(VDD)단과 피드백 전압(FEEDBACK)단 사이에 흐르는 전류의 크기를 조절하기 위한 제3PMOS 트랜지스터(P3)를 구비한다.
그리고, 내부기준전압 생성부(300)의 구성요소 중 전압분배부(306)는, 피드백 전압(FEEDBACK)단과 접지전압(VSS)단 사이에 직렬 접속된 다수의 저항소자(R1, R2, R3, R4, R5, R6)를 구비하며, 각각의 저항소자(R1, R2, R3, R4, R5, R6)간의 접속노드(RND1, RND2, RND3, RND4, RND5, RND6)에서 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 출력한다.
그리고, 전압선택부(320)는, 게이트로 인가된 전압 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)에 응답하여 드레인을 통해 인가받은 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 소스에 접속된 선택기준전압(SEL_VREF)단에 전달하는 것을 제어하기 위한 다수의 NMOS 트랜지스터(SEL_N1, SEL_N2, SEL_N3, SEL_N4, SEL_N5, SEL_N6)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제1실시예에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 밴드 갭 회로(340)에서 예정된 전위레벨을 갖는 기준전압(VREF)이 생성되면, 내부기준전압 생성부(300)의 구성요소 중 전위레벨 비교부(302) 및 전압구동부(304)에 의해 피드백 전압(FEEDBACK)단의 레벨이 기준전압(VREF)의 레벨과 같아진다.
그리고, 피드백 전압(FEEDBACK)단의 레벨은 내부기준전압 생성부(300)의 구성요소 중 전압분배부(306)에 의해 각각 서로 다른 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)으로서 분배된다.
이렇게, 각각 서로 다른 예정된 전위레벨을 갖는 다수의 내부기준전 압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)은 전압 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)에 응답하여 전압선택부(320)에 의해 선택기준전압(SEL_VREF)으로 멀티플랙싱(multiplexing)된다.
예를 들어, 제1전압 선택신호(SEL<1>)가 로직'하이'(High)로 활성화되고, 제2 내지 제6전압 선택신호(SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)가 로직'로우'(Low)로 비활성화되면, 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제1내부기준전압(INT_VREF_1)이 선택기준전압(SEL_VREF)으로서 출력된다.
마찬가지로, 제3전압 선택신호(SEL<3>)가 로직'하이'(High)로 활성화되고, 제1 및 제2전압 선택신호(SEL<1>, SEL<2>)와 제4 내지 제6전압 선택신호(SEL<4>, SEL<5>, SEL<6>)가 로직'로우'(Low)로 비활성화되면, 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제3내부기준전압(INT_VREF_3)이 선택기준전압(SEL_VREF)으로서 출력된다.
도 4는 본 발명의 제1실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 도시한 그래프이다.
도 4를 참조하면, 본 발명의 제1실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로에서 기준전압(VREF)의 전위레벨을 기준으로 생성한 다수의 내부기준전 압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제3내부기준전압(INT_VREF_3)이 선택되어 선택기준전압(SEL_VREF)으로서 출력될 때 GIDL(Gate Induced Drain Leakage) 현상이 발생하지 않는 것을 알 수 있다.
구체적으로 살펴보면, 외부전원전압(VDD)의 공급이 시작되어 외부전원전압(VDD)의 전위레벨이 0V부터 상승하기 시작하게 되면, 외부전원전압(VDD)의 전위레벨이 상승하는 것에 대응하여 밴드 갭 회로에서 생성되는 기준전압(VREF)의 전위레벨도 상승하게 되고, 그에 따라 제3내부기준전압(INT_VREF_3) 및 선택기준전압(SEL_VREF)의 전위레벨도 상승하게 된다(①).
그리고, 기준전압(VREF)의 전위레벨이 예정된 전위레벨을 넘어서게 되면(②), 외부전원전압(VDD)의 레벨이 계속 상승하여도 기준전압(VREF)의 전위레벨은 더 이상 상승하지 않고, 예정된 전위레벨을 유지하게 되며, 그에 따라 제3내부기준전압(INT_VREF_3)의 전위레벨도 더 이상 상승하지 않고 예정된 전위레벨을 유지하게 된다.
또한, 제3내부기준전압(INT_VREF_3)이 제3NMOS 트랜지스터(SEL_N3)에 의해서 선택기준전압(SEL_VREF)으로서 출력되므로, GIDL(Gate Induced Drain Leakage) 현상이 발생하지 않으며, 이로 인해, 선택기준전압(SEL_VREF)의 전위레벨도 제3내부기준전압(INT_VREF_3)의 전위레벨과 마찬가지로 외부전원전압(VDD)의 전위레벨이 계속 상승하는 경우에도 더 이상 상승하지 않는다.
그런데, 기준전압(VREF)의 전위레벨 및 제3내부기준전압(INT_VREF_3)의 전위레벨이 선택기준전압(SEL_VREF)의 전위레벨보다 앞선 시점에서 예정된 전위레벨에 도달하는 것을 알 수 있는데, 이는 다음과 같은 이유 때문이다.
상기에서 설명한 바와 같이 제3내부기준전압(INT_VREF_3)은 제3NMOS 트랜지스터(SEL_N3)에 의해서 선택기준전압(SEL_VREF)으로서 출력되며, 제3NMOS 트랜지스터(SEL_N3)는 외부전원전압(VDD)의 전위레벨과 동일한 활성화레벨을 갖는 제3전압 선택신호(SEL<3>)에 응답하여 제3내부기준전압(INT_VREF_3)을 선택기준전압(SEL_VREF)으로서 출력하므로, 외부전원전압(VDD)의 전위레벨이 예정된 레벨 이상으로 충분히 상승하지 않은 상태(③)에서는 제3NMOS 트랜지스터(SEL_N3)의 Vgs 값 - NMOS 트랜지스터의 게이트(gate)와 소스(source) 사이의 전압 - 이 충분히 큰 값이 되지 못한다.
이로 인해, 제3NMOS 트랜지스터(SEL_N3)는 제3내부기준전압(INT_VREF_3)을 그대로 선택기준전압(SEL_VREF)으로서 출력하지 못하고 제3내부기준전압(INT_VREF_3)의 전위레벨보다 낮은 전위레벨을 갖는 선택기준전압(SEL_VREF)을 출력하게 된다.
물론, 외부전원전압(VDD)의 레벨이 계속 상승하여 제3NMOS 트랜지스터(SEL_N3)의 Vgs 값을 충분히 커지게 할 수 있는 전위레벨에 도달하게 되면(②), 제3NMOS 트랜지스터(SEL_N3)가 제3내부기준전압(INT_VREF_3)을 그대로 선택기준전압(SEL_VREF)으로서 출력하게 되어, 제3내부기준전압(INT_VREF_3)의 전위레벨과 선택기준전압(SEL_VREF)의 전위레벨이 같아지게 된다.
하지만, 제3내부기준전압(INT_VREF_3)의 전위레벨과 선택기준전압(SEL_VREF)의 전위레벨이 같아지는 시점이 기준전압(VREF) 및 제3내부기준전압(INT_VREF_3)의 전위레벨이 더 이상 상승하지 않는 시점보다 뒤쪽에 위치하게 되며, 만약, 반도체 소자의 주변 환경이 저전원(Low VDD) 상태가 되어 외부전원전압(VDD)의 전위레벨이 충분히 상승하지 못하게 되면 계속적으로 제3내부기준전압(INT_VREF_3) 전위레벨이 선택기준전압(SEL_VREF)의 전위레벨보다 높은 상태가 될 수도 있다.
도 5는 본 발명의 제2실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로를 상세히 도시한 회로도이다.
도 5를 참조하면, 본 발명의 제2실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로는, 예정된 전위레벨을 갖는 기준전압(VREF)을 생성하기 위한 밴드 갭 회로(Band Gap Circuit, 340)와, 기준전압(VREF)의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 생성하기 위한 내부기준전압 생성부(500)와, 전압 선택신호(SEL_SHIFT<1>, SEL_SHIFT<2>, SEL_SHIFT<3>, SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)에 응답하여 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 어느 하나의 전압을 선택기준전압(SEL_VREF)으로서 출력하기 위한 전압선택부(520), 및 전압 선택신호(SEL_SHIFT<1>, SEL_SHIFT<2>, SEL_SHIFT<3>, SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)의 활성화 레벨을 외부전원전압(VDD) 보다 높은 레벨로 쉬프 팅(shifting)하기 위한 레벨 쉬프팅 부(560)를 구비한다.
여기서, 내부기준전압 생성부(500)는, 기준전압(VREF)과 피드백 전압(FEEDBACK)의 전위레벨을 비교하기 위한 전위레벨 비교부(502)와, 전위레벨 비교부(502)의 출력신호(OUTSIG)에 응답하여 피드백 전압(FEEDBACK)단을 구동하기 위한 전압구동부(504), 및 피드백 전압(FEEDBACK)의 전위레벨을 다수의 예정된 비율로 분배하여 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)으로서 출력하기 위한 전압분배부(506)를 구비한다.
그리고, 내부기준전압 생성부(500)의 구성요소 중 전위레벨 비교부(502)는, 게이트를 통해 인가받은 기준전압(VREF)의 전위레벨에 대응하여 드레인-소스 접속된 출력노드(OUTND)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제1NMOS 트랜지스터(N1)와, 게이트를 통해 인가되는 피드백 전압(FEEDBACK)의 레벨에 대응하여 드레인-소스 접속된 드라이빙 노드(ZND)와 공통노드(COMN) 사이에 흐르는 전류의 크기를 조절하기 위한 제2NMOS 트랜지스터(N2)와, 외부전원전압(VDD)단과 드라이빙노드(ZND) 및 외부전원전압(VDD)단과 출력노드(OUTND) 사이에 전류 미러(current mirror) 형태로 접속되어 외부전원전압(VDD)단으로부터 드라이빙노드(ZND)와 출력노드(OUTND)에 공급되는 전류의 크기가 서로 같아지도록 제어하는 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2), 및 게이트를 통해 인가받은 바이어스 신호(BIAS)에 응답하여 드레인-소스 접속된 공통노드(COMN)와 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 제3NMOS 트랜지스터(N3)를 구비한다.
또한, 내부기준전압 생성부(500)의 구성요소 중 전압구동부(504)는, 게이트를 통해 인가받은 전위레벨 비교부(502)의 출력신호(OUTSIG)에 응답하여 소스-드레인 접속된 외부전원전압(VDD)단과 피드백 전압(FEEDBACK)단 사이에 흐르는 전류의 크기를 조절하기 위한 제3PMOS 트랜지스터(P3)를 구비한다.
그리고, 내부기준전압 생성부(500)의 구성요소 중 전압분배부(506)는, 피드백 전압(FEEDBACK)단과 접지전압(VSS)단 사이에 직렬 접속된 다수의 저항소자(R1, R2, R3, R4, R5, R6)를 구비하며, 각각의 저항소자(R1, R2, R3, R4, R5, R6)간의 접속노드(RND1, RND2, RND3, RND4, RND5, RND6)에서 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 출력한다.
그리고, 전압선택부(520)는, 게이트로 인가된 전압 선택신호(SEL_SHIFT<1>, SEL_SHIFT<2>, SEL_SHIFT<3>, SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)에 응답하여 드레인을 통해 인가받은 각각의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)을 소스에 접속된 선택기준전압(SEL_VREF)단에 전달하는 것을 제어하기 위한 다수의 NMOS 트랜지스터(SEL_N1, SEL_N2, SEL_N3, SEL_N4, SEL_N5, SEL_N6)를 구비한다.
그리고, 레벨 쉬프팅 부(560)는, 게이트로 인가되며 외부전원전압(VDD)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)에 응답하여 드레인 접속된 출력단(SOUTND)과 소스 접속된 접지전압(VSS)단 사이에 흐르는 전류의 크기를 조절하기 위한 제4NMOS 트랜지스터(N4)와, 게이트 접속된 외부전원전압(VDD)에 응답하여 드레인 접속된 드라이빙 노드(SZND)와 소스 접속된 선택신호(SEL<1>, SEL<2>, SEL<3>, SEL<4>, SEL<5>, SEL<6>)단 사이에 흐르는 전류의 크기를 조절하기 위한 제5NMOS 트랜지스터(N5)와, 게이트 접속된 출력노드(SOUTND)의 전압에 응답하여 소스 접속된 고전압(VPP)단과 드레인 접속된 드라이빙 노드(SZND) 사이에 흐르는 전류의 크기를 조절하기 위한 제4PMOS 트랜지스터(P4)와, 게이트 접속된 드라이빙 노드(SZND)의 전압에 응답하여 소스 접속된 고전압(VPP)단과 드레인 접속된 출력노드(SOUTND) 사이에 흐르는 전류의 크기를 조절하기 위한 제5PMOS 트랜지스터(P5), 및 출력노드(SOUT)에 실린 전압의 위상을 반전하여 고전압(VPP)의 전위레벨과 접지전압(VSS)의 전위레벨 사이에서 스윙하는 전압 선택신호(SEL_SHIFT<1>, SEL_SHIFT<2>, SEL_SHIFT<3>, SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)로서 출력하기 위한 인버터(INT)를 구비한다.
전술한 구성을 바탕으로 본 발명의 제2실시예에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 설명하면 다음과 같다.
먼저, 밴드 갭 회로(540)에서 예정된 전위레벨을 갖는 기준전압(VREF)이 생성되면, 내부기준전압 생성부(500)의 구성요소 중 전위레벨 비교부(502) 및 전압구동부(504)에 의해 피드백 전압(FEEDBACK)단의 레벨이 기준전압(VREF)의 레벨과 같아진다.
그리고, 피드백 전압(FEEDBACK)단의 레벨은 내부기준전압 생성부(500)의 구성요소 중 전압분배부(506)에 의해 각각 서로 다른 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)으로서 분배된다.
이렇게, 각각 서로 다른 예정된 전위레벨을 갖는 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6)은 전압 선택신호(SEL_SHIFT<1>, SEL_SHIFT<2>, SEL_SHIFT<3>, SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)에 응답하여 전압선택부(520)에 의해 선택기준전압(SEL_VREF)으로 멀티플랙싱(multiplexing)된다.
예를 들어, 제1전압 선택신호(SEL_SHIFT<1>)가 로직'하이'(High)로 활성화되고, 제2 내지 제6전압 선택신호(SEL_SHIFT<2>, SEL_SHIFT<3>, SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)가 로직'로우'(Low)로 비활성화되면, 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제1내부기준전압(INT_VREF_1)이 선택기준전압(SEL_VREF)으로서 출력된다.
마찬가지로, 제3전압 선택신호(SEL_SHIFT<3>)가 로직'하이'(High)로 활성화되고, 제1 및 제2전압 선택신호(SEL_SHIFT<1>, SEL_SHIFT<2>)와 제4 내지 제6전압 선택신호(SEL_SHIFT<4>, SEL_SHIFT<5>, SEL_SHIFT<6>)가 로직'로우'(Low)로 비활성화되면, 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제3내부기준전압(INT_VREF_3)이 선택기준전압(SEL_VREF)으로서 출력된다.
도 6은 본 발명의 제2실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상 이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 도시한 그래프이다.
도 6을 참조하면, 본 발명의 제2실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로에서 기준전압(VREF)의 전위레벨을 기준으로 생성한 다수의 내부기준전압(INT_VREF_1, INT_VREF_2, INT_VREF_3, INT_VREF_4, INT_VREF_5, INT_VREF_6) 중 제3내부기준전압(INT_VREF_3)이 선택되어 선택기준전압(SEL_VREF)으로서 출력될 때 GIDL(Gate Induced Drain Leakage) 현상이 발생하지 않을 뿐만 아니라 제3내부기준전압(INT_VREF_3)의 전위레벨과 선택기준전압(SEL_VREF)의 전위레벨이 완전히 동일하게 변화하는 것을 알 수 있다.
구체적으로 살펴보면, 외부전원전압(VDD)의 공급이 시작되어 외부전원전압(VDD)의 전위레벨이 0V부터 상승하기 시작하게 되면, 외부전원전압(VDD)의 전위레벨이 상승하는 것에 대응하여 밴드 갭 회로에서 생성되는 기준전압(VREF)의 전위레벨도 상승하게 되고, 그에 따라 제3내부기준전압(INT_VREF_3) 및 선택기준전압(SEL_VREF)의 전위레벨도 상승하게 된다(①).
그리고, 기준전압(VREF)의 전위레벨이 예정된 전위레벨을 넘어서게 되면(②), 외부전원전압(VDD)의 레벨이 계속 상승하여도 기준전압(VREF)의 전위레벨은 더 이상 상승하지 않고, 예정된 전위레벨을 유지하게 되며, 그에 따라 제3내부기준전압(INT_VREF_3)의 전위레벨도 더 이상 상승하지 않고 예정된 전위레벨을 유지하게 된다.
또한, 제3내부기준전압(INT_VREF_3)이 제3NMOS 트랜지스터(SEL_N3)에 의해서 선택기준전압(SEL_VREF)으로서 출력되므로, GIDL(Gate Induced Drain Leakage) 현상이 발생하지 않으며, 이로 인해, 선택기준전압(SEL_VREF)의 전위레벨도 제3내부기준전압(INT_VREF_3)의 전위레벨과 마찬가지로 외부전원전압(VDD)의 전위레벨이 계속 상승하는 경우에도 더 이상 상승하지 않는다.
이때, 기준전압(VREF)의 전위레벨과 제3내부기준전압(INT_VREF_3)의 전위레벨 및 선택기준전압(SEL_VREF)의 전위레벨이 모두 동일한 시점에서 예정된 전위레벨에 도달하는 것을 알 수 있다.
즉, 제3NMOS 트랜지스터(SEL_N3)가 외부전원전압(VDD)의 전위레벨보다 높은 전위레벨을 갖는 고전압(VPP)과 동일한 활성화레벨을 갖는 제3전압 선택신호(SEL_SHIFT<3>)에 응답하여 제3내부기준전압(INT_VREF_3)을 선택기준전압(SEL_VREF)으로서 출력하므로, 기준전압(VREF)의 전위레벨과 제3내부기준전압(INT_VREF_3)의 전위레벨이 예정된 전위레벨에 도달하는 시점에서 외부전원전압(VDD)의 전위레벨이 예정된 레벨 이상으로 충분히 상승하지 않은 상태임에도 불구하고 제3NMOS 트랜지스터(SEL_N3)의 Vgs 값 - NMOS 트랜지스터의 게이트(gate)와 소스(source) 사이의 전압 - 이 충분히 큰 값이 되어 제3내부기준전압(INT_VREF_3)을 그대로 선택기준전압(SEL_VREF)으로서 출력한다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 반도체 소자 내부에서 사용되는 전압이 생성되는 회로 - 밴드 갭 회로(340, 540) - 에서 사용되는 회로까지 전달하는 과정에서 GIDL(Gate Induced Drain Leakage) 현상을 발생시킬 수 있는 원인이 되는 소자를 배제하는 구성변경 - PMOS 트랜지스터를 사용하지 않고, NMOS 트랜지스터만 사용하되, NMOS 트랜지스터를 제어하는 신호의 활성화레벨을 외부전원전압(VDD)보다 높게 함 - 을 통해 반도체 소자 내부에서 사용되는 전압이 예정된 레벨을 안정적으로 유지할 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 PMOS 트랜지스터에만 GIDL(Gate Induced Drain Leakage) 현상이 발생하고 NMOS 트랜지스터는 발생하지 않으므로 GIDL(Gate Induced Drain Leakage) 현상을 발생시킬 수 있는 원인이 되는 소자를 배제하는 구성변경과정에서 PMOS 트랜지스터를 사용하지 않고 NMOS 트랜지스터만을 사용한다고 설명하였는데 이는 N형 폴리실리콘막을 게이트전극으로 사용하는 CMOS 트랜지스터의 경우에만 적용되는 것이고, P형 폴리실리콘막을 게이트전극으로 사용하는 CMOS 트랜지스터의 경우에는 NMOS 트랜지스터에만 GIDL(Gate Induced Drain Leakage) 현상이 발생하고 PMOS 트랜지스터에는 발생하지 않을 수 있으므로, 본원발명은 GIDL(Gate Induced Drain Leakage) 현상을 발생시킬 수 있는 원인이 되는 소자를 배제하는 구성변경과정에서 NMOS 트랜지스터를 사용하지 않고 PMOS 트랜지스터만을 사용하는 경우도 포함한다.
또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
도 1은 종래기술에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로를 상세히 도시한 회로도.
도 2는 도 1에 도시된 종래기술에 따른 반도체 소자의 내부기준전압을 생성하기 위한 회로에서 발생하는 GIDL(Gate Induced Drain Leakage) 현상을 도시한 그래프.
도 3은 본 발명의 제1실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로를 상세히 도시한 회로도.
도 4는 본 발명의 제1실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 도시한 그래프.
도 5는 본 발명의 제2실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로를 상세히 도시한 회로도.
도 6은 본 발명의 제2실시예에 따라 GIDL(Gate Induced Drain Leakage) 현상이 발생하는 것을 방지하여 반도체 소자의 내부기준전압을 생성하기 위한 회로의 동작을 도시한 그래프.
*도면의 주요부분에 대한 부호의 설명
100, 300, 500 : 내부기준전압 생성부
120, 320, 520 : 전압선택부 560 :　레벨 쉬프팅 부
102, 302, 502 : 전위레벨 비교부 104, 304, 504 :　전압구동부
106, 306, 506 : 전압분배부

Claims (8)

  1. 기준전압의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 내부기준전압을 생성하기 위한 내부기준전압 생성수단;
    전압 선택신호에 응답하여 각각의 내부기준전압 중 어느 하나의 전압을 선택하여 선택기준전압으로서 출력하기 위한 전압선택수단; 및
    상기 전압 선택신호의 활성화 레벨을 외부전원전압 보다 높은 레벨로 쉬프팅하기 위한 레벨 쉬프팅 수단을 구비하며,
    상기 전압선택수단은,
    게이트가 전압 선택신호단와 접속되고, 드레인단이 각각의 내부기준전압단과 접속되며, 소스단이 선택기준전압단과 연결되는 다수의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 내부기준전압 생성수단은,
    밴드 갭 회로에서 생성된 기준전압과 피드백 전압의 전위레벨을 비교하기 위한 전위레벨 비교부;
    전위레벨 비교부의 출력신호에 응답하여 피드백 전압단을 구동하기 위한 전압구동부; 및
    상기 피드백 전압의 전위레벨을 다수의 예정된 비율로 분배하여 각각의 내부기준전압으로서 출력하기 위한 전압분배부를 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제2항에 있어서,
    상기 전압분배부는,
    피드백 전압단과 접지전압단 사이에 직렬 접속된 다수의 저항소자를 구비하며, 각각의 저항소자간의 접속노드에서 각각의 내부기준전압을 출력하는 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 레벨 쉬프팅 수단은,
    외부전원전압(VDD)과 접지전압(VSS)의 전위레벨 사이에서 스윙하던 상기 전압 선택신호의 전위레벨을 고전압(VPP)과 접지전압(VSS)의 전위레벨 사이에서 스윙하도록 하는 것을 특징으로 하는 반도체 소자.
  5. 제1전압의 전위레벨을 기준으로 각각 예정된 전위레벨을 갖는 다수의 제2전 압을 생성하기 위한 전압생성수단;
    전압 선택신호에 응답하여 각각의 제2전압 중 어느 하나의 전압을 선택하여 선택전압으로서 출력하기 위한 전압선택수단; 및
    상기 전압 선택신호의 활성화 레벨을 외부전원전압 보다 높은 레벨로 쉬프팅하기 위한 레벨 쉬프팅 수단을 구비하며,
    상기 전압선택수단은,
    게이트가 전압 선택신호단와 접속되고, 드레인단이 각각의 제2전압단과 접속되며, 소스단이 선택전압단과 연결되는 다수의 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서,
    상기 전압생성수단은,
    상기 제1전압과 피드백 전압의 전위레벨을 비교하기 위한 전위레벨 비교부;
    전위레벨 비교부의 출력신호에 응답하여 피드백 전압단을 구동하기 위한 전압구동부; 및
    상기 피드백 전압의 전위레벨을 다수의 예정된 비율로 분배하여 각각의 제2전압으로서 출력하기 위한 전압분배부를 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제6항에 있어서,
    상기 전압분배부는,
    피드백 전압단과 접지전압단 사이에 직렬 접속된 다수의 저항소자를 구비하며, 각각의 저항소자간의 접속노드에서 각각의 제2전압을 출력하는 것을 특징으로 하는 반도체 소자.
  8. 제5항에 있어서,
    상기 레벨 쉬프팅 수단은,
    외부전원전압(VDD)과 접지전압(VSS)의 전위레벨 사이에서 스윙하던 상기 전압 선택신호의 전위레벨을 고전압(VPP)과 접지전압(VSS)의 전위레벨 사이에서 스윙하도록 하는 것을 특징으로 하는 반도체 소자.
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