JP2016187123A - コンパレータ回路 - Google Patents

Abstract

【課題】 差動対のＰ型ＭＯＳトランジスタのバックゲートバイアス効果を抑制するととともに、寄生トランジスタによる差動対のバイアス電流の減少を抑制することのできるコンパレータ回路を提供する。【解決手段】 差動対１は、共通のソース端子Ｓおよび共通のバックゲート端子ＢＧを有するＰ型ＭＯＳトランジスタ１１およびＰ型ＭＯＳトランジスタ１２により構成される。バイアス電流生成部２は、差動対１の共通のソース端子Ｓへ供給するバイアス電流ＩＢＩＡＳを生成する。ダイオード接続のＰ型ＭＯＳトランジスタ３は、電源端子ＶＤＤと差動対１の共通のバックゲート端子ＢＧとの間に接続される。定電流源４は、差動対１の共通のバックゲート端子ＢＧと接地端子ＧＮＤとの間に接続される。【選択図】 図１

Description

本発明の実施形態は、コンパレータ回路に関する。

入力段にＭＯＳトランジスタの差動対を用いるコンパレータ回路の１つとして、Ｐ型基板上に形成されたＮウェル領域にＰ型ＭＯＳトランジスタの差動対を形成するコンパレータ回路がある。このＮウェル領域は、差動対を形成するＰ型ＭＯＳトランジスタのバックゲートとなる。

このコンパレータ回路が形成されたＰ型基板上に、例えば、負荷に供給する電力のスイッチングを制御するＮチャンネルＤＭＯＳＦＥＴが形成されることがある。この場合、差動対のＰ型ＭＯＳトランジスタのバックゲートであるＮウェル領域と、素子分離領域であるＰ型領域と、ＤＭＯＳＦＥＴのＮ型ドレイン領域と、により寄生ＮＰＮトランジスタが形成される。

このような回路構成において、ＤＭＯＳＦＥＴのＮ型ドレイン領域が負電位になると、寄生ＮＰＮトランジスタが動作して、差動対のＰ型ＭＯＳトランジスタの共通ソースからバックゲートへ電流が流れ、差動対へ供給されるバイアス電流が減少する、という問題が生じる。

これに対して、差動対のＰ型ＭＯＳトランジスタのバックゲートを電源端子へ接続し、寄生ＮＰＮトランジスタへ流れる電流を補填する、という対策が考えられる。しかし、そのような対策を取った場合、バックゲートバイアス効果によるＰ型ＭＯＳトランジスタの閾値の上昇が大きくなり、差動対の電源電圧方向の入力動作範囲が狭くなる、という問題が発生する。

特開２００５−１３６４７３号公報

本発明が解決しようとする課題は、差動対のＰ型ＭＯＳトランジスタのバックゲートバイアス効果を抑制するととともに、寄生トランジスタによる差動対のバイアス電流の減少を抑制することのできるコンパレータ回路を提供することにある。

実施形態のコンパレータ回路は、差動対と、バイアス電流生成部と、ダイオード接続の第３のＰ型ＭＯＳトランジスタと、定電流源とを備える。差動対は、共通のソース端子および共通のバックゲート端子を有する第１および第２のＰ型ＭＯＳトランジスタにより構成される。バイアス電流生成部は、前記共通のソース端子へ供給するバイアス電流を生成する。ダイオード接続の第３のＰ型ＭＯＳトランジスタは、電源端子と前記共通のバックゲート端子との間に接続される。定電流源は、前記共通のバックゲート端子と接地端子との間に接続される。

実施形態のコンパレータ回路の構成の例を示す回路図。 実施形態のコンパレータ回路の動作を説明するための図。 差動対のバックゲート端子に寄生ＮＰＮトランジスタが形成される例を示す図。 寄生ＮＰＮトランジスタに流れる寄生電流への対策の参照例を示す図。 実施形態の差動対において寄生ＮＰＮトランジスタに寄生電流が流れるときの動作を説明するための図。 差動対の入力電圧に対するバイアス電流特性の実施形態と参照例の比較図。 実施形態の差動対の共通ソース端子の電位がバックゲート端子の電位よりも高くなったときの動作を説明するための図。

以下、本発明の実施の形態について図面を参照して説明する。なお、図中、同一または相当部分には同一の符号を付して、その説明は繰り返さない。

（実施形態）
図１は、実施形態のコンパレータ回路の構成の例を示す回路図である。

本実施形態のコンパレータ回路は、共通ソース端子Ｓおよび共通バックゲート端子ＢＧを有するＰ型ＭＯＳトランジスタＰ１１およびＰ型ＭＯＳトランジスタＰ１２により構成された差動対１と、差動対１の共通ソース端子Ｓへ供給するバイアス電流ＩＢＩＡＳを生成するバイアス電流生成部２と、電源端子ＶＤＤと差動対１の共通バックゲート端子ＢＧとの間に接続されたダイオード接続のＰ型ＭＯＳトランジスタ３と、差動対１の共通バックゲート端子ＢＧと接地端子ＧＮＤとの間に接続された定電流源４と、を備える。

バイアス電流生成部２の回路例として、図１では、Ｐ型ＭＯＳトランジスタＰ２１とＰ型ＭＯＳトランジスタＰ２２で構成されるカレントミラー回路により、定電流源Ｉ２１の出力電流のミラー電流をバイアス電流ＩＢＩＡＳとして出力する例を示す。

Ｐ型ＭＯＳトランジスタ３は、ソース端子が電源端子ＶＤＤに接続され、ゲート端子がドレイン端子に接続されている。したがって、Ｐ型ＭＯＳトランジスタ３はダイオードとして動作し、差動対１の共通バックゲート端子ＢＧの電圧は、電源電圧ＶＤＤからＰ型ＭＯＳトランジスタ３によるダイオードの順方向電圧Ｖｆ分だけ引き下げられた電圧（ＶＤＤ−Ｖｆ）となる。

定電流源４の電流値Ｉｓは、差動対１の共通ソース端子ＳであるＰ型領域と共通バックゲート端子ＢＧであるＮウェル領域とにより形成されるダイオードが順方向にバイアスされたときに流れる電流の許容値にもとづいて設定される。この定電流源４の電流値Ｉｓの設定については、後で詳しく説明する。

また、本実施形態のコンパレータ回路は、差動対１のＰ型ＭＯＳトランジスタＰ１２のドレイン端子に接続されるカレントミラー回路ＣＭ１と、差動対１のＰ型ＭＯＳトランジスタＰ１１のドレイン端子に接続されるカレントミラー回路ＣＭ２と、カレントミラー回路ＣＭ１の出力電流が入力されるカレントミラー回路ＣＭ３と、を備え、カレントミラー回路ＣＭ２の出力端とカレントミラー回路ＣＭ３の出力端の接続端が、出力端子ＯＵＴとなる。

ここで、カレントミラー回路ＣＭ１は、ソース端子がともに接地端子ＧＮＤに接続されるＮ型ＭＯＳトランジスタＮ１０１、１０２により構成され、カレントミラー回路ＣＭ２は、ソース端子がともに接地端子ＧＮＤに接続されるＮ型ＭＯＳトランジスタＮ２０１、２０２により構成される。また、カレントミラー回路ＣＭ３は、ソース端子がともに電源端子ＶＤＤに接続されるＰ型ＭＯＳトランジスタＰ３０１、３０２により構成される。

次に、図２を用いて、実施形態のコンパレータ回路の基本的な動作について説明する。なお、ここでは、入力端子ＩＮ＿Ｐに入力電圧Ｖｉｎが入力され、入力端子ＩＮ＿Ｎに基準電圧Ｖｒｅｆが入力されるものとし、出力端子ＯＵＴに負荷容量ＣＬおよびインバータＩＶが接続されるものとする。また、カレントミラー回路ＣＭ１、ＣＭ２およびＣＭ３のミラー比は、いずれも１とする。

差動対１の共通ソース端子Ｓへ入力されるバイアス電流ＩＢＩＡＳは、Ｐ型ＭＯＳトランジスタＰ１１に流れる電流Ｉ１と、Ｐ型ＭＯＳトランジスタＰ１２に流れる電流Ｉ２とに分岐され、それぞれのドレイン端子から出力される。

このとき、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも大（Ｖｉｎ＞Ｖｒｅｆ）のときはＩ１＜Ｉ２となり、入力電圧Ｖｉｎが基準電圧Ｖｒｅｆよりも小（Ｖｉｎ＜Ｖｒｅｆ）のときはＩ１＞Ｉ２となる。

カレントミラー回路ＣＭ１のＮ型ＭＯＳトランジスタＮ１０２へは、Ｐ型ＭＯＳトランジスタＰ１２の出力電流Ｉ２に等しい電流Ｉ２が引き込まれる。そのため、カレントミラー回路ＣＭ１へ電流Ｉ２を流し込むカレントミラー回路ＣＭ３のＰ型ＭＯＳトランジスタＰ３０２から出力される電流の大きさもＩ２に等しくなる。

一方、カレントミラー回路ＣＭ２へはＰ型ＭＯＳトランジスタＰ１１の出力電流Ｉ１が入力されるため、カレントミラー回路ＣＭ２のＮ型ＭＯＳトランジスタＮ２０２へ引き込まれる電流の大きさはＩ１に等しくなる。

したがって、出力端子ＯＵＴには、カレントミラー回路ＣＭ３のＰ型ＭＯＳトランジスタＰ３０２から出力される電流Ｉ２とカレントミラー回路ＣＭ２のＮ型ＭＯＳトランジスタＮ２０２へ引き込まれる電流Ｉ１の差分の電流が流れる。

すなわち、Ｉ１＜Ｉ２（Ｖｉｎ＞Ｖｒｅｆ）のときは、その差分（Ｉ２−Ｉ１）に相当する電流が充電電流Ｉｃとして負荷容量ＣＬへ流れ込む。これにより、負荷容量ＣＬの端子電圧は上昇し、インバータＩＶの出力は論理“０”となる。

一方、Ｉ１＞Ｉ２（Ｖｉｎ＜Ｖｒｅｆ）のときは、その差分（Ｉ１−Ｉ２）に相当する電流が放電電流Ｉｄとして負荷容量ＣＬから流れ出す。これにより、負荷容量ＣＬの端子電圧は低下し、インバータＩＶの出力は論理“１”となる。

このような本実施形態のコンパレータ回路が形成されたＰ型基板上に、例えば、負荷に供給する電力のスイッチングを制御するＮチャンネルＤＭＯＳＦＥＴが形成されることがある。

図３は、本実施形態のコンパレータ回路に隣接してＮチャンネルＤＭＯＳＦＥＴが形成された半導体集積回路の例を示す模式的断面図である。

ここでは、接地端子ＧＮＤに接続されたＰ型基板１０００上に、コンパレータ回路の差動対１とＮチャンネルＤＭＯＳＦＥＴ２０００とが、その間にＰ^＋型の素子分離領域３０００を挟んで形成された例を示す。

ＮチャンネルＤＭＯＳＦＥＴ２０００は、Ｎ型のソース領域２００１、Ｎ型のドレイン領域２００２およびゲート端子２００３を有する。その構造は、Ｐ型基板１０００上に形成されたＮ型のドレイン領域２００２内に２か所のＰウェル領域２００４が形成され、それぞれのＰウェル領域２００４内にＮ型のソース領域２００１が形成され、それぞれのソース領域２００１とドレイン領域２００２間にゲート端子２００３がそれぞれ設けられる。

図３に示すような素子配置の場合、コンパレータ回路の差動対１の共通バックゲート端子ＢＧであるＮウェル領域と、Ｐ^＋型の素子分離領域３０００と、ＮチャンネルＤＭＯＳＦＥＴ２０００のＮ型のドレイン領域２００２とにより、寄生ＮＰＮトランジスタＱｐｒが形成される。

このような寄生ＮＰＮトランジスタＱｐｒが形成されているときに、ＮチャンネルＤＭＯＳＦＥＴ２０００のスイッチング動作により、ＮチャンネルＤＭＯＳＦＥＴ２０００の出力端の電位が変動し、ドレイン領域２００２が負電位となることがある。

ドレイン領域２００２が負電位となると、Ｐ型基板１０００は接地電位ＧＮＤであるので寄生ＮＰＮトランジスタＱｐｒが導通し、コンパレータ回路の差動対１の共通バックゲート端子ＢＧからＮチャンネルＤＭＯＳＦＥＴ２０００のＮ型のドレイン領域２００２へ向けて寄生電流Ｉｐｒが流れる。

寄生電流Ｉｐｒが流れると、コンパレータ回路の差動対１の共通ソース端子Ｓから共通バックゲート端子ＢＧへバイアス電流ＩＢＩＡＳの一部が流れ、その分、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へ供給する電流が減少する。そのため、差動対１が正常に動作しなくなる可能性が生じる。

図４は、この問題に対する対策の参照例である。この参照例では、コンパレータ回路の差動対１の共通バックゲート端子ＢＧが、電源端子ＶＤＤに接続されている。この接続により、寄生ＮＰＮトランジスタＱｐｒに寄生電流Ｉｐｒが流れても、その分の電流が電源端子ＶＤＤから流れ込む。そのため、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へは、本来のバイアス電流ＩＢＩＡＳが供給される。

しかし、本参照例の対策の場合、コンパレータ回路の差動対１の共通バックゲート端子ＢＧの電位がＶＤＤとなるため、バックゲートバイアス効果が発生し、Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２の閾値電圧が上昇する。これにより、差動対１の電源電圧方向での入力動作範囲が減少する、という問題が生じる。

これに対して、本実施形態のコンパレータ回路では、差動対１の共通バックゲート端子ＢＧが、ダイオード接続のＰ型ＭＯＳトランジスタ３を介して電源端子ＶＤＤに接続されている。

そのため、図５に示すように、本実施形態では、寄生ＮＰＮトランジスタＱｐｒに寄生電流Ｉｐｒが流れたとき、その分の電流が、電源端子ＶＤＤからダイオード接続のＰ型ＭＯＳトランジスタ３を介してコンパレータ回路の差動対１の共通バックゲート端子ＢＧへ流れ込む。

これにより、寄生ＮＰＮトランジスタＱｐｒに寄生電流Ｉｐｒが流れても、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へは、本来のバイアス電流ＩＢＩＡＳが供給される。

このとき、本実施形態の場合、差動対１の共通バックゲート端子ＢＧの電位は、電源電圧ＶＤＤからＰ型ＭＯＳトランジスタ３の順方向電圧分だけ低い電圧となる。したがって、その分、Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２に対するバックゲートバイアス効果も小さくなる。そのため、図４の参照例に比べて、差動対１の電源電圧方向での入力動作範囲が拡大する。

図６に、本実施形態の差動対１の入力動作範囲が図４の参照例に比べて拡大する様子を示す。

図６は、電源電圧ＶＤＤを５Ｖとして、差動対１の入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎの電圧を変化させたときの差動対１に流れるバイアス電流ＩＢＩＡＳの変化の様子を示す。ここでは、本実施形態の電圧‐電流特性を実線で示し、参照例の電圧‐電流特性を破線で示す。

図６に示すように、入力端子ＩＮ＿Ｐ、ＩＮ＿Ｎへの入力電圧が低い間は、バイアス電流ＩＢＩＡＳは一定であるが、入力電圧が高くなると、Ｐ型ＭＯＳトランジスタＰ１１、Ｐ１２がオフし始めて、バイアス電流ＩＢＩＡＳが次第に流れなくなる。

このバイアス電流ＩＢＩＡＳが流れなくポイントで比較すると、参照例よりも本実施形態の方が、入力電圧が約０．２Ｖ高い。すなわち、この例の場合、参照例に比べて、差動対１の電源電圧方向での入力動作範囲が約０．２Ｖ拡大していることがわかる。

このように、本実施形態では、差動対１の共通バックゲート端子ＢＧの電位を電源電圧ＶＤＤよりも低くすることにより、差動対１の電源電圧方向での入力動作範囲を拡大させることができる。

しかし、そのため、差動対１の共通バックゲート端子ＢＧの電位が、共通ソース端子Ｓの電位よりも低くなることがある。

その場合、図７に示すように、差動対１の共通ソース端子Ｓと共通バックゲート端子ＢＧのＰＮ接合により形成されるダイオードＤ１に、電流Ｉｄ１が流れる。このダイオードＤ１に電流が流れると、その分、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へ供給されるバイアス電流ＩＢＩＡＳが目減りする。

そこで、本実施形態では、この目減り分を許容範囲内とするため、差動対１の共通バックゲート端子ＢＧと接地端子ＧＮＤとの間に定電流源４を接続する。

この定電流源４の電流値を、バイアス電流ＩＢＩＡＳの目減り分の許容値Ｉｓとすると、ダイオードＤ１に流れる電流Ｉｄ１を許容値Ｉｓとすることができる。これにより、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へ供給するバイアス電流ＩＢＩＡＳの目減りを許容値Ｉｓに抑えることができる。

このような本実施形態によれば、差動対１の共通バックゲート端子ＢＧが、ダイオード接続のＰ型ＭＯＳトランジスタ３を介して電源端子ＶＤＤに接続されるため、共通バックゲート端子ＢＧの電位が電源電圧ＶＤＤよりも低くなり、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２に対するバックゲートバイアス効果を低減させることができる。これにより、差動対１の電源電圧方向での入力動作範囲を拡大させることができる。

また、共通バックゲート端子ＢＧに寄生ＮＰＮトランジスタＱｐｒが形成され、この寄生ＮＰＮトランジスタＱｐｒに寄生電流Ｉｐｒが流れても、Ｐ型ＭＯＳトランジスタ３を介して、電源電圧ＶＤＤから共通バックゲート端子ＢＧへ寄生電流Ｉｐｒに相当する電流を流すことができる。これにより、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へ、本来のバイアス電流ＩＢＩＡＳを供給することができる。

さらに、差動対１の共通バックゲート端子ＢＧと接地端子ＧＮＤとの間に定電流源４が接続されているため、共通バックゲート端子ＢＧの電位が電源電圧ＶＤＤよりも低くなっても、差動対１のＰ型ＭＯＳトランジスタＰ１１、Ｐ１２へ供給されるバイアス電流ＩＢＩＡＳの目減りを許容範囲内に抑えることができる。

以上説明した実施形態のコンパレータ回路によれば、差動対のＰ型ＭＯＳトランジスタのバックゲートバイアス効果を抑制するととともに、寄生トランジスタによる差動対のバイアス電流の減少を抑制することができる。

また、本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 差動対
２ バイアス電流生成部
３ Ｐ型ＭＯＳトランジスタ
４ 定電流源
Ｐ１１、Ｐ１２、Ｐ２１、Ｐ２２ Ｐ型ＭＯＳトランジスタ
Ｉ２１ 定電流源

Claims (4)

1. 共通のソース端子および共通のバックゲート端子を有する第１および第２のＰ型ＭＯＳトランジスタにより構成された差動対と、
   前記共通のソース端子へ供給するバイアス電流を生成するバイアス電流生成部と、
   電源端子と前記共通のバックゲート端子との間に接続されたダイオード接続の第３のＰ型ＭＯＳトランジスタと、
   前記共通のバックゲート端子と接地端子との間に接続された定電流源と
   を備えることを特徴とするコンパレータ回路。
2. 前記定電流源の電流値が、前記共通のソース端子であるＰ型領域と前記共通のバックゲート端子であるＮウェル領域とにより形成されるダイオードが順方向にバイアスされたときに流れる電流の許容値にもとづいて設定される
   ことを特徴とする請求項１に記載のコンパレータ回路。
3. 前記共通のバックゲート端子をコレクタ端子とする寄生ＮＰＮトランジスタのエミッタ端子となるＮ型領域を有する素子が同一Ｐ型基板上に形成される
   ことを特徴とする請求項１または２に記載のコンパレータ回路。
4. 前記Ｎ型領域が負電位となる
   ことを特徴とする請求項３に記載のコンパレータ回路。