JP6732707B2 - 定電圧回路 - Google Patents

Description

本発明の実施形態は、定電圧回路に関する。

半導体装置において、メイン電源回路の他にサブ電源回路が設けられている。サブ電源回路は、メイン電源回路がオフする際に動作し、メイン電源回路よりも消費電力が小さい。このようなサブ電源回路として、簡易な構成を有する定電圧回路が提案されている。

特開２０１４−１２６９０８号公報 特開２００２−１２３３２４号公報 特許第３６３７８４８号公報

出力電圧の変動を低減することができる定電圧回路を提供する。

本実施形態による定電圧回路は、第１電圧端子に接続される第１端子と、第１ノードに接続される第２端子とを含む第１抵抗と、前記第１電圧端子に接続される第１端子と、第２ノードに接続される第２端子と、前記第１ノードに接続される制御端子とを含む第１導電形の第１トランジスタと、前記第１ノードと第２電圧端子との間に直列に接続される第１ダイオードと、前記第１ノードと前記第２電圧端子との間に直列に接続されるツェナーダイオードおよび前記第１導電形と異なる第２導電形の第２トランジスタと、前記第１ノードと前記第２電圧端子との間に直列に接続される第２抵抗および前記第１導電形の第３トランジスタと、前記第２ノードと前記第２電圧端子との間に直列に接続される第３抵抗および第４抵抗とを具備する。前記第２トランジスタの制御端子は、前記第２抵抗の第１端子および前記第３トランジスタの第１端子が接続される第３ノードに接続され、前記第３トランジスタの制御端子は、前記第３抵抗の第１端子および前記第４抵抗の第１端子が接続される第４ノードに接続される。

第１実施形態に係る定電圧回路を含む半導体装置の構成を示す図。 第１実施形態に係る定電圧回路の構成を示す図。 第１実施形態に係る定電圧回路の動作を示す図。 第１実施形態に係る定電圧回路の動作を示す図。 比較例１に係る定電圧回路の構成を示す図。 比較例１に係る定電圧回路の出力電圧と温度との関係を示す図。 比較例２に係る定電圧回路の構成を示す図。 比較例２に係る定電圧回路の出力電圧と温度との関係を示す図。 第１実施形態に係る定電圧回路の出力電圧と温度との関係を示す図。 第２実施形態に係る定電圧回路の構成を示す図。 第２実施形態に係る定電圧回路の動作を示す図。 第２実施形態に係る定電圧回路の動作を示す図。

本実施形態を以下に図面を参照して説明する。図面において、同一部分には同一の参照符号を付す。

＜第１実施形態＞
以下に図１乃至図９を用いて、第１実施形態に係る定電圧回路について説明する。以下の説明において、「接続」は直接接続される場合だけではなく、任意の素子を介して接続される場合も含む。また、トランジスタの第１端子はソースおよびドレインの一方を示し、トランジスタの第２端子はソースおよびドレインの他方を示し、トランジスタの制御端子はゲートを示す。また、トランジスタが直列に接続されるとは、第１端子および第２端子が直列に接続されることを示す。また、ダイオードの第１端子はカソードおよびアノードの一方を示し、ダイオードの第２端子はカソードおよびアノードの他方を示す。

［第１実施形態における構成］
図１および図２を用いて、第１実施形態における定電圧回路３０の構成について説明する。

図１は、第１実施形態に係る定電圧回路３０を含む半導体装置１００の構成を示す図である。

図１に示すように、半導体装置１００は、メイン電源回路１０、メイン機能用ロジック回路２０、サブ電源回路（定電圧回路）３０、および制御モード判定用ロジック回路４０を含む。

メイン電源回路１０およびサブ電源回路３０は、電源電圧端子に電気的に接続される。電源電圧端子には、外部から電源電圧ＶＤＤが供給される。また、メイン電源回路１０およびサブ電源回路３０は、接地電圧端子に電気的に接続される。接地電圧端子には、外部からの接地電圧ＶＳＳ（例えば０Ｖ）が供給される。メイン電源回路１０およびサブ電源回路３０は、所定の電圧を生成し、各回路の電源となる。

制御モードが通常の動作モードであるとき、メイン機能用ロジック回路２０は、所定の論理演算等の動作を行う。また、制御モード判定用ロジック回路４０は、そのときの制御モードを判定し、制御する。このとき、メイン機能用ロジック回路２０および制御モード判定用ロジック回路４０は、メイン電源回路１０を電源として動作する。

一方、制御モードがスタンバイモードのとき、メイン機能用ロジック回路２０はオフするが、制御モード判定用ロジック回路４０は動作し続ける。このとき、制御モード判定用ロジック回路４０は、サブ電源回路３０を電源として動作する。サブ電源回路３０は、メイン電源回路１０よりも消費電力が小さいが、制御モード判定用ロジック回路４０を動作させる程度の電力を有する。すなわち、制御モードがスタンバイモードのとき、消費電力の大きいメイン電源回路１０がオフされ、消費電力の小さいサブ電源回路３０がオンして電源として用いられる。これにより、半導体装置１００は、スタンバイモード時の消費電力を必要最小限に抑える。

図２は、第１実施形態に係る定電圧回路３０の構成を示す図である。

図２に示すように、定電圧回路３０は、抵抗Ｒ１、Ｎ形のトランジスタ（ＮＭＯＳトランジスタ）Ｑ１、Ｎ形のトランジスタＱ２、および直列回路Ｓ１−Ｓ４を含む。

抵抗Ｒ１は、第１端子および第２端子を含む。抵抗Ｒ１の第１端子は電源電圧端子（第１電圧端子）に電気的に接続され、抵抗Ｒ１の第２端子はノードｎ１に電気的に接続される。

トランジスタＱ１は、第１端子、第２端子、および制御端子を含む。トランジスタＱ１の第１端子および制御端子は、ノードｎ１に電気的に接続される。トランジスタＱ１の第２端子は、ノードｎ２に電気的に接続される。

トランジスタＱ２は、第１端子、第２端子、および制御端子を含む。トランジスタＱ２の第１端子は、電源電圧端子に電気的に接続される。トランジスタＱ２の第２端子は、ノードｎ６に電気的に接続される。トランジスタＱ２の制御端子は、ノードｎ１に電気的に接続される。トランジスタＱ２は、トランジスタＱ１と同じトランジスタサイズ、レイアウト、膜厚、および材料等を有する。ここで、トランジスタサイズとは、トランジスタのゲート長およびゲート幅を示す。また、レイアウトとは、ウェルスペース、ソースドレイン拡散層等を示す。したがって、トランジスタＱ２は、トランジスタＱ１と同じ閾値電圧を有する。

直列回路Ｓ１−Ｓ４は、互いに並列に電気的に接続される。

直列回路Ｓ１は、ノードｎ２と接地電圧端子（第２電圧端子）との間に設けられ、抵抗Ｒ１およびトランジスタＱ１と直列に電気的に接続される。直列回路Ｓ１は、ダイオードＤ１〜Ｄ６を含む。ダイオードＤ１〜Ｄ６は、直列に電気的に接続される。

ダイオードＤ１〜Ｄ６のそれぞれは、第１端子および第２端子（アノードおよびカソード）を含む。ダイオードＤ１のアノードはノードｎ２に電気的に接続され、ダイオードＤ１のカソードはダイオードＤ２のアノードに電気的に接続される。同様に、ダイオードＤ２のカソードはダイオードＤ３のアノードに、ダイオードＤ３のカソードはダイオードＤ４のアノードに、ダイオードＤ４のカソードはダイオードＤ５のアノードに、ダイオードＤ５のカソードはダイオードＤ６のアノードに電気的に接続される。そして、ダイオードＤ６のカソードは、接地電圧端子に電気的に接続される。

なお、ダイオードＤ１〜Ｄ６のそれぞれは、ＰＮ接合ダイオードであってもよいし、ＮＰＮトランジスタであってもよい。また、ダイオードの数は任意であり、定電圧回路３０の出力電圧の大きさに応じて適宜決定される。

直列回路Ｓ２は、ノードｎ１と接地電圧端子との間に設けられ、抵抗Ｒ１と直列に電気的に接続される。直列回路Ｓ２は、Ｐ形のトランジスタ（ＰＭＯＳトランジスタ）Ｑ４およびツェナーダイオードＤｚ１を含む。トランジスタＱ４およびツェナーダイオードＤｚ１は、直列に電気的に接続される。

トランジスタＱ４は、第１端子、第２端子、および制御端子を含む。トランジスタＱ４の第１端子は、ノードｎ１に電気的に接続される。トランジスタＱ４の第２端子は、ノードｎ３に電気的に接続される。トランジスタＱ４の制御端子は、ノードｎ４に電気的に接続される。ツェナーダイオードＤｚ１は、第１端子および第２端子（アノードおよびカソード）を含む。ツェナーダイオードＤｚ１のカソードはノードｎ３に電気的に接続され、ツェナーダイオードＤｚ１のアノードは接地電圧端子に電気的に接続される。

直列回路Ｓ３は、ノードｎ１と接地電圧端子との間に設けられ、抵抗Ｒ１と直列に電気的に接続される。直列回路Ｓ３は、抵抗Ｒ４およびＮ形のトランジスタＱ３を含む。抵抗Ｒ４およびトランジスタＱ３は、直列に電気的に接続される。

抵抗Ｒ４は、第１端子および第２端子を含む。抵抗Ｒ４の第１端子はノードｎ１に電気的に接続され、抵抗Ｒ４の第２端子はノードｎ４に電気的に接続される。トランジスタＱ３は、第１端子、第２端子、および制御端子を含む。トランジスタＱ３の第１端子は、ノードｎ４に電気的に接続される。トランジスタＱ３の第２端子は、接地電圧端子に電気的に接続される。トランジスタＱ３の制御端子は、ノードｎ５に電気的に接続される。

直列回路Ｓ４は、ノードｎ６と接地電圧端子との間に設けられ、トランジスタＱ２と直列に電気的に接続される。直列回路Ｓ４は、抵抗Ｒ２，Ｒ３を含む。抵抗Ｒ２，Ｒ３は、直列に電気的に接続される。

抵抗Ｒ２は、第１端子および第２端子を含む。抵抗Ｒ２の第１端子はノードｎ６に電気的に接続され、抵抗Ｒ２の第２端子はノードｎ５に電気的に接続される。抵抗Ｒ３は、第１端子および第２端子を含む。抵抗Ｒ３の第１端子はノードｎ５に電気的に接続され、抵抗Ｒ３の第２端子は接地電圧端子に電気的に接続される。

定電圧回路３０は、ノードｎ６を介して電圧ＶＲＥＧを出力する。

［第１実施形態における動作］
図３および図４を用いて、第１実施形態における定電圧回路３０の動作について説明する。

図３および図４は、第１実施形態に係る定電圧回路３０の動作を示す図である。より具体的には、図３は出力電圧ＶＲＥＧが所定電圧より小さい場合の動作を示す図であり、図４は出力電圧ＶＲＥＧが所定電圧以上の場合の動作を示す図である。

一般的に、定電圧回路の出力電圧は、温度に依存し、負の温度特性（負の温度係数）を有する。すなわち、定電圧回路の出力電圧は、温度が高くなると、小さくなる。第１実施形態における定電圧回路３０では、高温時において出力電圧ＶＲＥＧが所定電圧よりも小さくなると、出力電圧ＶＲＥＧはダイオードＤ１〜Ｄ６の降圧電圧に基づいて設定される。そして、低温時において出力電圧が所定電圧以上になると、ダイオードＤ１〜Ｄ６の降圧電圧に基づく電圧がツェナーダイオードＤｚ１によってクランプされる。その結果、出力電圧ＶＲＥＧはツェナーダイオードＤｚ１の降圧電圧に基づいて設定される。これらの切り替えは、電圧ＶＲＥＧの値に応じてツェナーダイオードＤｚ１を定電圧回路３０から電気的に遮断することで実行される。以下に、第１実施形態における定電圧回路３０の動作について詳説する。

なお、以下の説明において、抵抗Ｒ１〜Ｒ４のそれぞれの抵抗値は、Ｒ１〜Ｒ４とする。また、ダイオードＤ１〜Ｄ６のそれぞれは電圧ＶＦを降圧し、ツェナーダイオードＤｚ１は電圧ＶＤｚ１を降圧する。

図３および図４に示すように、出力電圧ＶＲＥＧは、抵抗Ｒ２，Ｒ３によって分圧されてノードｎ５に印加される。これにより、ノードｎ５に、電圧［ＶＲＥＧ×{Ｒ３／（Ｒ２＋Ｒ３）}］が印加される。

図３に示すように、電圧［ＶＲＥＧ×{Ｒ３／（Ｒ２＋Ｒ３）}］がトランジスタＱ３の閾値電圧Ｖｔｈ３よりも小さい場合、すなわち、高温時において出力電圧ＶＲＥＧが所定電圧よりも小さい場合、トランジスタＱ３はオフする。その結果、トランジスタＱ４がオフし、ツェナーダイオードＤｚ１は定電圧回路３０から電気的に遮断される。この場合、以下のように、出力電圧ＶＲＥＧはダイオードＤ１〜Ｄ６によって生成される電圧に基づいて設定される。

まず、抵抗Ｒ１を介して降圧された電圧ＶＤＤがトランジスタＱ１のゲートに印加されることで、トランジスタＱ１がオンする。これにより、ダイオードＤ１〜Ｄ６に電流Ｉ１が流れる。電流Ｉ１は、ダイオードＤ１〜Ｄ６のそれぞれが電圧ＶＦを安定して生成することができる電流である。その結果、ノードｎ２（トランジスタＱ１のソース）には、ダイオードＤ１〜Ｄ６によって電圧［６×ＶＦ］が印加される。したがって、トランジスタＱ１のゲートには、電圧［６×ＶＦ＋ＶＧＳ１］が印加される（ＶＧＳ１は、トランジスタＱ１のゲート−ソース間電圧）。この電圧［６×ＶＦ＋ＶＧＳ１］は、トランジスタＱ２のゲートにも印加される。このため、ノードｎ６（トランジスタＱ２のソース）には、電圧［６×ＶＦ＋ＶＧＳ１−ＶＧＳ２］が印加される（ＶＧＳ２は、トランジスタＱ２のゲート−ソース間電圧）。ここで、電圧ＶＧＳ１（トランジスタＱ１の閾値電圧）と電圧ＶＧＳ２（トランジスタＱ２の閾値電圧）とは等しい。よって、ノードｎ６には電圧［６×ＶＦ］が印加され、電圧ＶＲＥＧとして電圧［６×ＶＦ］が出力される。

一方、図４に示すように、電圧［ＶＲＥＧ×{Ｒ３／（Ｒ２＋Ｒ３）}］がトランジスタＱ３の閾値電圧Ｖｔｈ３以上である場合、すなわち、低温時において出力電圧ＶＲＥＧが所定電圧以上である場合、トランジスタＱ３はオンする。その結果、トランジスタＱ４のゲートには接地電圧ＶＳＳが印加され、トランジスタＱ４はオンする。したがって、ツェナーダイオードＤｚ１は、定電圧回路３０に電気的に接続される。これにより、以下のように、出力電圧ＶＲＥＧはツェナーダイオードＤｚ１によって生成される電圧に基づいて設定される。

まず、抵抗Ｒ１を介して降圧された電圧ＶＤＤがトランジスタＱ１のゲートに印加されることで、トランジスタＱ１がオンする。これにより、ツェナーダイオードＤｚ１に電流Ｉ２が流れる。電流Ｉ２は、ツェナーダイオードＤｚ１が電圧ＶＤｚ１を安定して生成することができる電流である。一方、ダイオードＤ１〜Ｄ６に電流Ｉ１が流れる。

ここで、ツェナーダイオードＤｚ１は、降圧電圧が電圧ＶＤｚ１以上にならず、その電圧ＶＤｚ１で固定される素子特性を有する。したがって、ツェナーダイオードＤｚ１は、ノードｎ１（トランジスタＱ１のゲート）が電圧ＶＤｚ１以上にならないようにクランプする。ダイオードＤ１〜Ｄ６の電圧［６×ＶＦ］は、負の温度特性を有し、低温になるほど大きくなる。このため、低温時において電圧［６×ＶＦ＋ＶＧＳ１］が電圧ＶＤｚ１以上となる場合、トランジスタＱ１のゲートは電圧ＶＤｚ１にクランプされる。この電圧ＶＤｚ１は、トランジスタＱ２のゲートにも印加される。このため、ノードｎ６（トランジスタＱ２のソース）には、電圧［ＶＤｚ１−ＶＧＳ２］が印加される。よって、電圧ＶＲＥＧとして電圧［ＶＤｚ１−ＶＧＳ２］が出力される。

［第１実施形態における効果］
図５は、比較例１に係る定電圧回路の構成を示す図である。また、図６は、比較例１に係る定電圧回路３０の出力電圧ＶＲＥＧ１と温度との関係を示す図である。

図５に示すように、比較例１における定電圧回路は、抵抗Ｒ１１，Ｒ１２、トランジスタＱ１１，Ｑ１２、およびツェナーダイオードＤｚ１１を含む。ここで、ツェナーダイオードＤｚ１１は電圧ＶＤｚ１１を降圧する。また、電圧ＶＧＳ１１をトランジスタＱ１１のゲート−ソース間電圧とし、電圧ＶＧＳ１２をトランジスタＱ１２のゲート−ソース間電圧とする。また、トランジスタＱ１１の閾値電圧とトランジスタＱ１２の閾値電圧が同じであるとする。この場合、比較例１における定電圧回路では、出力電圧ＶＲＥＧ１は、ツェナーダイオードＤｚ１１の降圧電圧ＶＤｚ１１に基づいて設定される。より具体的には、ノードｎ１に電圧ＶＤｚ１１が印加され、ノードｎ２（トランジスタＱ１２のゲート）に電圧［ＶＤｚ１１＋ＶＧＳ１１］が印加される。よって、ノードｎ３（トランジスタＱ１２のソース）には電圧［ＶＤｚ１１＋ＶＧＳ１１−ＶＧＳ１２］、すなわち、電圧ＶＤｚ１１が印加され、電圧ＶＲＥＧ１として電圧ＶＤｚ１１が出力される。

しかしながら、ツェナーダイオードＤｚ１１は、高温時においてリーク電流が大きくなる。その結果、図６に示すように、比較例１における定電圧回路のトランジスタＱ１２のゲート電圧およびこれに基づく出力電圧ＶＲＥＧ１（ＶＤｚ１１）は、高温時において急激に低下してしまう。このため、比較例１における定電圧回路は、高温時において正常に動作しなくなってしまう。

図７は、比較例２に係る定電圧回路の構成を示す図である。また、図８は、比較例２に係る定電圧回路３０の出力電圧ＶＲＥＧ２と温度との関係を示す図である。

図７に示すように、比較例２における定電圧回路は、比較例１のツェナーダイオードＤｚ１１の代わりに、ダイオードＤ１１−Ｄ１６を含む。ここで、ダイオードＤ１１−Ｄ１６のそれぞれは電圧ＶＦ１を降圧する。この場合、比較例２における定電圧回路では、出力電圧ＶＲＥＧ２は、ダイオードＤ１１−Ｄ１６の降圧電圧に基づいて設定される。より具体的には、ノードｎ１に電圧［６×ＶＦ１］が印加され、ノードｎ２（トランジスタＱ１２のゲート）に電圧［６×ＶＦ１＋ＶＧＳ１１］が印加される。よって、ノードｎ３には電圧［６×ＶＦ１＋ＶＧＳ１１−ＶＧＳ１２］、すなわち、電圧［６×ＶＦ１］が印加され、電圧ＶＲＥＧ２として電圧［６×ＶＦ１］が出力される。

ダイオードＤ１１−Ｄ１６では、比較例１のツェナーダイオードＤｚ１１のような高温時の急激なリーク電流はない。このため、比較例２における定電圧回路は、高温時においても、正常に動作し得る。しかしながら、ダイオードＤ１１−Ｄ１６は、ツェナーダイオードＤｚ１１よりも大きな温度依存性を有する。したがって、図８に示すように、比較例２における定電圧回路のトランジスタＱ１２のゲート電圧およびこれに基づく出力電圧ＶＲＥＧ２（６×ＶＦ１）は、比較例１よりも大きい負の温度特性（負の温度係数）を有する。このため、温度変化に伴う出力電圧ＶＲＥＧ２（６×ＶＦ１）の変動は、比較例１よりも大きくなってしまう。これにより、比較例２に係る定電圧回路を電源として用いるロジック回路等の仕様を満足しない懸念がある。例えば、高温時における出力電圧ＶＲＥＧ２をロジック回路等に必要な大きさに設定すると、低温時の出力電圧ＶＲＥＧ２が必要以上に高くなってしまう。その結果、低温時にロジック回路等に過電圧が印加され、ロジック回路等において素子破壊が起こる懸念がある。

図９は、第１実施形態に係る定電圧回路３０の出力電圧ＶＲＥＧと温度との関係を示す図である。

上記問題に対し、第１実施形態では、定電圧回路３０は、ツェナーダイオードＤｚ１およびダイオードＤ１〜Ｄ６を含む。そして、定電圧回路３０は、高温時において出力電圧ＶＲＥＧが所定電圧よりも小さい場合に、ダイオードＤ１〜Ｄ６の降圧電圧［６×ＶＦ］に基づいて出力電圧ＶＲＥＧを生成する。一方、定電圧回路３０は、低温時において出力電圧ＶＲＥＧが所定電圧以上になると、ダイオードＤ１〜Ｄ６の降圧電圧［６×ＶＦ］に基づく電圧がツェナーダイオードＤｚ１によってクランプされる。その結果、出力電圧ＶＲＥＧは、ツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１に基づいて生成される。

より具体的には、図９に示すように、温度が温度Ｔ１よりも高い場合、ツェナーダイオードＤｚ１は定電圧回路３０から電気的に遮断されている（トランジスタＱ３，Ｑ４がオフしている）。または、ツェナーダイオードＤｚ１が定電圧回路３０に電気的に接続されていたとしても（トランジスタＱ３，Ｑ４がオンしていたとしても）、トランジスタＱ２のゲート電圧がツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１以下である。この場合、定電圧回路３０は、出力電圧ＶＲＥＧをダイオードＤ１〜Ｄ６の降圧電圧［６×ＶＦ］に基づいて設定する。すなわち、図３に示したように、トランジスタＱ２のゲートに電圧［６×ＶＦ＋ＶＧＳ１］が印加され、電圧ＶＲＥＧとして電圧［６×ＶＦ］が出力される。

一方、図９に示すように、温度が温度Ｔ１以下である場合、ツェナーダイオードＤｚ１は定電圧回路３０から電気的に接続されている（トランジスタＱ３，Ｑ４がオンしている）。この場合、トランジスタＱ２のゲート電圧がツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１よりも大きくなると、トランジスタＱ２のゲート電圧はツェナーダイオードＤｚ１によってクランプされる。この場合、定電圧回路３０は、出力電圧ＶＲＥＧをツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１に基づいて設定する。すなわち、図４に示したように、トランジスタＱ２のゲートに電圧［ＶＤｚ１］が印加され、電圧ＶＲＥＧとして電圧［ＶＤｚ１−ＶＧＳ２］が出力される。

上述のように動作することで、高温時においては急激な電圧降下のないダイオードＤ１〜Ｄ６によって出力電圧ＶＲＥＧが設定され、低温時においては比較的温度特性が小さいツェナーダイオードＤｚ１によって出力電圧ＶＲＥＧが設定される。これにより、高温時および低温時において出力電圧ＶＲＥＧの変動を低減することができ、比較例１に示した高温時の問題および比較例２に示した低温時の問題を解消することができる。すなわち、高温時においてツェナーダイオードＤｚ１の温度特性の影響を防ぐことができ、急激な出力電圧の低下を防ぐことができる。また、低温時においてダイオードＤ１〜Ｄ６の温度特性の影響を防ぐことができ、ロジック回路等に過電圧が印加されることを防ぐことができる。

なお、第１実施形態において、トランジスタＱ１が設けられなくてもよい。この場合、ノードｎ１とノードｎ２とは同一ノードとなる。そして、定電圧回路３０は、高温時において出力電圧ＶＲＥＧとして電圧［６×ＶＦ−ＶＧＳ２］を出力し、低温時において出力電圧ＶＲＥＧとして電圧［ＶＤｚ１−ＶＧＳ２］を出力する。

＜第２の実施形態＞
以下に図１０乃至図１２を用いて、第２実施形態に係る定電圧回路について説明する。

上記第１実施形態では、ツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１がノードｎ１（トランジスタＱ１のゲート）に供給された。これに対し、第２実施形態では、ツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１がノードｎ２（トランジスタＱ１のソース）に供給される。以下に、第２の実施形態について詳説する。

なお、第２実施形態において、上記第１実施形態と同様の点については説明を省略し、主に異なる点について説明する。

［第２実施形態における構成］
図１０を用いて、第２実施形態における定電圧回路３０の構成について説明する。

図１０は、第２実施形態に係る定電圧回路３０の構成を示す図である。

図１０に示すように、定電圧回路３０は、抵抗Ｒ１、Ｎ形のトランジスタ（ＮＭＯＳトランジスタ）Ｑ１、Ｎ形のトランジスタＱ２、および直列回路Ｓ１−Ｓ４を含む。

第２実施形態では、上記第１実施形態と異なり、直列回路Ｓ２がノードｎ２と接地電圧端子との間に設けられる。すなわち、トランジスタＱ４の第１端子は、ノードｎ２（トランジスタＱ１のソース）に電気的に接続される。

［第２実施形態における動作］
図１１および図１２を用いて、第２実施形態における定電圧回路３０の動作について説明する。

図１１および図１２は、第２実施形態に係る定電圧回路３０の動作を示す図である。より具体的には、図１１は出力電圧ＶＲＥＧが所定電圧より小さい場合の動作を示す図であり、図１２は出力電圧ＶＲＥＧが所定電圧以上の場合の動作を示す図である。

図１１および図１２に示すように、出力電圧ＶＲＥＧは、抵抗Ｒ２，Ｒ３によって分圧されてノードｎ５に印加される。これにより、ノードｎ５に、電圧［ＶＲＥＧ×{Ｒ３／（Ｒ２＋Ｒ３）}］が印加される。

図１１に示すように、電圧［ＶＲＥＧ×{Ｒ３／（Ｒ２＋Ｒ３）}］がトランジスタＱ３の閾値電圧Ｖｔｈ３よりも小さい場合、すなわち、高温時において出力電圧ＶＲＥＧが所定電圧よりも小さい場合、トランジスタＱ３はオフする。その結果、トランジスタＱ４がオフし、ツェナーダイオードＤｚ１は定電圧回路３０から電気的に遮断される。この場合、第１実施形態と同様に、ノードｎ６には電圧［６×ＶＦ］が印加され、電圧ＶＲＥＧとして電圧［６×ＶＦ］が出力される。

一方、図１２に示すように、電圧［ＶＲＥＧ×{Ｒ３／（Ｒ２＋Ｒ３）}］がトランジスタＱ３の閾値電圧Ｖｔｈ３以上である場合、すなわち、低温時において出力電圧ＶＲＥＧが所定電圧以上である場合、トランジスタＱ３，Ｑ４はオンする。その結果、ツェナーダイオードＤｚ１は定電圧回路３０に電気的に接続され、以下のように出力電圧ＶＲＥＧはツェナーダイオードＤｚ１によって生成される電圧に基づいて設定される。

まず、抵抗Ｒ１を介して降圧された電圧ＶＤＤがトランジスタＱ１のゲートに印加されることで、トランジスタＱ１がオンする。これにより、ツェナーダイオードＤｚ１に電流Ｉ２が流れる。電流Ｉ２は、ツェナーダイオードＤｚ１が電圧ＶＤｚ１を安定して生成することができる電流である。一方、ダイオードＤ１〜Ｄ６に電流Ｉ１が流れる。

ここで、ツェナーダイオードＤｚ１は、降圧電圧が電圧ＶＤｚ１以上にならず、その電圧ＶＤｚ１で固定される素子特性を有する。したがって、ツェナーダイオードＤｚ１は、ノードｎ２（トランジスタＱ１のソース）が電圧ＶＤｚ１以上にならないようにクランプする。ダイオードＤ１〜Ｄ６の電圧［６×ＶＦ］は、負の温度特性を有し、低温になるほど大きくなる。このため、低温時において電圧［６×ＶＦ］が電圧ＶＤｚ１以上となる場合、トランジスタＱ１のソースは電圧ＶＤｚ１にクランプされる。したがって、トランジスタＱ１のゲートには、電圧［ＶＤｚ１＋ＶＧＳ１］が印加される。この電圧［ＶＤｚ１＋ＶＧＳ１］は、トランジスタＱ２のゲートにも印加される。このため、ノードｎ６（トランジスタＱ２のソース）には、電圧［ＶＤｚ１＋ＶＧＳ１−ＶＧＳ２］が印加される。よって、ノードｎ６には電圧ＶＤｚ１が印加され、電圧ＶＲＥＧとして電圧ＶＤｚ１が出力される。

［第２実施形態における効果］
第２実施形態では、定電圧回路３０は、低温時において出力電圧ＶＲＥＧが所定電圧以上になると、ダイオードＤ１〜Ｄ６の降圧電圧［６×ＶＦ］がツェナーダイオードＤｚ１によってクランプされる。その結果、出力電圧ＶＲＥＧは、ツェナーダイオードＤｚ１の降圧電圧ＶＤｚ１に基づいて生成される。すなわち、図１２に示したように、トランジスタＱ２のゲートに電圧［ＶＤｚ１＋ＶＧＳ１］が印加され、電圧ＶＲＥＧとして電圧［ＶＤｚ１］が出力される。これにより、第１実施形態と同様の効果を得ることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Ｒ１〜Ｒ４…抵抗（第１抵抗、第２抵抗、第３抵抗、第４抵抗）、Ｑ１〜Ｑ４…トランジスタ（第１トランジスタ、第２トランジスタ、第３トランジスタ、第４トランジスタ）、Ｄ１〜Ｄ６…ダイオード（第１ダイオード、第２ダイオード）、Ｄｚ１…ツェナーダイオード、ｎ１〜ｎ６…ノード（第１ノード、第２ノード、第３ノード、第４ノード、第５ノード）

Claims (8)

1. 第１電圧端子に接続される第１端子と、第１ノードに接続される第２端子とを含む第１抵抗と、
   前記第１電圧端子に接続される第１端子と、第２ノードに接続される第２端子と、前記第１ノードに接続される制御端子とを含む第１導電形の第１トランジスタと、
   前記第１ノードと第２電圧端子との間に直列に接続される第１ダイオードと、
   前記第１ノードと前記第２電圧端子との間に直列に接続されるツェナーダイオードおよび前記第１導電形と異なる第２導電形の第２トランジスタと、
   前記第１ノードと前記第２電圧端子との間に直列に接続される第２抵抗および前記第１導電形の第３トランジスタと、
   前記第２ノードと前記第２電圧端子との間に直列に接続される第３抵抗および第４抵抗と
   を具備し、
   前記第２トランジスタの制御端子は、前記第２抵抗の第１端子および前記第３トランジスタの第１端子が接続される第３ノードに接続され、
   前記第３トランジスタの制御端子は、前記第３抵抗の第１端子および前記第４抵抗の第１端子が接続される第４ノードに接続される
   定電圧回路。
2. 前記第１ノードに接続される第１端子および制御端子と、第５ノードに接続される第２端子とを含む前記第１導電形の第４トランジスタをさらに具備し、
   前記第１ダイオードは、前記第５ノードと前記第２電圧端子との間に直列に接続される
   請求項１の定電圧回路。
3. 前記第１ノードに接続される第１端子および制御端子と、第５ノードに接続される第２端子とを含む前記第１導電形の第４トランジスタをさらに具備する請求項１の定電圧回路。
4. 前記第１トランジスタと前記第４トランジスタとは、閾値電圧が同じである請求項２または請求項３の定電圧回路。
5. 前記第１ダイオードのカソードは、前記第２電圧端子に接続される請求項１乃至請求項４のいずれか１項の定電圧回路。
6. 前記ツェナーダイオードのアノードは、前記第２電圧端子に接続される請求項１乃至請求項５のいずれか１項の定電圧回路。
7. 前記第１ダイオードに直列に接続される第２ダイオードをさらに具備する請求項１乃至請求項６のいずれか１項の定電圧回路。
8. 前記第１導電形はＮ形であり、前記第２導電形はＰ形である請求項１乃至請求項７のいずれか１項の定電圧回路。