JP7199325B2 - スイッチ回路 - Google Patents

Description

本発明の実施形態は、概してスイッチ回路に関する。

回路への電源の供給に使用されるスイッチ回路が知られている。

特開２０１６－１１６１５１号公報

スイッチ回路の動作信頼性を向上させる。

実施形態に係るスイッチ回路は、第１トランジスタと、第２トランジスタと、第１抵抗部と、第３トランジスタと、第４トランジスタと、第２抵抗部と、を備える。第２トランジスタは、一端が接地され、他端が第１トランジスタの制御端に接続される。第１抵抗部は、第１トランジスタの一端と、第１トランジスタの制御端との間に接続される。第３トランジスタは、一端が第１トランジスタの一端に接続され、他端が第１トランジスタの制御端に接続される。第４トランジスタは、一端が第３トランジスタの制御端に接続され、他端が第１トランジスタの他端に接続され、制御端が第１トランジスタの制御端に接続される。第２抵抗部は、第３トランジスタの一端と、第３トランジスタの制御端との間に接続される。第１トランジスタの一端に対応する第１ノードに第１電圧が印加され、且つ第１トランジスタの他端に対応する第２ノードの電圧が第１電圧よりも低い状態で、第２トランジスタがオフ状態からオン状態に遷移すると、第１期間において、第１ノードの電圧と第１トランジスタの制御端に対応する第３ノードの電圧との電圧差が第２電圧に固定され、第１期間より後の第２期間において、第１ノードの電圧と第３ノードの電圧との電圧差が前記第２電圧よりも大きい第３電圧となる。第１期間において、第１ノードから第２ノードへ第１電流が流れ、第２期間より後の第３期間において、第１ノードの電圧と第３ノードの電圧との電圧差は第３電圧よりも小さい第４電圧に固定され、第１ノードから第２ノードへ第１電流よりも大きい第２電流が流れる。

実施形態に係るスイッチ回路を含むシステムの構成例を示すブロック図。 実施形態に係るスイッチ回路の回路構成の一例を示す回路図。 実施形態に係るスイッチ回路の比較例を示す回路図。 実施形態に係るスイッチ回路及びその比較例における電圧と電流の時間変化を示すグラフ。 実施形態に係るスイッチ回路を含むシステムに含まれる機能回路の一例を示す回路図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。

尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。

［実施形態］
以下に、実施形態に係るスイッチ回路１について説明する。

［１］スイッチ回路１の構成
［１－１］スイッチ回路１を含むシステムＳＹＳの全体構成
図１は、実施形態に係るスイッチ回路１を含むシステムＳＹＳの構成例を示している。図１に示すように、システムＳＹＳは、端子Ｔ１と、スイッチ回路１と、制御回路２と、機能回路３とを備えている。システムＳＹＳは、例えば１つの半導体チップ上に集積されても良い。また、システムＳＹＳは、例えば複数の半導体チップと複数の素子とを組み合わせて、プリント基板上に構成されても良い。

システムＳＹＳにおいて、端子Ｔ１は、外部の機器と接続可能に構成される。端子Ｔ１は、システムＳＹＳの電源端子であり、スイッチ回路１と接続される。端子Ｔ１には、例えば電源装置ＰＳが接続される。電源装置ＰＳは、システムＳＹＳの外部に設けられ、システムＳＹＳに電源電圧ＶＤＤを供給する。

スイッチ回路１は、端子Ｔ１と機能回路３との間に接続される。スイッチ回路１は、端子Ｔ１と機能回路３とを、電気的に接続、または非接続にする。以下では、スイッチ回路１が端子Ｔ１と機能回路３との間を電気的に接続している状態のことをオン状態、非接続にしている状態のことをオフ状態と呼ぶ。また、端子Ｔ１とスイッチ回路１との間のノードのことをノードＮ１と呼び、スイッチ回路１と機能回路３との間のノードのことをノードＮ２と呼ぶ。

制御回路２は、スイッチ回路１をオン状態又はオフ状態に制御する。機能回路３は、各種動作を実行する回路であり、種々の回路を含み得る。例えば、機能回路３は、高電圧の生成や制御信号の生成等の動作を実行する。機能回路３には、スイッチ回路１によって電源電圧ＶＤＤが供給される。

［１－２］スイッチ回路１の構成
図２は、実施形態に係るスイッチ回路１の詳細を説明するための回路図である。図２に示すように、スイッチ回路１は、トランジスタＭ１乃至Ｍ３、トランジスタＱ１及びＱ２、ツェナーダイオードＤＺ、並びに抵抗部Ｒ１乃至Ｒ４を含む。機能回路３は、容量負荷ＣＬを含む。

トランジスタＭ１及びＭ３は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＭ２は、例えばＮ型のＭＯＳＦＥＴである。トランジスタＱ１は、例えばＮＰＮ型のバイポーラトランジスタである。トランジスタＱ２は、例えばＰＮＰ型のバイポーラトランジスタである。

トランジスタＭ１のソースは、ノードＮ１に接続される。トランジスタＭ１のドレインは、ノードＮ２に接続される。トランジスタＭ１のゲートは、ノードＮ３に接続される。トランジスタＭ２のドレインは、ノードＮ３に接続される。トランジスタＭ２のゲートは、制御回路２に接続される。トランジスタＭ２のソースは、抵抗部Ｒ１の一端に接続される。抵抗部Ｒ１の他端は、接地される。

トランジスタＱ１のコレクタは、ノードＮ１に接続される。トランジスタＱ１のエミッタは、ノードＮ３に接続される。トランジスタＱ１のベースは、ツェナーダイオードＤＺのアノードと、抵抗部Ｒ３の一端とのそれぞれに接続される。ツェナーダイオードＤＺのカソードは、ノードＮ１に接続される。抵抗部Ｒ３の他端は、ノードＮ３に接続される。抵抗部Ｒ４の一端は、ノードＮ１に接続される。抵抗部Ｒ４の他端は、ノードＮ３に接続される。

抵抗部Ｒ２の一端は、ノードＮ１に接続される。抵抗部Ｒ２の他端は、トランジスタＱ２のベースと、トランジスタＭ３のソースとのそれぞれに接続される。トランジスタＱ２のエミッタは、ノードＮ１に接続される。トランジスタＱ２のコレクタは、ノードＮ３に接続される。トランジスタＭ３のドレインは、ノードＮ２に接続される。トランジスタＭ３のゲートは、ノードＮ３に接続される。

トランジスタＭ１は、オン抵抗が小さくなるようなサイズで設けられる。トランジスタＭ１のオン抵抗ＲＯＮ（Ｍ１）は、例えば１Ωである。トランジスタＭ３のサイズは、トランジスタＭ１のサイズよりも小さい。例えば、トランジスタＭ３のサイズは、トランジスタＭ１のサイズの１０００分の１である。また、トランジスタＭ３のオン抵抗ＲＯＮ（Ｍ３）は、例えば１Ωである。

トランジスタＭ１の閾値電圧Ｖｔｈ（Ｍ１）と、トランジスタＭ３の閾値電圧Ｖｔｈ（Ｍ３）とは、略等しい。トランジスタＭ１及びＭ３の閾値電圧の大きさは、トランジスタＱ２の閾値電圧Ｖｔｈ（Ｑ２）の大きさよりも大きい。トランジスタＱ２の閾値電圧Ｖｔｈ（Ｑ２）の大きさは、例えば０．７Ｖである。抵抗部Ｒ２の抵抗値は、例えば１ｋΩである。

制御回路２は、トランジスタＭ２のゲートに制御信号ＣＳを印加する。制御信号ＣＳは、例えば“Ｈ”レベルと“Ｌ”レベルの２状態を含むデジタル信号である。例えば、トランジスタＭ２は、ゲートに“Ｌ”レベルの電圧が印加されている場合、オフ状態となる。トランジスタＭ２は、ゲートに“Ｈ”レベルの電圧が印加されている場合、オン状態となる。

容量負荷ＣＬは、機能回路３が含む種々の容量負荷を等価的に示している。容量負荷ＣＬは、一方電極がノードＮ２に接続され、他方電極が接地されている。実施形態では、説明の簡略化のため、機能回路３に含まれる容量負荷以外の要素については、記載を省略する。

［２］スイッチ回路１の動作
引き続き図２を参照して、実施形態に係るスイッチ回路１の動作について説明する。図２に示すように、端子Ｔ１には電源装置ＰＳが接続されている。電源装置ＰＳによって、端子Ｔ１には電源電圧ＶＤＤが印加されている。また、電源装置ＰＳからノードＮ１へと流れる電流をＩ１、ノードＮ１からトランジスタＭ１を介してノードＮ２へ流れる電流をＩ２、ノードＮ１から抵抗部Ｒ２及びトランジスタＭ３を介してノードＮ２へ流れる電流をＩ３と定義する。以下に、スイッチ回路１がオフ状態からオン状態へと制御され、容量負荷ＣＬが充電される様子について、順に説明する。

なお、本明細書において、容量負荷ＣＬの充電が完了するとは、ノードＮ１の電圧とノードＮ２の電圧とが略等しくなる状態を示している。例えば、ノードＮ２の電圧がノードＮ１の電圧よりもわずかに低い場合であっても、ノードＮ１の電圧とノードＮ２の電圧とが略等しい場合は、充電が完了したと表現する。

（スイッチ回路１がオフ状態の状態）
はじめに、スイッチ回路１がオフ状態に制御される場合のシステムＳＹＳの動作について説明する。制御回路２は、制御信号ＣＳとして“Ｌ”レベルを出力し、スイッチ回路１をオフ状態に制御している。具体的には、制御回路２は、トランジスタＭ２をオフ状態に制御している。トランジスタＭ２がオフ状態のため、ノードＮ３の電圧は、抵抗部Ｒ４を介して接続されているノードＮ１の電圧と等しい。ノードＮ１の電圧とノードＮ３の電圧とが等しいため、トランジスタＭ１及びＭ３、並びにトランジスタＱ１及びＱ２はオフ状態である。また、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）は略０Ｖである。トランジスタＭ１及びＭ３がオフ状態のため、ノードＮ１とノードＮ２とは電気的に非接続とされている。また、電流Ｉ１、Ｉ２、及びＩ３のそれぞれは略０Ａである。よって、容量負荷ＣＬには電圧は印加されず、充電も行われない。

（スイッチ回路１がオン状態になり、電流が流れ始める状態）
次に、スイッチ回路１がオン状態に制御され、ノードＮ１からノードＮ２へと電流が流れ始める状態におけるシステムＳＹＳの動作について説明する。制御回路２は、制御信号ＣＳとして“Ｈ”レベルを出力し、スイッチ回路１をオン状態となるように制御する。具体的には、トランジスタＭ２をオン状態に制御する。トランジスタＭ２がオン状態となったため、ノードＮ１から接地ノードへ、抵抗部Ｒ４、トランジスタＭ２、及び抵抗部Ｒ１を介して電流が流れる。抵抗部Ｒ４に電流が流れるため、抵抗部Ｒ４の両端、すなわちノードＮ１とノードＮ３との間に電圧差が生じる。ノードＮ１とノードＮ３との間に生じる電圧差が、トランジスタＭ１及びＭ３それぞれの閾値電圧よりも大きくなると、トランジスタＭ１及びＭ３のそれぞれがオン状態となる。トランジスタＭ１及びＭ３がオン状態となったことで、電流Ｉ２及びＩ３が流れ始める。電流Ｉ２及びＩ３は、容量負荷ＣＬへと流入する。容量負荷ＣＬは充電されておらず、容量負荷ＣＬを充電するために電流Ｉ２及びＩ３は増加していく。

なお、電流Ｉ２とＩ３との大きさの比率は、トランジスタＭ１とＭ３とのサイズの比率に略等しい。例えば、トランジスタＭ３のサイズが、トランジスタＭ１のサイズの略１０００分の１の場合、電流Ｉ３の大きさは、電流Ｉ２の大きさの略１０００分の１である。すなわち、スイッチ回路１を介して機能回路３へ流れる主たる電流は電流Ｉ２である。

また、スイッチ回路１には、ノードＮ１からノードＮ２に至る電流Ｉ２及びＩ３以外にも、ノードＮ１から接地ノードへ至る電流経路が存在する。しかし、その電流経路を流れる電流の大きさは、電流Ｉ２に比べて十分に小さい。よって、説明を簡易にするため、電流Ｉ１又は電流Ｉ２を、スイッチ回路１を介して機能回路３へ流れる電流の総量と見なしてもよい。

（スイッチ回路１によって電流が制限される状態）
続いて、スイッチ回路１がオン状態であり、且つ電流を制限している状態のシステムＳＹＳの動作について説明する。トランジスタＭ１及びＭ３がオン状態となると、容量負荷ＣＬを充電するために電流Ｉ２及びＩ３が増加していく。電流Ｉ３が抵抗部Ｒ２を流れた際に生じる抵抗部Ｒ２両端の電圧差が、トランジスタＱ２の閾値電圧Ｖｔｈ（Ｑ２）以上となると、トランジスタＱ２がオン状態となる。トランジスタＱ２がオン状態となったことで、ノードＮ１の電圧とノードＮ３の電圧との差、すなわち、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）及びＭ３のゲート－ソース間電圧ＶＧＳ（Ｍ３）が制限される。

トランジスタＭ１のサイズがトランジスタＭ３のサイズよりもＳ倍大きく（Ｓは正の実数）、トランジスタＱ２の閾値電圧の大きさをＶｔｈ（Ｑ２）、抵抗部Ｒ２の抵抗値をＲ２とすると、制限された電流Ｉ２の大きさＩ２（ｌｉｍ１）は、「Ｉ２（ｌｉｍ１）≒（Ｖｔｈ（Ｑ２）／Ｒ２）×Ｓ」となる。

システムＳＹＳでは、電流Ｉ２の大きさがＩ２（ｌｉｍ１）に制限された状態で、容量負荷ＣＬへの充電が継続される。

（容量負荷の充電が完了した状態）
続いて、容量負荷ＣＬの充電が完了した状態におけるシステムＳＹＳの動作について説明する。容量負荷ＣＬの充電が完了したため、電流Ｉ２及びＩ３の大きさは小さくなり、抵抗部Ｒ２の両端で生じる電圧差がトランジスタＱ２の閾値電圧Ｖｔｈ（Ｑ２）を下回り、トランジスタＱ２はオフ状態となる。トランジスタＱ２がオフ状態となったことで、ノードＮ１の電圧とノードＮ３の電圧との電圧差は、トランジスタＱ２によって制限されていた状態の電圧差よりも大きくなる。抵抗部Ｒ４の両端で生じる電圧差により、ノードＮ１の電圧とノードＮ３の電圧との電圧差が大きくなっていく。ノードＮ１の電圧とノードＮ３の電圧との電圧差がツェナーダイオードＤＺのツェナー電圧Ｖｚ（ＤＺ）以上となると、ツェナーダイオードＤＺに電流が流れ、ツェナーダイオードＤＺ両端の電圧差がツェナー電圧Ｖｚ（ＤＺ）に保たれる。ノードＮ１からツェナーダイオードＤＺを流れる電流は、抵抗部Ｒ３を介してノードＮ３へと流れる。抵抗部Ｒ３の両端で生じる電圧差が、トランジスタＱ１の閾値電圧Ｖｔｈ（Ｑ１）以上となると、トランジスタＱ１がオン状態となる。トランジスタＱ１がオン状態となったことで、ノードＮ１の電圧とノードＮ３の電圧との電圧差は、ツェナーダイオードＤＺのツェナー電圧Ｖｚ（ＤＺ）と、トランジスタＱ１の閾値電圧Ｖｔｈ（Ｑ１）との合計となる。このようにして、ノードＮ１の電圧とノードＮ３の電圧との電圧差が定まる。

ノードＮ２の電圧がノードＮ１の電圧と略等しくなった状態では、トランジスタＭ１及びＭ３のそれぞれは、非飽和領域で動作している。この状態において、スイッチ回路１が供給することの出来る電流量Ｉ２（ｌｉｍ２）は、「Ｉ２（ｌｉｍ２）＝（（Ｒ２＋ＲＯＮ（Ｍ３））／（Ｒ２×ＲＯＮ（Ｍ１）×Ｖｔｈ（Ｑ２））」と表現出来る。ノードＮ２の電圧とノードＮ１の電圧とが略等しい状態において、電流Ｉ２が増加すると、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）が制限され、電流Ｉ２の大きさはＩ２（ｌｉｍ２）に制限される。

［３］実施形態の効果
以上で説明した実施形態に係るスイッチ回路１によれば、スイッチ回路１の破損を抑制することが出来、動作信頼性を向上させることが出来る。以下に、実施形態に係るスイッチ回路１の詳細な効果について説明する。

システムの待機電力を削減するために、スイッチ回路が用いられる。電源装置と機能回路との間にスイッチ回路を設け、機能回路を動作させる必要が無い際に、電源装置と機能回路とを電気的に非接続にすることで、消費電流を低減することが出来る。

しかしながら、スイッチ回路をオンすると、機能回路に含まれる容量負荷を充電するために、スイッチ回路を介して充電電流が流れる。充電電流の大きさは、充電する容量負荷の大きさに応じて大きくなり得る。スイッチ回路に大電流が流れると、大電流によってスイッチ回路を構成する素子や配線を破損する場合がある。

図３は、実施形態の比較例に係るスイッチ回路４の構成例を示している。図３に示すように、比較例に係るスイッチ回路４は、実施形態に係るスイッチ回路１に対して、トランジスタＭ３、トランジスタＱ２、及び抵抗部Ｒ２が省略された構成を有している。

比較例に係るスイッチ回路４において、トランジスタＭ２がオン状態となると、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）は、ツェナーダイオードＤＺのツェナー電圧Ｖｚ（ＤＺ）と、トランジスタＱ１の閾値電圧Ｖｔｈ（Ｑ１）との合計となる。

図４は、実施形態に係るスイッチ回路１及びその比較例に係るスイッチ回路４における電圧と電流の時間変化の一例を示している。図４に示す例では、実施形態に係るスイッチ回路１及び比較例に係るスイッチ回路４は、それぞれが同じ大きさの電源電圧ＶＤＤを印加され、それぞれが同じ大きさの容量負荷ＣＬと接続された状態で動作している。図４には、３つのグラフが縦に並んで示されている。グラフのそれぞれは、上から順に、制御信号ＣＳと時間との関係、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）と時間との関係、電流Ｉ１と時間との関係を示している。また、電圧ＶＧＳ（Ｍ１）のグラフと電流Ｉ１のグラフとのそれぞれでは、実線が実施形態の場合を示し、破線が比較例の場合を示している。

図４に示すように、時刻ｔ１において、制御回路２がトランジスタＭ２のゲートに印加する制御信号ＣＳが、“Ｌ”レベルから“Ｈ”レベルに遷移する。制御信号ＣＳが“Ｈ”レベルに遷移したことで、トランジスタＭ２がオン状態となり、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）の大きさが大きくなる。

比較例に係るスイッチ回路４では、時刻ｔ１から時刻ｔ２の間に、ゲート－ソース間電圧ＶＧＳ（Ｍ１）がツェナーダイオードＤＺのツェナー電圧Ｖｚ（ＤＺ）とトランジスタＱ１の閾値電圧Ｖｔｈ（Ｑ１）との合計まで大きくなる。ゲート－ソース間電圧ＶＧＳ（Ｍ１）が大きくなることと平行して、スイッチ回路１には容量負荷ＣＬを充電するために大きな電流Ｉ１が流れる。そして時刻ｔ２以降、容量負荷ＣＬの充電が進むにつれて電流Ｉ１は低下していく。

対して、実施形態に係るスイッチ回路１では、時刻ｔ１から時刻ｔ３までの間、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）が、比較例と比べて小さい大きさに制限される。言い換えると、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）が、比較例と比べて小さい大きさに固定される。その結果、実施形態に係るスイッチ回路１では、スイッチ回路１を流れる電流Ｉ１の最大値が、比較例のスイッチ回路４を流れる電流Ｉ１の最大値と比べて小さく制限される。制限された電流Ｉ１で容量負荷ＣＬの充電が進むと、時刻ｔ３以降は電流Ｉ１が小さくなり、電圧ＶＧＳ（Ｍ１）の大きさも比較例と同様の、ツェナーダイオードＤＺのツェナー電圧Ｖｚ（ＤＺ）とトランジスタＱ１の閾値電圧Ｖｔｈ（Ｑ１）との合計まで大きくなる。このように、実施形態に係るスイッチ回路１は、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）を制限することで、スイッチ回路１を流れる電流Ｉ１の最大値を制限している。

これにより、実施形態に係るスイッチ回路１は、容量負荷ＣＬに充電電流を供給する際に、電流の最大値を制限することで、動作信頼性を向上させることが出来る。

また、システムＳＹＳは、容量負荷ＣＬへの充電が継続すると、やがて定常状態となる。定常状態とは、容量負荷ＣＬの充電が完了し、ノードＮ２の電圧がノードＮ１の電圧と略等しい状態である。定常状態では、例えば機能回路３に含まれる回路が動作する。機能回路３に含まれる回路が消費する電流は、スイッチ回路１を介して供給される。このため、スイッチ回路１による電流の制限は、機能回路３が定常状態になった際には緩和されることが好ましい。

実施形態に係るスイッチ回路１は、容量負荷を充電している状態と、容量負荷の充電を終えた状態とで、制限する電流量が異なる。具体的には、機能回路に含まれる容量負荷が充電されておらず、ノードＮ１の電圧よりもノードＮ２の電圧が低い場合には、電流Ｉ２は「Ｉ２（ｌｉｍ１）≒（Ｖｔｈ（Ｑ２）／Ｒ２）×Ｓ」で表されるＩ２（ｌｉｍ１）に制限される。対して、機能回路に含まれる容量負荷が充電され、ノードＮ１の電圧とノードＮ２の電圧とが略等しい場合には、電流Ｉ２は「Ｉ２（ｌｉｍ２）＝（（Ｒ２＋ＲＯＮ（Ｍ３））／（Ｒ２×ＲＯＮ（Ｍ１）×Ｖｔｈ（Ｑ２））」で表されるＩ２（ｌｉｍ２）に制限される。Ｉ２（ｌｉｍ２）は、Ｉ２（ｌｉｍ１）よりも大きい。例えば、Ｖｔｈ（Ｑ２）が０．７Ｖ、Ｒ２が１ｋΩ、Ｓが１０００、ＲＯＮ（Ｍ１）が１Ω、ＲＯＮ（Ｍ３）が１Ωの場合、Ｉ２（ｌｉｍ１）は略０．７Ａ、Ｉ２（ｌｉｍ２）は略１．４Ａとなる。電流の制限値Ｉ２（ｌｉｍ２）が、定常状態においてスイッチ回路１を流れると想定される電流値よりも十分大きな値となるように設計することで、スイッチ回路１は、定常状態において電流制限が無い回路と同等の動作を実行することが出来る。

このように、実施形態に係るスイッチ回路１は、定常状態における電流の制限値を、充電電流の制限値よりも大きくすることが出来る。これにより、定常状態における電流供給能力を保ちつつ、充電電流を制限することが出来、動作信頼性を向上させることが出来る。

また、実施形態に係るスイッチ回路１は、ノードＮ１からトランジスタＭ１を介してノードＮ２へと至る電流Ｉ２の電流経路と、ノードＮ１から抵抗部Ｒ２とトランジスタＭ３とを介してノードＮ２へと至る電流Ｉ３の電流経路とを含んでいる。

電流を制限する方法として、制限したい電流の経路に抵抗部を設ける方法が考えられるが、大きな電流を抵抗部で制限するには、大きな電流に耐えることの出来るサイズの大きな抵抗部が求められる。サイズの大きな抵抗部とは、例えば、基板上の広い面積を要する抵抗部や、基板外部に設けられる抵抗素子等である。

対して、実施形態に係るスイッチ回路１では、主たる電流である電流Ｉ２の電流経路に加えて、電流Ｉ２よりも電流量の少ない電流Ｉ３の電流経路を含んでいる。そして、電流Ｉ３の電流経路に設けられた抵抗部Ｒ２の両端で生じる電圧差によって、トランジスタＱ２を制御し、トランジスタＱ２によって、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）を制御している。すなわち、実施形態に係るスイッチ回路１は、主たる電流である電流Ｉ２の電流経路に抵抗部を設けることなく、トランジスタＭ１のゲート－ソース間電圧ＶＧＳ（Ｍ１）を制御することで、電流量を制限している。これにより、実施形態に係るスイッチ回路１は、サイズの大きな抵抗部を用いることによるコストの増加を抑制出来る。また、実施形態に係るスイッチ回路１は、主たる電流である電流Ｉ２の電流経路に抵抗部が設けられていないため、抵抗部を設けたことによる電流供給能力の低下を抑制出来る。

［４］その他の変形例等
上記実施形態に係るスイッチ回路１の回路構成は、種々の変形が適用され得る。例えば、上記実施形態の説明において例示した各抵抗部の抵抗値、各トランジスタのサイズ、及び各トランジスタのオン抵抗等は、例示した値に限定されない。例えば上記実施形態では、トランジスタＭ３のサイズが、トランジスタＭ１のサイズの１０００分の１である場合を例に説明した。トランジスタＭ３のサイズは、トランジスタＭ１のサイズよりも小さければ、１０００分の１の関係に限定されない。例えば、トランジスタＭ３のサイズは、トランジスタＭ１のサイズの数１００～数１０００分の１であっても良い。

上記実施形態では、機能回路３について容量負荷ＣＬを示して説明したが、機能回路３の構成はこれに限定されない。図５は、実施形態に係るスイッチ回路１を含むシステムＳＹＳに含まれる機能回路３の具体例を示す回路図である。図５に示す機能回路３の具体例は、チャージポンプである。以下では、機能回路３の具体例として、機能回路３がチャージポンプである場合について説明する。図５に示すように、機能回路３は、トランジスタＭ４乃至Ｍ７、ダイオードＤＩ１乃至ＤＩ３、キャパシタＣ１乃至Ｃ３、及びチャージポンプ制御回路３０を含む。

トランジスタＭ４及びＭ６は、例えばＰ型のＭＯＳＦＥＴである。トランジスタＭ５及びＭ７は、例えばＮ型のＭＯＳＦＥＴである。ダイオードＤＩ１のアノードは、ノードＮ２に接続される。ダイオードＤＩ１のカソードは、キャパシタＣ１の一方電極と、ダイオードＤＩ２のアノードとのそれぞれに接続される。ダイオードＤＩ２のカソードは、キャパシタＣ２の一方電極と、ダイオードＤＩ３のアノードとのそれぞれに接続される。ダイオードＤＩ３のカソードは、ノードＮ４に接続される。トランジスタＭ４のソースは、ノードＮ２に接続される。トランジスタＭ４のドレインは、トランジスタＭ５のドレインと、キャパシタＣ１の他方電極とのそれぞれと接続される。トランジスタＭ４のゲートは、トランジスタＭ５のゲートと、チャージポンプ制御回路３０とのそれぞれと接続される。トランジスタＭ５のソースは、接地される。トランジスタＭ６のソースは、ノードＮ２に接続される。トランジスタＭ６のドレインは、トランジスタＭ７のドレインと、キャパシタＣ２の他方電極とのそれぞれと接続される。トランジスタＭ６のゲートは、トランジスタＭ７のゲートと、チャージポンプ制御回路３０とのそれぞれと接続される。トランジスタＭ７のソースは、接地される。キャパシタＣ３の他方電極は、接地される。

機能回路３は、スイッチ回路１と同一の半導体基板上に集積されても良い。また、キャパシタＣ１乃至Ｃ３は、例えば半導体基板上に集積せず、ＩＣチップの外部に個別の素子を設けても良い。

このように構成されることで、機能回路３は、ノードＮ２に印加された電圧よりも高い電圧を、ノードＮ４に出力することが出来る。チャージポンプである機能回路３は、キャパシタＣ１乃至Ｃ３を活用して、電源電圧よりも高い電圧を生成する。高い電圧を安定して出力するために、キャパシタＣ１乃至Ｃ３は、大きな容量を有することが望ましい。しかしながら、チャージポンプに電源電圧を供給する回路にとって、キャパシタＣ１乃至Ｃ３は容量負荷である。チャージポンプに電源電圧を供給する回路は、容量負荷を充電する電流に対する対策が取られていることが望ましい。

実施形態に係るスイッチ回路１は、上記具体例に示した機能回路３に電源電圧を供給する回路に適している。このように、実施形態に係るスイッチ回路１が電源電圧を供給する機能回路３は、種々の変形が可能である。また、上記具体例はあくまでチャージポンプの一例であり、機能回路３として用いられるチャージポンプの構成は上記具体例に限定されない。また、機能回路３はチャージポンプに限定されない。

また、実施形態に係るスイッチ回路１を含むシステムＳＹＳは、例えば自動車に組み込まれても良い。また、システムＳＹＳは、例えば電源装置ＰＳとして鉛蓄電池等の充電池が接続されても良い。また、システムＳＹＳは、例えば高い電圧を生成し、モータを制御するトランジスタのゲートを駆動しても良い。

本明細書において、トランジスタのサイズの大小関係は、トランジスタのゲート電極のゲート長Ｌとゲート幅Ｗから定まるアスペクト比（Ｗ／Ｌ）が大きい又は小さいことを示している。また、例えば、Ｍ個のトランジスタが並列に接続されている場合は、サイズがＭ倍のトランジスタが１つ設けられていると見なしても良い。また、例えば、サイズがＮ分の１であるとは、ゲート長Ｌが等しくゲート幅ＷがＮ分の１であっても良いし、並列接続されたトランジスタの数がＮ分の１であっても良いし、これに限らず、アスペクト比（Ｗ／Ｌ）がＮ分の１であれば良い。なお、Ｍ及びＮは正の実数である。

本明細書において、電圧及び電圧差が大きい又は小さいとは、電圧及び電圧差の絶対値の大小関係を示している。例えば、Ｐ型のＭＯＳＦＥＴのゲート－ソース間電圧が、－１Ｖから－２Ｖに変化した場合、ゲート－ソース間電圧が大きくなったと表現する。

本明細書において、容量の充電が完了するとは、充電に用いる電圧と、容量に保持されている電圧とが、略等しい状態になることを示す。回路の理論上では、定電圧源と容量とを抵抗を介して接続した場合、容量の充電を完全に完了するためには無限の時間を要する。しかし、回路を実用する上では、容量の充電が１００％完了することを待つことは非現実的である。このため、例えば容量に保持されている電圧が充電に用いる電圧と略等しくなった場合、回路の理論上では完全に充電が完了していなくとも、充電が完了したと見なして良い。

本明細書において“トランジスタの一端”とは、ＭＯＳトランジスタの場合はドレイン又はソースに対応し、バイポーラトランジスタの場合はコレクタ又はエミッタに対応する。“トランジスタの他端”とは、ＭＯＳトランジスタの場合はソース又はドレインに対応し、バイポーラトランジスタの場合はエミッタ又はコレクタに対応する。“トランジスタの制御端”とは、ＭＯＳトランジスタの場合はゲートに対応し、バイポーラトランジスタの場合はベースに対応している。

本明細書において“バイポーラトランジスタの閾値電圧Ｖｔｈ”は、ベースの電圧を変化させた場合にコレクタ－エミッタ間を流れる電流が所定の値を超える電圧値、すなわちバイポーラトランジスタがオン状態になる電圧値に対応している。“ＭＯＳトランジスタの閾値電圧Ｖｔｈ”は、ゲートの電圧を変化させた場合にドレイン－ソース間を流れる電流が所定の値を超える電圧値、すなわちＭＯＳトランジスタがオン状態になる電圧値に対応している。

本明細書において“接続”は、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。また、“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していても良い。また、明細書において“オン状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧以上の電圧が印加されていることを示している。“オフ状態”とは、対応するトランジスタのゲートに当該トランジスタの閾値電圧未満の電圧が印加されていることを示し、例えばトランジスタのリーク電流のような微少な電流が流れることを除外しない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…スイッチ回路、Ｍ１～Ｍ３，Ｑ１，Ｑ２…トランジスタ、Ｒ１～Ｒ４…抵抗部、ＤＺ…ツェナーダイオード、２…制御回路、３…機能回路、ＣＬ…容量負荷、Ｔ１…端子、ＳＹＳ…システム、ＰＳ…電源装置

Claims (7)

1. 第１トランジスタと、
   一端が接地され、他端が前記第１トランジスタの制御端に接続された第２トランジスタと、
   前記第１トランジスタの一端と、前記第１トランジスタの前記制御端との間に接続された第１抵抗部と、
   一端が前記第１トランジスタの前記一端に接続され、他端が前記第１トランジスタの前記制御端に接続された第３トランジスタと、
   一端が前記第３トランジスタの制御端に接続され、他端が前記第１トランジスタの他端に接続され、制御端が前記第１トランジスタの前記制御端に接続された第４トランジスタと、
   前記第３トランジスタの前記一端と、前記第３トランジスタの前記制御端との間に接続された第２抵抗部と、
   を備え、
   前記第１トランジスタの前記一端に対応する第１ノードに第１電圧が印加され、且つ前記第１トランジスタの前記他端に対応する第２ノードの電圧が前記第１電圧よりも低い状態で、前記第２トランジスタがオフ状態からオン状態に遷移すると、
   第１期間において、前記第１ノードの電圧と前記第１トランジスタの前記制御端に対応する第３ノードの電圧との電圧差が第２電圧に固定され、
   前記第１期間より後の第２期間において、前記第１ノードの電圧と前記第３ノードの電圧との電圧差が前記第２電圧よりも大きい第３電圧となり、
   前記第１期間において、前記第１ノードから前記第２ノードへ第１電流が流れ、
   前記第２期間より後の第３期間において、前記第１ノードの電圧と前記第３ノードの電圧との電圧差は前記第３電圧よりも小さい第４電圧に固定され、前記第１ノードから前記第２ノードへ前記第１電流よりも大きい第２電流が流れる、
   スイッチ回路。
2. 前記第４トランジスタのサイズは、前記第１トランジスタのサイズよりも小さい、
   請求項１に記載のスイッチ回路。
3. 前記第２トランジスタの制御端に第１論理レベルの電圧が印加されると、前記第１トランジスタの前記一端と前記第１トランジスタの前記他端とが電気的に接続され、
   前記第２トランジスタの前記制御端に前記第１論理レベルの電圧とは異なる第２論理レベルの電圧が印加されると、前記第１トランジスタの前記一端と前記第１トランジスタの前記他端とが電気的に非接続とされる、
   請求項１に記載のスイッチ回路。
4. 前記第１トランジスタはＭＯＳＦＥＴであり、
   前記第２トランジスタはＭＯＳＦＥＴであり、
   前記第３トランジスタはバイポーラトランジスタであり、
   前記第４トランジスタはＭＯＳＦＥＴである、
   請求項１に記載のスイッチ回路。
5. 前記第１トランジスタはＰ型のＭＯＳＦＥＴであり、前記第１トランジスタの前記一端はソースであり、前記第１トランジスタの前記他端はドレインであり、前記第１トランジスタの前記制御端はゲートであり、
   前記第２トランジスタはＮ型のＭＯＳＦＥＴであり、前記第２トランジスタの前記一端はソースであり、前記第２トランジスタの前記他端はドレインであり、前記第２トランジスタの前記制御端はゲートであり、
   前記第３トランジスタはＰＮＰ型のバイポーラトランジスタであり、前記第３トランジスタの前記一端はエミッタであり、前記第３トランジスタの前記他端はコレクタであり、前記第３トランジスタの前記制御端はベースであり、
   前記第４トランジスタはＰ型のＭＯＳＦＥＴであり、前記第４トランジスタの前記一端はソースであり、前記第４トランジスタの前記他端はドレインであり、前記第４トランジスタの前記制御端はゲートである、
   請求項１に記載のスイッチ回路。
6. カソードが前記第１トランジスタの前記一端に接続されたツェナーダイオードと、
   前記ツェナーダイオードのアノードと前記第１トランジスタの前記制御端との間に接続された第３抵抗部と、
   一端が前記第１トランジスタの前記制御端に接続され、他端が前記第１トランジスタの前記一端に接続され、制御端が前記ツェナーダイオードの前記アノードに接続された第５トランジスタと、
   を更に備える、
   請求項１に記載のスイッチ回路。
7. 前記第５トランジスタはＮＰＮ型のバイポーラトランジスタであり、前記第５トランジスタの前記一端はエミッタであり、前記第５トランジスタの前記他端はコレクタであり、前記第５トランジスタの前記制御端はベースである、
   請求項６に記載のスイッチ回路。

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