JP2695241B2 - 過電流検出回路 - Google Patents
過電流検出回路Info
- Publication number
- JP2695241B2 JP2695241B2 JP14984989A JP14984989A JP2695241B2 JP 2695241 B2 JP2695241 B2 JP 2695241B2 JP 14984989 A JP14984989 A JP 14984989A JP 14984989 A JP14984989 A JP 14984989A JP 2695241 B2 JP2695241 B2 JP 2695241B2
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- overcurrent detection
- voltage
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は過電流検出回路に関し、詳しくはパワーMOS
FETからなるスイッチング回路に使用され、上記パワーM
OS FETでの過電流発生の有無を検出する過電流検出回路
に関する。
FETからなるスイッチング回路に使用され、上記パワーM
OS FETでの過電流発生の有無を検出する過電流検出回路
に関する。
パワーMOS FETからなるスイッチング回路に使用され
る過電流検出回路の従来例を第３図及び第４図を参照し
ながら説明する。
る過電流検出回路の従来例を第３図及び第４図を参照し
ながら説明する。
第３図において、（１）は出力端子（17）と接地端子
（３）間に接続された負荷、（４）は上記電源電圧端子
（２）にドレインを接続し、且つ、出力端子（17）およ
び負荷（１）にソースを接続したパワーMOS FETよりな
る負荷駆動用スイッチング素子、（５）は入力端子
（６）と負荷駆動用スイッチング素子（４）のゲート間
に接続されたチャージポンプである。（７）は上記負荷
駆動用スイッチング素子（４）での過電流発生の有無を
検出する過電流検出回路である。
（３）間に接続された負荷、（４）は上記電源電圧端子
（２）にドレインを接続し、且つ、出力端子（17）およ
び負荷（１）にソースを接続したパワーMOS FETよりな
る負荷駆動用スイッチング素子、（５）は入力端子
（６）と負荷駆動用スイッチング素子（４）のゲート間
に接続されたチャージポンプである。（７）は上記負荷
駆動用スイッチング素子（４）での過電流発生の有無を
検出する過電流検出回路である。
この過電流検出回路（７）において、（８）はドレイ
ンが電源電圧端子（２）に過電流検出抵抗（９）を介し
て接続され、且つ、ソースが負荷駆動用スイッチング素
子（４）のソースに接続された過電流検出用スイッチン
グ素子、（10）（11）は負荷駆動用スイッチング素子
（８）のゲート・ソース間に接続した分圧抵抗で、この
２つの分圧抵抗（10）（11）間に過電流検出用スイッチ
ング素子（８）のゲートを接続する。（12）は負荷駆動
用スイッチング素子（４）のゲート・ソース間に分圧抵
抗（10）（11）と並列に接続されたゲート電圧クランプ
回路であるツェナーダイオード、（13）は電源電圧端子
（２）に基準電圧電源（14）及び過電流検出抵抗（９）
を介して入力接続されたコンパレータ、（15）は入力端
子（６）に接続されたCR充電回路等よりなる遅延回路、
（16）は上記コンパレータ（13）及び遅延回路（15）の
出力が入力されるANDゲートである。
ンが電源電圧端子（２）に過電流検出抵抗（９）を介し
て接続され、且つ、ソースが負荷駆動用スイッチング素
子（４）のソースに接続された過電流検出用スイッチン
グ素子、（10）（11）は負荷駆動用スイッチング素子
（８）のゲート・ソース間に接続した分圧抵抗で、この
２つの分圧抵抗（10）（11）間に過電流検出用スイッチ
ング素子（８）のゲートを接続する。（12）は負荷駆動
用スイッチング素子（４）のゲート・ソース間に分圧抵
抗（10）（11）と並列に接続されたゲート電圧クランプ
回路であるツェナーダイオード、（13）は電源電圧端子
（２）に基準電圧電源（14）及び過電流検出抵抗（９）
を介して入力接続されたコンパレータ、（15）は入力端
子（６）に接続されたCR充電回路等よりなる遅延回路、
（16）は上記コンパレータ（13）及び遅延回路（15）の
出力が入力されるANDゲートである。
上記過電流検出回路（７）では負荷駆動用スイッチン
グ素子（４）のドレイン・ソース間電圧VDsをモニタリ
ングすることにより過電流を検出する。まず、負荷駆動
用スイッチング素子（４）は、入力電圧VINが電源電圧V
DD以上にならないとONしないため、チャージポンプ
（５）で上記入力電圧VINを電源電圧VDD以上まで持ち上
げた上で負荷駆動用スイッチング素子（４）のゲートに
印加する。ここで、上記負荷駆動用スイッチング素子
（４）のゲート電圧VGは、第４図に示すように緩やかな
立上がりを持つため、負荷駆動用スイッチング素子
（４）は入力電圧VINの印加後、所定時間経過しなけれ
ば完全なON状態にはならない。尚、上記ゲート電圧V
Gは、ゲート破壊防止のため、ツェナーダイオード（1
2）により電流制限されて上昇し過ぎないように押え込
まれている。上記負荷駆動用スイッチング素子（４）が
ONすると、過電流検出用スイッチング素子（８）がONし
て過電流検出抵抗（９）検出電圧Vxが発生する。この検
出電圧Vxと基準電圧Esとをコンパレータ（13）で比較
し、このコンパレータ（13）から出力電圧Voを送出す
る。この時、負荷駆動用スイッチング素子（４）が完全
なON状態ではないにもかかわらず、過電流検出抵抗
（９）の両端に検出電圧Vxが発生して上記負荷駆動用ス
イッチング素子（４）が不完全なON状態であるために、
基準電圧Es以上の立上がり（ａ）が存在する。その結
果、これをコンパレータ（13）で基準電圧Esと比較した
時に、上記検出電圧Vxの立上がり（ａ）が基準電圧Es以
上となっているので過電流発生として誤判別してしま
う。そこで、上記コンパレータ（13）の出力電圧VoをAN
Dゲート（16）に入力すると共に、遅延回路（15）にて
入力電圧VIN発生から所定時間、即ち、負荷駆動用スイ
ッチング素子（４）が完全なON状態となるまでの時間が
経過した後、出力が送出されるように設定し、負荷駆動
用スイッチング素子（４）が完全なON状態となるまでは
ANDゲート（16）から過電流検出信号Vocが出力されない
ようにして前述した検出電圧Vxの立上がり（ａ）による
誤判別を未然に防止している。
グ素子（４）のドレイン・ソース間電圧VDsをモニタリ
ングすることにより過電流を検出する。まず、負荷駆動
用スイッチング素子（４）は、入力電圧VINが電源電圧V
DD以上にならないとONしないため、チャージポンプ
（５）で上記入力電圧VINを電源電圧VDD以上まで持ち上
げた上で負荷駆動用スイッチング素子（４）のゲートに
印加する。ここで、上記負荷駆動用スイッチング素子
（４）のゲート電圧VGは、第４図に示すように緩やかな
立上がりを持つため、負荷駆動用スイッチング素子
（４）は入力電圧VINの印加後、所定時間経過しなけれ
ば完全なON状態にはならない。尚、上記ゲート電圧V
Gは、ゲート破壊防止のため、ツェナーダイオード（1
2）により電流制限されて上昇し過ぎないように押え込
まれている。上記負荷駆動用スイッチング素子（４）が
ONすると、過電流検出用スイッチング素子（８）がONし
て過電流検出抵抗（９）検出電圧Vxが発生する。この検
出電圧Vxと基準電圧Esとをコンパレータ（13）で比較
し、このコンパレータ（13）から出力電圧Voを送出す
る。この時、負荷駆動用スイッチング素子（４）が完全
なON状態ではないにもかかわらず、過電流検出抵抗
（９）の両端に検出電圧Vxが発生して上記負荷駆動用ス
イッチング素子（４）が不完全なON状態であるために、
基準電圧Es以上の立上がり（ａ）が存在する。その結
果、これをコンパレータ（13）で基準電圧Esと比較した
時に、上記検出電圧Vxの立上がり（ａ）が基準電圧Es以
上となっているので過電流発生として誤判別してしま
う。そこで、上記コンパレータ（13）の出力電圧VoをAN
Dゲート（16）に入力すると共に、遅延回路（15）にて
入力電圧VIN発生から所定時間、即ち、負荷駆動用スイ
ッチング素子（４）が完全なON状態となるまでの時間が
経過した後、出力が送出されるように設定し、負荷駆動
用スイッチング素子（４）が完全なON状態となるまでは
ANDゲート（16）から過電流検出信号Vocが出力されない
ようにして前述した検出電圧Vxの立上がり（ａ）による
誤判別を未然に防止している。
ところで、前述した従来の過電流検出回路（７）で
は、負荷駆動用スイッチング素子（４）のゲート電圧VG
をクランプするためのツェナーダイオード（12）及び２
つ分圧抵抗（10）（11）、そして過電流検出タイミング
を生成する遅延回路（15）が回路構成上必要である。そ
のため、回路構成の部品点数が増加すると共に、遅延回
路（15）で使用されるコンデンサが大きな面積を占める
ためにIC化することが実現困難であった。
は、負荷駆動用スイッチング素子（４）のゲート電圧VG
をクランプするためのツェナーダイオード（12）及び２
つ分圧抵抗（10）（11）、そして過電流検出タイミング
を生成する遅延回路（15）が回路構成上必要である。そ
のため、回路構成の部品点数が増加すると共に、遅延回
路（15）で使用されるコンデンサが大きな面積を占める
ためにIC化することが実現困難であった。
そこで、本発明は上記問題点に鑑みて提案されたもの
で、回路構成の簡略化を図り得る過電流検出回路を提供
することにある。
で、回路構成の簡略化を図り得る過電流検出回路を提供
することにある。
本発明における上記目的を達成するための技術的手段
は、負荷駆動用スイッチング素子のゲート・ソース間に
ツェナーダイオード及び抵抗からなる直列回路を挿入接
続すると共に、上記抵抗の両端を過電流検出用スイッチ
ング素子のゲート・ソース間に接続し、上記直列回路で
負荷駆動用スイッチング素子を電流制限してそのゲート
電圧をクランプすると共に、過電流検出用スイッチング
素子による過電流検出タイミングを生成するようにした
ことである。
は、負荷駆動用スイッチング素子のゲート・ソース間に
ツェナーダイオード及び抵抗からなる直列回路を挿入接
続すると共に、上記抵抗の両端を過電流検出用スイッチ
ング素子のゲート・ソース間に接続し、上記直列回路で
負荷駆動用スイッチング素子を電流制限してそのゲート
電圧をクランプすると共に、過電流検出用スイッチング
素子による過電流検出タイミングを生成するようにした
ことである。
本発明に係る過電流検出回路では、ツェナーダイオー
ド及び抵抗からなる直列回路を負荷駆動用スイッチング
素子の電流制限と過電流検出用スイッチング素子の過電
流検出タイミング生成とに兼用し、上記負荷駆動用スイ
ッチング素子がON状態に完全移行して安定動作した後、
過電流検出用スイッチング素子をONさせて過電流検出状
態を開始する。
ド及び抵抗からなる直列回路を負荷駆動用スイッチング
素子の電流制限と過電流検出用スイッチング素子の過電
流検出タイミング生成とに兼用し、上記負荷駆動用スイ
ッチング素子がON状態に完全移行して安定動作した後、
過電流検出用スイッチング素子をONさせて過電流検出状
態を開始する。
本発明に係る過電流検出回路の一実施例を第１図及び
第２図を参照しながら説明する。
第２図を参照しながら説明する。
第１図において、（21）は出力端子（37）と接地端子
（23）間に接続した負荷、（24）は電源電圧端子（22）
にドレインが接続され、且つ、出力端子（37）および負
荷（21）にソースが接続されたパワーMOS FETよりなる
負荷駆動用スイッチング素子、（25）は入力端子（26）
と負荷駆動用スイッチング素子（24）のゲート間に接続
されたチャージポンプ、（27）は上記負荷駆動用スイッ
チング素子（24）での過電流発生の有無を検出する過電
流検出回路である。
（23）間に接続した負荷、（24）は電源電圧端子（22）
にドレインが接続され、且つ、出力端子（37）および負
荷（21）にソースが接続されたパワーMOS FETよりなる
負荷駆動用スイッチング素子、（25）は入力端子（26）
と負荷駆動用スイッチング素子（24）のゲート間に接続
されたチャージポンプ、（27）は上記負荷駆動用スイッ
チング素子（24）での過電流発生の有無を検出する過電
流検出回路である。
上記過電流検出回路（27）において、（28）はドレイ
ンが電源電圧端子（22）に過電流検出抵抗（29）を介し
て接続され、且つ、ソースが負荷駆動用スイッチング素
子（24）のソースに接続されたMOS FETよりなる過電流
検出用スイッチング素子、（30）（31）は負荷駆動用ス
イッチング素子（24）のゲート・ソース間に挿入された
直列接続のツェナーダイオード及び抵抗で、このツェナ
ーダイオード（30）と抵抗（31）の接続点に過電流検出
用スイッチング素子（28）のゲートを接続する。上記ツ
ェナーダイオード（30）及び抵抗（31）からなる直列回
路で、ゲート電圧クランプ回路を構成して負荷駆動用ス
イッチング素子（24）を電流制限すると共に、更に後述
するように過電流検出用スイッチング素子（28）の過電
流検出タイミングを生成する。（33）は基準電圧電源
（34）及び過電流検出抵抗（29）の両電圧が入力される
コンパレータ、（36）は一方の入力が上記コンパレータ
（33）に接続され、他方の入力が入力端子（26）に接続
されたANDゲートである。
ンが電源電圧端子（22）に過電流検出抵抗（29）を介し
て接続され、且つ、ソースが負荷駆動用スイッチング素
子（24）のソースに接続されたMOS FETよりなる過電流
検出用スイッチング素子、（30）（31）は負荷駆動用ス
イッチング素子（24）のゲート・ソース間に挿入された
直列接続のツェナーダイオード及び抵抗で、このツェナ
ーダイオード（30）と抵抗（31）の接続点に過電流検出
用スイッチング素子（28）のゲートを接続する。上記ツ
ェナーダイオード（30）及び抵抗（31）からなる直列回
路で、ゲート電圧クランプ回路を構成して負荷駆動用ス
イッチング素子（24）を電流制限すると共に、更に後述
するように過電流検出用スイッチング素子（28）の過電
流検出タイミングを生成する。（33）は基準電圧電源
（34）及び過電流検出抵抗（29）の両電圧が入力される
コンパレータ、（36）は一方の入力が上記コンパレータ
（33）に接続され、他方の入力が入力端子（26）に接続
されたANDゲートである。
上記過電流検出回路（27）では負荷駆動用スイッチン
グ素子（24）のドレイン・ソース間電圧VDsをモニタリ
ングすることにより過電流を検出する。まず、入力電圧
VINをチャージポンプ（25）で持ち上げた上で負荷駆動
用スイッチング素子（24）のゲートに印加する。これに
よりゲート電圧VGは、第２図に示すように緩やかに立上
がり負荷駆動用スイッチング素子（24）の不完全なON状
態から、電源電圧VDD以上でほぼ安定して負荷駆動用ス
イッチング素子（24）の完全なON状態に移行する。この
時、ツェナーダイオード（30）及び抵抗（31）の直列回
路は、ゲート電圧VGがツェナーダイオード（30）のツェ
ナー電圧に達する迄は非導通状態であり、したがって、
その間過電流検出用スイッチング素子（28）のゲート電
圧は零であるため、過電流検出用スイッチング素子（2
8）は非導通状態に保持される。即ち、上記負荷駆動用
スイッチング素子（24）がONする、ゲート電圧VGの緩や
かな立上がりの不完全なON状態ではツェナーダイオード
（30）によりマスキングされ、上記ゲート電圧VGが安定
して負荷駆動用スイッチング素子（24）が完全なON状態
となった時点で、抵抗（31）の両端に電圧VIが発生し、
過電流検出用スイッチング素子（28）のゲートに印加さ
れて、スイッチング素子（28）がONする。この過電流検
出用スイッチング素子（28）のONにより過電流検出抵抗
（29）に検出電圧Vxが発生する。このようにツェナーダ
イオード（30）及び抵抗（31）の直列回路は、前述した
ように負荷駆動用スイッチング素子（24）のゲート電圧
VGをクランプする他に、そのゲート電圧VGが安定して完
全なON状態となるまで検出電圧Vxの発生を遅延させる過
電流検出タイミングを生成する。そして上記検出電圧Vx
と基準電圧Esとをコンパレータ（33）で比較し、このコ
ンパレータ（33）からの出力電圧VoをANDゲート（36）
に入力すると共に、入力電圧VINをそのまま上記ANDゲー
ト（36）に入力する。この時、負荷駆動用スイッチング
素子（24）が完全なON状態となった時点で、検出電圧Vx
が発生するため、その発生時に基準電圧Es以上の立上が
りが存在せず、故に上記ANDゲート（36）から誤判別に
よる過電流検出信号Vocが出力されることはない。
グ素子（24）のドレイン・ソース間電圧VDsをモニタリ
ングすることにより過電流を検出する。まず、入力電圧
VINをチャージポンプ（25）で持ち上げた上で負荷駆動
用スイッチング素子（24）のゲートに印加する。これに
よりゲート電圧VGは、第２図に示すように緩やかに立上
がり負荷駆動用スイッチング素子（24）の不完全なON状
態から、電源電圧VDD以上でほぼ安定して負荷駆動用ス
イッチング素子（24）の完全なON状態に移行する。この
時、ツェナーダイオード（30）及び抵抗（31）の直列回
路は、ゲート電圧VGがツェナーダイオード（30）のツェ
ナー電圧に達する迄は非導通状態であり、したがって、
その間過電流検出用スイッチング素子（28）のゲート電
圧は零であるため、過電流検出用スイッチング素子（2
8）は非導通状態に保持される。即ち、上記負荷駆動用
スイッチング素子（24）がONする、ゲート電圧VGの緩や
かな立上がりの不完全なON状態ではツェナーダイオード
（30）によりマスキングされ、上記ゲート電圧VGが安定
して負荷駆動用スイッチング素子（24）が完全なON状態
となった時点で、抵抗（31）の両端に電圧VIが発生し、
過電流検出用スイッチング素子（28）のゲートに印加さ
れて、スイッチング素子（28）がONする。この過電流検
出用スイッチング素子（28）のONにより過電流検出抵抗
（29）に検出電圧Vxが発生する。このようにツェナーダ
イオード（30）及び抵抗（31）の直列回路は、前述した
ように負荷駆動用スイッチング素子（24）のゲート電圧
VGをクランプする他に、そのゲート電圧VGが安定して完
全なON状態となるまで検出電圧Vxの発生を遅延させる過
電流検出タイミングを生成する。そして上記検出電圧Vx
と基準電圧Esとをコンパレータ（33）で比較し、このコ
ンパレータ（33）からの出力電圧VoをANDゲート（36）
に入力すると共に、入力電圧VINをそのまま上記ANDゲー
ト（36）に入力する。この時、負荷駆動用スイッチング
素子（24）が完全なON状態となった時点で、検出電圧Vx
が発生するため、その発生時に基準電圧Es以上の立上が
りが存在せず、故に上記ANDゲート（36）から誤判別に
よる過電流検出信号Vocが出力されることはない。
本発明に係る過電流検出回路によれば、ツェナーダイ
オード及び抵抗からなる直列回路で、負荷駆動用スイッ
チング素子の電流制限と過電流検出用スイッチング素子
の過電流検出タイミング生成とを兼用できるので、部品
点数の低減化が図れて回路構成の簡略化ができてIC化す
ることが実現容易となり、信頼性の高い実用的価値大な
る過電流検出回路を提供できる。
オード及び抵抗からなる直列回路で、負荷駆動用スイッ
チング素子の電流制限と過電流検出用スイッチング素子
の過電流検出タイミング生成とを兼用できるので、部品
点数の低減化が図れて回路構成の簡略化ができてIC化す
ることが実現容易となり、信頼性の高い実用的価値大な
る過電流検出回路を提供できる。
第１図は本発明に係る過電流検出回路の一実施例を示す
回路図、第２図は第１図回路の各部での出力電圧を示す
特性図である。 第３図は過電流検出回路の従来例を示す回路図、第４図
は第３図回路の各部での出力電圧を示す特性図である。 （21）……負荷、 （24）……負荷駆動用スイッチング素子、 （27）……過電流検出回路、 （28）……過電流検出用スイッチング素子、 （30）……ツェナーダイオード、 （31）……抵抗。
回路図、第２図は第１図回路の各部での出力電圧を示す
特性図である。 第３図は過電流検出回路の従来例を示す回路図、第４図
は第３図回路の各部での出力電圧を示す特性図である。 （21）……負荷、 （24）……負荷駆動用スイッチング素子、 （27）……過電流検出回路、 （28）……過電流検出用スイッチング素子、 （30）……ツェナーダイオード、 （31）……抵抗。
Claims (1)
- 【請求項１】負荷駆動用スイッチング素子のゲート・ソ
ース間にツェナーダイオード及び抵抗からなる直列回路
を挿入接続すると共に、上記抵抗の両端を過電流検出用
スイッチング素子のゲート・ソース間に接続し、上記直
列回路で負荷駆動用スイッチング素子を電流制限してそ
のゲート電圧をクランプすると共に、過電流検出用スイ
ッチング素子による過電流検出タイミングを生成するよ
うにしたことを特徴とする過電流検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14984989A JP2695241B2 (ja) | 1989-06-12 | 1989-06-12 | 過電流検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14984989A JP2695241B2 (ja) | 1989-06-12 | 1989-06-12 | 過電流検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0313119A JPH0313119A (ja) | 1991-01-22 |
| JP2695241B2 true JP2695241B2 (ja) | 1997-12-24 |
Family
ID=15483995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14984989A Expired - Lifetime JP2695241B2 (ja) | 1989-06-12 | 1989-06-12 | 過電流検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695241B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7199325B2 (ja) | 2019-09-02 | 2023-01-05 | 株式会社東芝 | スイッチ回路 |
| CN111277253A (zh) * | 2019-12-31 | 2020-06-12 | 启攀微电子（上海）有限公司 | 一种具备恒流功能的高压负载开关电路 |
-
1989
- 1989-06-12 JP JP14984989A patent/JP2695241B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0313119A (ja) | 1991-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7791912B2 (en) | Protection method, system and apparatus for a power converter | |
| US6046615A (en) | Level detection circuit | |
| JP4267865B2 (ja) | 負荷駆動装置 | |
| KR870009548A (ko) | 전압수준 감지 전력복귀(power-up reset)회로 | |
| KR920007295A (ko) | 충전제어 장치 | |
| US5055722A (en) | Gate drive for insulated gate device | |
| JPH1074936A (ja) | 整流器としてトランジスタを制御する方法および装置 | |
| JPH04250714A (ja) | 短絡回路保護付きパルス制御ゲート回路 | |
| KR20070116047A (ko) | 스위칭 어셈블리 제어 방법 및 스위칭 어셈블리 제어용디바이스 | |
| US8593773B2 (en) | Half-bridge circuit protected against short circuits and having semiconductor switches | |
| JPH0269680A (ja) | 負荷の短絡検出回路装置 | |
| KR970055020A (ko) | 전력용 반도체 트랜지스터의 과전류 보호회로 | |
| KR930018851A (ko) | 오토·크리어 회로 | |
| US6356468B1 (en) | Arrangement for limiting starting current in a power supply | |
| JP2695241B2 (ja) | 過電流検出回路 | |
| JPS62188420A (ja) | 交流無接点スイツチ | |
| JP2003133926A (ja) | 突入電流抑止回路 | |
| US5250853A (en) | Circuit configuration for generating a rest signal | |
| US6552622B1 (en) | Oscillator having reduced sensitivity to supply voltage changes | |
| JPH0449847A (ja) | スイッチング電源回路 | |
| US4469940A (en) | Switching apparatus for absolute position measuring device | |
| JP2002345291A (ja) | 電磁作動器駆動装置 | |
| JPS61134118A (ja) | 電圧駆動形半導体素子の過電流保護回路 | |
| JPH0424788Y2 (ja) | ||
| JPH06209567A (ja) | Ｄｃ／ｄｃコンバータの突入電流防止回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20080912 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080912 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090912 Year of fee payment: 12 |