JP4467150B2 - 駆動回路 - Google Patents
駆動回路 Download PDFInfo
- Publication number
- JP4467150B2 JP4467150B2 JP2000187679A JP2000187679A JP4467150B2 JP 4467150 B2 JP4467150 B2 JP 4467150B2 JP 2000187679 A JP2000187679 A JP 2000187679A JP 2000187679 A JP2000187679 A JP 2000187679A JP 4467150 B2 JP4467150 B2 JP 4467150B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- terminal
- drive
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は電源回路に関し、特に、低消費電力の電源回路のスイッチングトランジスタを駆動する駆動回路に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴなどのスイッチングトランジスタを導通／遮断することで、負荷に電源電圧を供給する電源回路においては、消費電力を小さくして効率を高めることが望まれている。
【０００３】
図２に、消費電力の低減が図られた従来の電源回路を示す。
この電源回路１０１は、パワーＭＯＳＦＥＴ１０５と、チョークコイル１０６と、整流素子１０７と、平滑コンデンサ１０８と、出力端子１０９と、制御回路１２０とを有している。
【０００４】
パワーＭＯＳＦＥＴ１０５は、ｐチャネルＭＯＳＦＥＴ(以下でｐＭＯＳと称する。)で構成されており、そのソース端子が電源電圧Ｖccに接続され、ドレイン端子がチョークコイル１０６の一端に接続され、ゲート端子が制御回路１２０に接続されている。かかるパワーＭＯＳＦＥＴ１０５は、制御回路１２０から出力される電圧に応じて導通又は遮断し、導通したときに、チョークコイル１０６の一端を電源電圧Ｖccに接続するように構成されている。
【０００５】
パワーＭＯＳＦＥＴ１０５が導通すると、パワーＭＯＳＦＥＴ１０５を介して電源電圧Ｖccがチョークコイル１０６の一端に接続される。チョークコイル１０６の他端は出力端子１０９を介して負荷１１０に接続されており、パワーＭＯＳＦＥＴ１０５が導通状態にある間は、電源電圧Ｖccからチョークコイル１０６を介して出力端子１０９から負荷１１０へと電流が流れる。
【０００６】
パワーＭＯＳＦＥＴ１０５が導通状態から遮断状態に切り換わると、チョークコイル１０６の両端子間に起電力が生じ、この起電力により整流素子１０７が順バイアスされ、電流が流れたときに蓄積されたチョークコイル１０６のエネルギーが負荷１１０に供給される。
【０００７】
かかるパワーＭＯＳＦＥＴ１０５は、制御回路１２０から出力される電圧に応じて導通／遮断を繰り返し、出力端子１０９の電位はそれに応じて変動するが、平滑コンデンサ１０８が負荷１１０と並列に接続されており、この平滑コンデンサ１０８が充放電を繰り返すことにより、結果として出力端子１０９の電位は平滑コンデンサ１０８により平滑化される。この平滑化された電圧は出力電圧として、出力端子１０９から負荷１１０に印加される。
【０００８】
上述した制御回路１２０は、信号生成回路１０２と、前段側のインバータ１０３と、後段側のインバータ１０４とを有している。
信号生成回路１０２から、ローレベル又はハイレベルの信号であって、パワーＭＯＳＦＥＴ１０５の導通／遮断を指示する駆動信号が出力されると、その駆動信号が前段側インバータ１０３、後段側インバータ１０４で順次反転された後に、パワーＭＯＳＦＥＴ１０５のゲート端子に出力されることにより、パワーＭＯＳＦＥＴ１０５が導通又は遮断する。
【０００９】
上述の制御回路１２０にはレベルシフト回路１９０が設けられている。このレベルシフト回路１９０は、電源電圧Ｖccと接地電位との間に直列接続された抵抗１７１、１７２と、ボルテージフォロワ接続されたアンプ１８１、１８２とを有しており、抵抗１７１、１７２の抵抗比で分圧された定電圧を前段側インバータ１０３と後段側インバータ１０４の接地側端子に出力できるように構成されている。
【００１０】
このため、各インバータ１０３、１０４は、それぞれにローレベルの信号が入力されたときには電源電圧Ｖccレベルの信号を出力するが、ハイレベルの信号が入力されると、接地電位GNDレベルの信号を出力せずに、各アンプ１８１、１８２の出力電圧レベルの信号を出力する。
【００１１】
上述したようにパワーＭＯＳＦＥＴ１０５はｐＭＯＳで構成されているので、そのゲート端子に電源電圧Ｖccレベルの信号が印加されると遮断状態になる。アンプ１８２の出力電圧は、接地電位よりも高く、パワーＭＯＳＦＥＴが導通できる閾値電圧よりも低い電圧に予め設定されており、後段側インバータ１０４から、アンプ１８２の出力電圧がパワーＭＯＳＦＥＴ１０５のゲート端子に出力されると、パワーＭＯＳＦＥＴ１０５は導通することができる。
【００１２】
このように、上述した電源回路１０１では、各インバータ１０３、１０４が、それぞれに入力される信号に応じて、電源電圧Ｖccレベルの信号、またはアンプ１８１、１８２の出力電圧レベルの信号のいずれか一方をそれぞれ出力しているので、電源電圧Ｖccレベルの信号、または接地電位GNDレベルの信号のいずれか一方を出力するインバータを用いる場合に比して、パワーＭＯＳＦＥＴ１０５が導通する際の消費電力が小さくなっており、低消費電力化が図られている。
【００１３】
しかしながら、この電源回路１０１では、アンプ１８１、１８２を備えており、各アンプ１８１、１８２の消費電流が数百μＡ程度になる。かかるアンプ１８１、１８２を備えた電源回路１０１を、例えばノートパソコンなどのように、極めて低い消費電力が要求される機器に活用した場合には、各アンプ１８１、１８２による消費電力が無視できない大きさになるため、さらに消費電力が低くなる電源回路が望まれていた。
【００１４】
さらに、従来回路では、アンプ１８１、１８２を構成する素子数が多くなってしまい、チップに搭載した場合に、回路が占めるスペースが大きくなってしまう等の問題も生じていた。
【００１５】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低消費電力、省スペースの電源回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、スイッチングトランジスタと、コイルと、平滑コンデンサと、フライホイールダイオードとを有するスイッチングレギュレータのスイッチングトランジスタを駆動する駆動回路であって、上記スイッチングトランジスタの制御端子を第１の電源端子に電気的に接続するための第１の駆動トランジスタと、上記スイッチングトランジスタの制御端子を第２の電源端子に電気的に接続するための第２の駆動トランジスタと、上記スイッチングトランジスタの制御端子と上記第２の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、上記第１及び第２の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、上記スイッチングトランジスタの制御端子に接続され、上記第２の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、第１の電源端子と第２の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第１のトランジスタの制御端子に所定の電圧を供給する第２のトランジスタと、上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第３のトランジスタの制御端子に所定の電圧を供給する第４のトランジスタとを有し、上記第２の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される。請求項２に記載の発明は、請求項１に記載の駆動回路であって、上記スイッチングトランジスタ、上記第１の駆動トランジスタ、上記第２のトランジスタ及び上記第３のトランジスタがＰＭＯＳトランジスタで構成され、上記第２の駆動トランジスタ、上記第１のトランジスタ及び上記第４のトランジスタがＮＭＯＳトランジスタで構成される。請求項３に記載の発明は、請求項２に記載の駆動回路であって、上記第１の電源端子と上記第２のトランジスタとの間に第１の電流源が接続され、上記第２の電源端子と上記第４のトランジスタとの間に第２の電流源が接続されている。
【００１７】
本発明の駆動回路は、スイッチングトランジスタのゲート端子と第２の電源端子との間に、第２の駆動トランジスタと直列に挿入された電圧生成回路を有しており、スイッチングトランジスタが遮断から導通に転じて充電電流が流れるときに電圧生成回路が電圧を生成し、スイッチングトランジスタのゲート端子と第２の電源端子との間の電位差が、所定値よりも小さくならないようにしている。
【００１８】
このため、スイッチングトランジスタのゲート端子が直接的に第２の電源端子に接続され、ゲート端子と第２の電源端子との間の電位差が、所定値よりも大きくなっていた回路に比して小さくなるので、スイッチングトランジスタの導通時の消費電力が小さくなる。
【００１９】
しかも、本発明の駆動回路では、従来の駆動回路のようにアンプを用いていないので、その分だけ消費電力が小さくなり、又、回路の素子数が少なくて済むので、駆動回路をチップに搭載した際に回路が占めるスペースが小さくなる。
【００２０】
なお、本発明において、電圧生成回路に補充電流を供給する電流供給回路(電流補充回路)を有する構成としてもよい。
特に、電圧生成回路がＭＯＳＦＥＴで構成されている場合には、充電電流が供給されなくなると、電圧生成回路が導通状態を維持できなくなり、導通しているべき第２の駆動トランジスタが遮断してしまうおそれがあるが、電圧生成回路に供給される充電電流が少なくなると、電流供給回路から電圧生成回路に補充電流が供給されるので、電圧生成回路は導通状態を維持し続け、第２の駆動トランジスタが遮断しないようにすることができる。
【００２１】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
図１(ａ)の符号１に、本発明の一実施形態の電源回路を示す。
この電源回路１は、パワーＭＯＳＦＥＴ５と、チョークコイル６と、整流素子７と、平滑コンデンサ８と、出力端子９と、制御回路(駆動回路)２０とを有している。
【００２２】
パワーＭＯＳＦＥＴ５は、ｐＭＯＳで構成され、そのソース端子が電源電圧Ｖccの供給端子に接続され、そのドレイン端子がチョークコイル６の一端に接続されている。パワーＭＯＳＦＥＴ５のゲート端子は、制御回路２０の出力端子に接続され、制御回路２０からゲート端子に印加される電圧によって導通又は遮断するように構成されている。
【００２３】
パワーＭＯＳＦＥＴ５が導通すると、パワーＭＯＳＦＥＴ５を介して電源電圧Ｖccがチョークコイル６の一端に接続される。チョークコイル６の他端は出力端子９に接続され、出力端子９は負荷１０に接続されており、パワーＭＯＳＦＥＴ５が導通状態にある間は、電源電圧Ｖccからチョークコイル６を介して出力端子９から負荷１０へと電流が流れる。
【００２４】
パワーＭＯＳＦＥＴ５が導通状態から遮断状態に切り換わると、チョークコイル６の両端子間に起電力が生じる。パワーＭＯＳＦＥＴ５のドレイン端子には、整流素子７のアノード側端子が接続され、整流素子７のカソード側端子は接地されており、チョークコイル６の両端子間に生じた起電力により整流素子７が順バイアスされ、電流が流れたときにチョークコイル６に蓄積されたエネルギーが負荷１０に供給される。
【００２５】
かかるパワーＭＯＳＦＥＴ５は、制御回路２０から出力される電圧に応じて導通／遮断を繰り返し、出力端子９の電位はそれに応じて変動するが、平滑コンデンサ８が負荷１０と並列に接続されており、この平滑コンデンサ８が充放電を繰り返すことにより、結果として出力端子９の電位は平滑コンデンサ８により平滑化される。この平滑化された電圧は出力電圧として、出力端子９から負荷１０に印加される。
【００２６】
上述した制御回路２０は、基準電圧生成回路１２と、ｎチャネルＭＯＳＦＥＴ(以下、ｎＭＯＳと称する。)２５と、ｐＭＯＳ４１と、定電流源２６と、駆動回路４と、カレントミラー回路１４と、定電流源３３と、電流補充回路４２と、信号生成回路２と、インバータ３とを有している。また、駆動回路４は電圧生成回路１３を有している。
【００２７】
基準電圧生成回路１２は、ｐＭＯＳ２１、２２と、ｎＭＯＳ２３、２４とを有している。ｐＭＯＳ２１、２２とｎＭＯＳ２３、２４とは、それぞれのゲート端子とドレイン端子とが互いに接続されている。ｐＭＯＳ２１は、そのソース端子が電源電圧Ｖccに接続され、ドレイン端子がｐＭＯＳ２２のソース端子に接続されている。ｐＭＯＳ２２のドレイン端子はｎＭＯＳ２３のドレイン端子に接続され、ｎＭＯＳ２３のソース端子はｎＭＯＳ２４のドレイン端子に接続されており、ｎＭＯＳ２４のソース端子は接地電位のグランド線(電圧線)に接続されている。ｐＭＯＳ２２のドレイン端子とｎＭＯＳ２３のドレイン端子とは、基準電圧生成回路１２の出力端子８０に接続されており、ｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４に電流が流れると、出力端子８０から、ｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４の抵抗比に応じた電圧ＶAが出力される。
【００２８】
基準電圧生成回路１２の出力端子８０は、ｎＭＯＳ２５のゲート端子に接続されており、出力端子８０の電圧ＶAは、ｎＭＯＳ２５のゲート端子に印加される。
ｎＭＯＳ２５は、ソース端子が定電流源２６を介して接地され、ドレイン端子が電源電圧Ｖccに接続されている。このｎＭＯＳ２５は、そのゲート端子に印加される電圧ＶAによって常時導通し、定電流源２６に流れる定電流Ｉａが流れるように構成されている。
【００２９】
ｎＭＯＳ２５のソース端子は、駆動回路４にも接続されている。
駆動回路４は、ＣＭＯＳインバータを構成するｐＭＯＳ５１、ｎチャネルＭＯＳＦＥＴ(以下でｎＭＯＳと称する。)５２と、ｐＭＯＳ５１、ｎＭＯＳ５２の間に挿入された電圧生成回路１３を有している。
【００３０】
ｐＭＯＳ５１のソース端子は電源電圧Ｖccに接続され、ｎＭＯＳ５２のソース端子はグランド線に接続されている。電圧生成回路１３はｐＭＯＳで構成されたＭＯＳＦＥＴ１１からなり、そのソース端子がｐＭＯＳ５１のドレイン端子に接続されるとともに、そのドレイン端子がｎＭＯＳ５２のドレイン端子に接続されており、ゲート端子が上述したｎＭＯＳ２５のソース端子に接続されている。
【００３１】
上述したように、ｎＭＯＳ２５のゲート端子には、定電圧ＶAが印加されており、そのソース端子の電位は、ｎＭＯＳ２５のゲート電圧をＶgs25とすると(ＶA−Ｖgs25)になる。このように、ｎＭＯＳ２５は、レベルシフト素子として機能している。この電圧(ＶA−Ｖgs25)がＭＯＳＦＥＴ１１のゲート端子に印加される。ＭＯＳＦＥＴ１１は、そのソース端子が駆動回路４の出力端子８１に接続されており、駆動回路４の出力端子８１の電位ＶBは、ＭＯＳＦＥＴ１１のゲート電圧をＶgs11とすると、ＶB＝(ＶA−Ｖgs25＋Ｖgs11)になる。
【００３２】
ここで、ｎＭＯＳ２５と、ＭＯＳＦＥＴ１１とのドライブ能力が等しいものとし、ＭＯＳＦＥＴ１１が導通して、ｎＭＯＳ２５に流れている電流Ｉａが流れているものとすると、ｎＭＯＳ２５のゲート電圧Ｖgs25とＭＯＳＦＥＴ１１のゲート電圧Ｖgs11とは等しくなるので、駆動回路４の出力端子８１の電位ＶBは、
ＶB＝(ＶA−Ｖgs25＋Ｖgs25)＝ＶA
となる。
【００３３】
他方、基準電圧生成回路１２の出力端子であるｐＭＯＳ２２、ｎＭＯＳ２３のドレイン端子は、ｐＭＯＳ４１にも接続されている。
ｐＭＯＳ４１は、そのドレイン端子が接地され、ソース端子が電流補充回路４２のゲート端子に接続されている。電流補充回路４２はｎＭＯＳで構成され、そのドレイン端子が電源電圧Ｖccに接続され、ソース端子が駆動回路４のＭＯＳＦＥＴ１１のソース端子である出力端子８１に接続されている。
【００３４】
ｐＭＯＳ４１のソース端子には、カレントミラー回路１４が接続されている。カレントミラー回路１４は、ダイオード接続されたｐＭＯＳ３１と、ダイオード接続されていないｐＭＯＳ３２とで構成されており、ダイオード接続されたｐＭＯＳ３１は定電流源３３に接続されている。このため、ダイオード接続されたｐＭＯＳ３１には定電流源３３に流れる電流Ｉａが流れ、この電流と同じ大きさの電流がダイオード接続されていないｐＭＯＳ３２にも流れる。従って、ダイオード接続されていないｐＭＯＳ３２と直列接続されたｐＭＯＳ４１にも、電流Ｉａが流れている。
【００３５】
駆動回路４の出力端子８１の電位ＶBは、基準電圧生成回路１２の出力電圧をＶA、ｐＭＯＳ４１のゲート電圧をＶgs41、電流補充回路４２のゲート電圧をＶgs42としたときに、
ＶB＝ＶA＋Ｖgs41−Ｖgs42
と表される。
【００３６】
駆動回路４の出力端子８１の電位ＶBが、電圧出力回路の出力電圧ＶAと等しい場合には、ＶB＝ＶAであるから、上式より、
Ｖgs41＝Ｖgs42
となる。これは、ｐＭＯＳ４１と、電流補充回路４２のゲート−ソース間電圧が等しいことを示している。本実施形態では、ｐＭＯＳ４１のドライブ能力と、電流補充回路４２のドライブ能力とが等しくなるように予め設定されているから、電流補充回路４２と、ｐＭＯＳ４１とには、同じ大きさの電流が流れる。上述したようにｐＭＯＳ４１には電流Ｉａが流れているので、電流補充回路４２にも電流Ｉａが流れることになる。
【００３７】
上記構成の制御回路２０において、信号生成回路２から、オフ状態を指示する駆動信号が出力されると、その駆動信号がインバータ３で反転された後に駆動回路４内のインバータに出力される。本実施形態では、駆動信号がハイレベルの状態でパワーＭＯＳＦＥＴ５を遮断状態にし、ローレベルの状態でパワーＭＯＳＦＥＴ５を導通状態にするものとしており、オフを指示するハイレベルの駆動信号がインバータ３で反転された後に、ローレベルの信号が、駆動回路４内のインバータに出力される。
【００３８】
すると、駆動回路４のｐＭＯＳ５１が導通するとともにｎＭＯＳ５２が遮断し、パワーＭＯＳＦＥＴ５のゲート端子がｐＭＯＳ５１を介して電源電圧Ｖccに接続される。ｐＭＯＳからなるパワーＭＯＳＦＥＴ５は、そのソース端子が電源電圧Ｖccに接続され、ドレイン端子が整流素子７を介して接地電位に接続されており、電源電圧Ｖccがゲート端子に印加されることにより遮断する。
このとき、ＭＯＳＦＥＴ１１のソース端子には駆動回路４のｐＭＯＳ５１を介して電源電圧Ｖccが印加され、ＭＯＳＦＥＴ１１は導通した状態になっている。
【００３９】
こうしてパワーＭＯＳＦＥＴ５が遮断した状態で、信号生成回路２から、パワーＭＯＳＦＥＴ５を導通状態にする信号であるローレベルの駆動信号が出力されると、その駆動信号はインバータ３で反転され、ハイレベルの駆動信号が駆動回路４内のインバータに出力される。
【００４０】
駆動回路４内のインバータにハイレベルの信号が入力されると、導通状態にあったｐＭＯＳ５１が遮断するとともにｎＭＯＳ５２が導通する。このときＭＯＳＦＥＴ１１は導通しているので、パワーＭＯＳＦＥＴ５のゲート端子は、ＭＯＳＦＥＴ１１とｎＭＯＳ５２とを介して接地電位に接続され、他方、パワーＭＯＳＦＥＴ５のソース端子には電源電圧Ｖccが接続されているので、パワーＭＯＳＦＥＴ５のゲート−ソース間の寄生容量がゲート−ソース間の電圧により充電され、この充電により、電源電圧Ｖccから寄生容量、パワーＭＯＳＦＥＴ５のゲート端子、ＭＯＳＦＥＴ１１、駆動回路４のｎＭＯＳ５２を順次介して接地電位GNDへと充電電流が流れる。
【００４１】
充電電流が流れ始めた直後は、駆動回路４の出力端子８１の電位ＶBはほぼ電源電圧Ｖccに等しく、電流補充回路４２のソース端子もほぼ電源電圧Ｖccに等しいので、電流補充回路４２は導通しておらず、電流補充回路４２にはほとんど電流が流れない。このため、大きな充電電流のみがＭＯＳＦＥＴ１１に流れ込む。
【００４２】
充電が進行するとともに、パワーＭＯＳＦＥＴ５のゲート端子の電位が徐々に低下する。そしてパワーＭＯＳＦＥＴ５のゲート−ソース間電圧がそのスレッショルド電圧Ｖthを超えると、パワーＭＯＳＦＥＴ５が導通する。
【００４３】
その後、さらに充電が進行すると、電流補充回路４２は、そのソース端子の電位が低下して、導通する。すると、電源電圧Ｖccから電流補充回路４２を介して補充電流がＭＯＳＦＥＴ１１に流れ込む。この補充電流は、電流補充回路４２が導通した直後は、そのソース端子の電位が十分に低下していないので、微小な電流量である。
【００４４】
こうして電流補充回路４２が導通すると、ＭＯＳＦＥＴ１１には、減少した充電電流と、電流補充回路４２を介して供給される微小な補充電流の両方が供給される。このときＭＯＳＦＥＴ１１には、電流Ｉａよりも大きい電流が流れる。
【００４５】
その後、さらに充電が進行し、パワーＭＯＳＦＥＴ５のゲート端子の電位ＶBが電圧ＶAとほぼ等しくなると、電流補充回路４２には、電流Ｉａとほぼ等しい大きさの電流が流れるとともに、充電電流はほとんど流れなくなる。
【００４６】
それ以降は、ＭＯＳＦＥＴ１１には、電流補充回路４２から、ほぼ電流Ｉａに等しい電流が供給されるので、ＭＯＳＦＥＴ１１のソース端子の電位すなわちパワーＭＯＳＦＥＴ５のゲート端子の電位ＶBは、ほぼＶAの状態で維持され、それ以下には低下しない。
以上により、パワーＭＯＳＦＥＴ５が導通している間、パワーＭＯＳＦＥＴ５のゲート端子の電位は、基準電圧生成回路１２の出力電圧ＶA以下には低下しない。
【００４７】
基準電圧生成回路１２は、それを構成するｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４のオン抵抗は全て等しくなるようにされており、その結果、基準電圧生成回路１２の出力電圧ＶAは電源電圧Ｖccの二分の一の(１／２)Ｖccになる。
【００４８】
このため、ゲート端子の電位が接地電位まで低下する回路に比して、パワーＭＯＳＦＥＴの導通時における消費電力が少なくなり、低消費電力の電源回路を得ることができる。
【００４９】
さらに、従来回路のようにアンプを用いることなく、簡単な回路構成で、パワーＭＯＳＦＥＴ５のゲート端子の電位が接地電位まで低下しないようにしつつ、パワーＭＯＳＦＥＴ５の導通状態を維持することができるので、アンプを用いていた従来回路に比してさらに消費電力が小さくなる。本発明の発明者等が測定した結果、従来回路の消費電力が数百μＡ程度であったのに対し、本実施形態の電源回路ではその消費電力が数μＡまで低下しており、消費電力が大幅に低減されたことが確認された。
【００５０】
また、従来回路のようにアンプを用いていないので素子数が少なくなり、本実施形態の電源回路をチップに搭載した際に回路が占めるスペースが小さくなる。こうしてパワーＭＯＳＦＥＴ５が導通した状態で、信号生成回路２から、再びオフ状態を指示するハイレベルの駆動信号が出力されると、ｐＭＯＳ５１が導通するとともにｎＭＯＳ５２が遮断し、パワーＭＯＳＦＥＴ５のゲート端子がｐＭＯＳ５１を介して電源電圧Ｖccに接続される。その結果、パワーＭＯＳＦＥＴ５は遮断する。このように、駆動信号が切り変わるごとに、パワーＭＯＳＦＥＴ５は導通／遮断を繰り返すことができる。
【００５１】
なお、上述した電源回路１では、パワーＭＯＳＦＥＴ５をｐＭＯＳで構成しているが、本発明のパワーＭＯＳＦＥＴはこれに限られるものではなく、ｎＭＯＳで構成してもよい。
【００５２】
また、ＭＯＳＦＥＴ１１をｐＭＯＳで構成しているが、本発明のＭＯＳＦＥＴはこれに限られるものではなく、ｎＭＯＳで構成してもよい。
さらに、基準電圧生成回路１２においては、合計４個のｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４のオン抵抗の比で、その出力電圧ＶAが(１／２)Ｖccになるようにしているが、本発明の基準電圧生成回路１２はこれに限られるものではなく、例えば互いに等しいオン抵抗を有する合計８個のｐＭＯＳ、ｎＭＯＳを用い、そのオン抵抗の比で電源電圧Ｖccを５／８に分圧することで、出力電圧ＶAを (５／８)Ｖccにして、駆動回路４の出力端子８１の電位ＶBが(５／８)Ｖcc以下に低下しないようにすることができる。このように、基準電圧生成回路１２のｎＭＯＳ、ｐＭＯＳの個数を増減して、各ｎＭＯＳ、ｐＭＯＳのオン抵抗による分圧比を調整することにより、駆動回路４の出力端子８１の電位ＶBの下限を調整することができる。
【００５３】
また、本実施形態では、ＭＯＳＦＥＴ１１が、駆動回路４内のインバータを構成するｐＭＯＳ５１とｎＭＯＳ５２との間に挿入されているものとしているが、ＭＯＳＦＥＴ１１は、パワーＭＯＳＦＥＴ５のゲート端子と、接地電位との間で、ｎＭＯＳ５２と直列接続回路を構成していればよいので、例えば、ｎＭＯＳ５２のソース端子と接地電位との間に挿入される構成としてもよい。
【００５４】
さらに、本実施形態では、電圧生成回路１３として、ＭＯＳＦＥＴ１１を用いているが、本発明はこれに限らず、電流が流れたときにその両端に電位差を生じるように構成された回路であればよい。
【００５５】
【発明の効果】
簡単な回路構成で、パワーＭＯＳＦＥＴのゲート端子の電圧の範囲を制限することができ、低消費電力、省スペースの電源回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の電源回路の回路図
【図２】従来の電源回路の回路図
【符号の説明】
１……電源回路 ５……パワーＭＯＳＦＥＴ(主スイッチ素子) ６……チョークコイル(コイル) ７……整流素子 １０……負荷 １１……ＭＯＳＦＥＴ １２……基準電圧生成回路 １３……電圧生成回路 ２０……制御回路(駆動回路) ２５……電流補充回路 ５２……ｎＭＯＳ(副スイッチ素子)
【発明の属する技術分野】
本発明は電源回路に関し、特に、低消費電力の電源回路のスイッチングトランジスタを駆動する駆動回路に関する。
【０００２】
【従来の技術】
パワーＭＯＳＦＥＴなどのスイッチングトランジスタを導通／遮断することで、負荷に電源電圧を供給する電源回路においては、消費電力を小さくして効率を高めることが望まれている。
【０００３】
図２に、消費電力の低減が図られた従来の電源回路を示す。
この電源回路１０１は、パワーＭＯＳＦＥＴ１０５と、チョークコイル１０６と、整流素子１０７と、平滑コンデンサ１０８と、出力端子１０９と、制御回路１２０とを有している。
【０００４】
パワーＭＯＳＦＥＴ１０５は、ｐチャネルＭＯＳＦＥＴ(以下でｐＭＯＳと称する。)で構成されており、そのソース端子が電源電圧Ｖccに接続され、ドレイン端子がチョークコイル１０６の一端に接続され、ゲート端子が制御回路１２０に接続されている。かかるパワーＭＯＳＦＥＴ１０５は、制御回路１２０から出力される電圧に応じて導通又は遮断し、導通したときに、チョークコイル１０６の一端を電源電圧Ｖccに接続するように構成されている。
【０００５】
パワーＭＯＳＦＥＴ１０５が導通すると、パワーＭＯＳＦＥＴ１０５を介して電源電圧Ｖccがチョークコイル１０６の一端に接続される。チョークコイル１０６の他端は出力端子１０９を介して負荷１１０に接続されており、パワーＭＯＳＦＥＴ１０５が導通状態にある間は、電源電圧Ｖccからチョークコイル１０６を介して出力端子１０９から負荷１１０へと電流が流れる。
【０００６】
パワーＭＯＳＦＥＴ１０５が導通状態から遮断状態に切り換わると、チョークコイル１０６の両端子間に起電力が生じ、この起電力により整流素子１０７が順バイアスされ、電流が流れたときに蓄積されたチョークコイル１０６のエネルギーが負荷１１０に供給される。
【０００７】
かかるパワーＭＯＳＦＥＴ１０５は、制御回路１２０から出力される電圧に応じて導通／遮断を繰り返し、出力端子１０９の電位はそれに応じて変動するが、平滑コンデンサ１０８が負荷１１０と並列に接続されており、この平滑コンデンサ１０８が充放電を繰り返すことにより、結果として出力端子１０９の電位は平滑コンデンサ１０８により平滑化される。この平滑化された電圧は出力電圧として、出力端子１０９から負荷１１０に印加される。
【０００８】
上述した制御回路１２０は、信号生成回路１０２と、前段側のインバータ１０３と、後段側のインバータ１０４とを有している。
信号生成回路１０２から、ローレベル又はハイレベルの信号であって、パワーＭＯＳＦＥＴ１０５の導通／遮断を指示する駆動信号が出力されると、その駆動信号が前段側インバータ１０３、後段側インバータ１０４で順次反転された後に、パワーＭＯＳＦＥＴ１０５のゲート端子に出力されることにより、パワーＭＯＳＦＥＴ１０５が導通又は遮断する。
【０００９】
上述の制御回路１２０にはレベルシフト回路１９０が設けられている。このレベルシフト回路１９０は、電源電圧Ｖccと接地電位との間に直列接続された抵抗１７１、１７２と、ボルテージフォロワ接続されたアンプ１８１、１８２とを有しており、抵抗１７１、１７２の抵抗比で分圧された定電圧を前段側インバータ１０３と後段側インバータ１０４の接地側端子に出力できるように構成されている。
【００１０】
このため、各インバータ１０３、１０４は、それぞれにローレベルの信号が入力されたときには電源電圧Ｖccレベルの信号を出力するが、ハイレベルの信号が入力されると、接地電位GNDレベルの信号を出力せずに、各アンプ１８１、１８２の出力電圧レベルの信号を出力する。
【００１１】
上述したようにパワーＭＯＳＦＥＴ１０５はｐＭＯＳで構成されているので、そのゲート端子に電源電圧Ｖccレベルの信号が印加されると遮断状態になる。アンプ１８２の出力電圧は、接地電位よりも高く、パワーＭＯＳＦＥＴが導通できる閾値電圧よりも低い電圧に予め設定されており、後段側インバータ１０４から、アンプ１８２の出力電圧がパワーＭＯＳＦＥＴ１０５のゲート端子に出力されると、パワーＭＯＳＦＥＴ１０５は導通することができる。
【００１２】
このように、上述した電源回路１０１では、各インバータ１０３、１０４が、それぞれに入力される信号に応じて、電源電圧Ｖccレベルの信号、またはアンプ１８１、１８２の出力電圧レベルの信号のいずれか一方をそれぞれ出力しているので、電源電圧Ｖccレベルの信号、または接地電位GNDレベルの信号のいずれか一方を出力するインバータを用いる場合に比して、パワーＭＯＳＦＥＴ１０５が導通する際の消費電力が小さくなっており、低消費電力化が図られている。
【００１３】
しかしながら、この電源回路１０１では、アンプ１８１、１８２を備えており、各アンプ１８１、１８２の消費電流が数百μＡ程度になる。かかるアンプ１８１、１８２を備えた電源回路１０１を、例えばノートパソコンなどのように、極めて低い消費電力が要求される機器に活用した場合には、各アンプ１８１、１８２による消費電力が無視できない大きさになるため、さらに消費電力が低くなる電源回路が望まれていた。
【００１４】
さらに、従来回路では、アンプ１８１、１８２を構成する素子数が多くなってしまい、チップに搭載した場合に、回路が占めるスペースが大きくなってしまう等の問題も生じていた。
【００１５】
【発明が解決しようとする課題】
本発明は上記従来技術の不都合を解決するために創作されたものであり、その目的は、低消費電力、省スペースの電源回路を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために、請求項１に記載の発明は、スイッチングトランジスタと、コイルと、平滑コンデンサと、フライホイールダイオードとを有するスイッチングレギュレータのスイッチングトランジスタを駆動する駆動回路であって、上記スイッチングトランジスタの制御端子を第１の電源端子に電気的に接続するための第１の駆動トランジスタと、上記スイッチングトランジスタの制御端子を第２の電源端子に電気的に接続するための第２の駆動トランジスタと、上記スイッチングトランジスタの制御端子と上記第２の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、上記第１及び第２の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、上記スイッチングトランジスタの制御端子に接続され、上記第２の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、第１の電源端子と第２の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第１のトランジスタの制御端子に所定の電圧を供給する第２のトランジスタと、上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第３のトランジスタの制御端子に所定の電圧を供給する第４のトランジスタとを有し、上記第２の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される。請求項２に記載の発明は、請求項１に記載の駆動回路であって、上記スイッチングトランジスタ、上記第１の駆動トランジスタ、上記第２のトランジスタ及び上記第３のトランジスタがＰＭＯＳトランジスタで構成され、上記第２の駆動トランジスタ、上記第１のトランジスタ及び上記第４のトランジスタがＮＭＯＳトランジスタで構成される。請求項３に記載の発明は、請求項２に記載の駆動回路であって、上記第１の電源端子と上記第２のトランジスタとの間に第１の電流源が接続され、上記第２の電源端子と上記第４のトランジスタとの間に第２の電流源が接続されている。
【００１７】
本発明の駆動回路は、スイッチングトランジスタのゲート端子と第２の電源端子との間に、第２の駆動トランジスタと直列に挿入された電圧生成回路を有しており、スイッチングトランジスタが遮断から導通に転じて充電電流が流れるときに電圧生成回路が電圧を生成し、スイッチングトランジスタのゲート端子と第２の電源端子との間の電位差が、所定値よりも小さくならないようにしている。
【００１８】
このため、スイッチングトランジスタのゲート端子が直接的に第２の電源端子に接続され、ゲート端子と第２の電源端子との間の電位差が、所定値よりも大きくなっていた回路に比して小さくなるので、スイッチングトランジスタの導通時の消費電力が小さくなる。
【００１９】
しかも、本発明の駆動回路では、従来の駆動回路のようにアンプを用いていないので、その分だけ消費電力が小さくなり、又、回路の素子数が少なくて済むので、駆動回路をチップに搭載した際に回路が占めるスペースが小さくなる。
【００２０】
なお、本発明において、電圧生成回路に補充電流を供給する電流供給回路(電流補充回路)を有する構成としてもよい。
特に、電圧生成回路がＭＯＳＦＥＴで構成されている場合には、充電電流が供給されなくなると、電圧生成回路が導通状態を維持できなくなり、導通しているべき第２の駆動トランジスタが遮断してしまうおそれがあるが、電圧生成回路に供給される充電電流が少なくなると、電流供給回路から電圧生成回路に補充電流が供給されるので、電圧生成回路は導通状態を維持し続け、第２の駆動トランジスタが遮断しないようにすることができる。
【００２１】
【発明の実施の形態】
以下で図面を参照し、本発明の実施の形態について説明する。
図１(ａ)の符号１に、本発明の一実施形態の電源回路を示す。
この電源回路１は、パワーＭＯＳＦＥＴ５と、チョークコイル６と、整流素子７と、平滑コンデンサ８と、出力端子９と、制御回路(駆動回路)２０とを有している。
【００２２】
パワーＭＯＳＦＥＴ５は、ｐＭＯＳで構成され、そのソース端子が電源電圧Ｖccの供給端子に接続され、そのドレイン端子がチョークコイル６の一端に接続されている。パワーＭＯＳＦＥＴ５のゲート端子は、制御回路２０の出力端子に接続され、制御回路２０からゲート端子に印加される電圧によって導通又は遮断するように構成されている。
【００２３】
パワーＭＯＳＦＥＴ５が導通すると、パワーＭＯＳＦＥＴ５を介して電源電圧Ｖccがチョークコイル６の一端に接続される。チョークコイル６の他端は出力端子９に接続され、出力端子９は負荷１０に接続されており、パワーＭＯＳＦＥＴ５が導通状態にある間は、電源電圧Ｖccからチョークコイル６を介して出力端子９から負荷１０へと電流が流れる。
【００２４】
パワーＭＯＳＦＥＴ５が導通状態から遮断状態に切り換わると、チョークコイル６の両端子間に起電力が生じる。パワーＭＯＳＦＥＴ５のドレイン端子には、整流素子７のアノード側端子が接続され、整流素子７のカソード側端子は接地されており、チョークコイル６の両端子間に生じた起電力により整流素子７が順バイアスされ、電流が流れたときにチョークコイル６に蓄積されたエネルギーが負荷１０に供給される。
【００２５】
かかるパワーＭＯＳＦＥＴ５は、制御回路２０から出力される電圧に応じて導通／遮断を繰り返し、出力端子９の電位はそれに応じて変動するが、平滑コンデンサ８が負荷１０と並列に接続されており、この平滑コンデンサ８が充放電を繰り返すことにより、結果として出力端子９の電位は平滑コンデンサ８により平滑化される。この平滑化された電圧は出力電圧として、出力端子９から負荷１０に印加される。
【００２６】
上述した制御回路２０は、基準電圧生成回路１２と、ｎチャネルＭＯＳＦＥＴ(以下、ｎＭＯＳと称する。)２５と、ｐＭＯＳ４１と、定電流源２６と、駆動回路４と、カレントミラー回路１４と、定電流源３３と、電流補充回路４２と、信号生成回路２と、インバータ３とを有している。また、駆動回路４は電圧生成回路１３を有している。
【００２７】
基準電圧生成回路１２は、ｐＭＯＳ２１、２２と、ｎＭＯＳ２３、２４とを有している。ｐＭＯＳ２１、２２とｎＭＯＳ２３、２４とは、それぞれのゲート端子とドレイン端子とが互いに接続されている。ｐＭＯＳ２１は、そのソース端子が電源電圧Ｖccに接続され、ドレイン端子がｐＭＯＳ２２のソース端子に接続されている。ｐＭＯＳ２２のドレイン端子はｎＭＯＳ２３のドレイン端子に接続され、ｎＭＯＳ２３のソース端子はｎＭＯＳ２４のドレイン端子に接続されており、ｎＭＯＳ２４のソース端子は接地電位のグランド線(電圧線)に接続されている。ｐＭＯＳ２２のドレイン端子とｎＭＯＳ２３のドレイン端子とは、基準電圧生成回路１２の出力端子８０に接続されており、ｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４に電流が流れると、出力端子８０から、ｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４の抵抗比に応じた電圧ＶAが出力される。
【００２８】
基準電圧生成回路１２の出力端子８０は、ｎＭＯＳ２５のゲート端子に接続されており、出力端子８０の電圧ＶAは、ｎＭＯＳ２５のゲート端子に印加される。
ｎＭＯＳ２５は、ソース端子が定電流源２６を介して接地され、ドレイン端子が電源電圧Ｖccに接続されている。このｎＭＯＳ２５は、そのゲート端子に印加される電圧ＶAによって常時導通し、定電流源２６に流れる定電流Ｉａが流れるように構成されている。
【００２９】
ｎＭＯＳ２５のソース端子は、駆動回路４にも接続されている。
駆動回路４は、ＣＭＯＳインバータを構成するｐＭＯＳ５１、ｎチャネルＭＯＳＦＥＴ(以下でｎＭＯＳと称する。)５２と、ｐＭＯＳ５１、ｎＭＯＳ５２の間に挿入された電圧生成回路１３を有している。
【００３０】
ｐＭＯＳ５１のソース端子は電源電圧Ｖccに接続され、ｎＭＯＳ５２のソース端子はグランド線に接続されている。電圧生成回路１３はｐＭＯＳで構成されたＭＯＳＦＥＴ１１からなり、そのソース端子がｐＭＯＳ５１のドレイン端子に接続されるとともに、そのドレイン端子がｎＭＯＳ５２のドレイン端子に接続されており、ゲート端子が上述したｎＭＯＳ２５のソース端子に接続されている。
【００３１】
上述したように、ｎＭＯＳ２５のゲート端子には、定電圧ＶAが印加されており、そのソース端子の電位は、ｎＭＯＳ２５のゲート電圧をＶgs25とすると(ＶA−Ｖgs25)になる。このように、ｎＭＯＳ２５は、レベルシフト素子として機能している。この電圧(ＶA−Ｖgs25)がＭＯＳＦＥＴ１１のゲート端子に印加される。ＭＯＳＦＥＴ１１は、そのソース端子が駆動回路４の出力端子８１に接続されており、駆動回路４の出力端子８１の電位ＶBは、ＭＯＳＦＥＴ１１のゲート電圧をＶgs11とすると、ＶB＝(ＶA−Ｖgs25＋Ｖgs11)になる。
【００３２】
ここで、ｎＭＯＳ２５と、ＭＯＳＦＥＴ１１とのドライブ能力が等しいものとし、ＭＯＳＦＥＴ１１が導通して、ｎＭＯＳ２５に流れている電流Ｉａが流れているものとすると、ｎＭＯＳ２５のゲート電圧Ｖgs25とＭＯＳＦＥＴ１１のゲート電圧Ｖgs11とは等しくなるので、駆動回路４の出力端子８１の電位ＶBは、
ＶB＝(ＶA−Ｖgs25＋Ｖgs25)＝ＶA
となる。
【００３３】
他方、基準電圧生成回路１２の出力端子であるｐＭＯＳ２２、ｎＭＯＳ２３のドレイン端子は、ｐＭＯＳ４１にも接続されている。
ｐＭＯＳ４１は、そのドレイン端子が接地され、ソース端子が電流補充回路４２のゲート端子に接続されている。電流補充回路４２はｎＭＯＳで構成され、そのドレイン端子が電源電圧Ｖccに接続され、ソース端子が駆動回路４のＭＯＳＦＥＴ１１のソース端子である出力端子８１に接続されている。
【００３４】
ｐＭＯＳ４１のソース端子には、カレントミラー回路１４が接続されている。カレントミラー回路１４は、ダイオード接続されたｐＭＯＳ３１と、ダイオード接続されていないｐＭＯＳ３２とで構成されており、ダイオード接続されたｐＭＯＳ３１は定電流源３３に接続されている。このため、ダイオード接続されたｐＭＯＳ３１には定電流源３３に流れる電流Ｉａが流れ、この電流と同じ大きさの電流がダイオード接続されていないｐＭＯＳ３２にも流れる。従って、ダイオード接続されていないｐＭＯＳ３２と直列接続されたｐＭＯＳ４１にも、電流Ｉａが流れている。
【００３５】
駆動回路４の出力端子８１の電位ＶBは、基準電圧生成回路１２の出力電圧をＶA、ｐＭＯＳ４１のゲート電圧をＶgs41、電流補充回路４２のゲート電圧をＶgs42としたときに、
ＶB＝ＶA＋Ｖgs41−Ｖgs42
と表される。
【００３６】
駆動回路４の出力端子８１の電位ＶBが、電圧出力回路の出力電圧ＶAと等しい場合には、ＶB＝ＶAであるから、上式より、
Ｖgs41＝Ｖgs42
となる。これは、ｐＭＯＳ４１と、電流補充回路４２のゲート−ソース間電圧が等しいことを示している。本実施形態では、ｐＭＯＳ４１のドライブ能力と、電流補充回路４２のドライブ能力とが等しくなるように予め設定されているから、電流補充回路４２と、ｐＭＯＳ４１とには、同じ大きさの電流が流れる。上述したようにｐＭＯＳ４１には電流Ｉａが流れているので、電流補充回路４２にも電流Ｉａが流れることになる。
【００３７】
上記構成の制御回路２０において、信号生成回路２から、オフ状態を指示する駆動信号が出力されると、その駆動信号がインバータ３で反転された後に駆動回路４内のインバータに出力される。本実施形態では、駆動信号がハイレベルの状態でパワーＭＯＳＦＥＴ５を遮断状態にし、ローレベルの状態でパワーＭＯＳＦＥＴ５を導通状態にするものとしており、オフを指示するハイレベルの駆動信号がインバータ３で反転された後に、ローレベルの信号が、駆動回路４内のインバータに出力される。
【００３８】
すると、駆動回路４のｐＭＯＳ５１が導通するとともにｎＭＯＳ５２が遮断し、パワーＭＯＳＦＥＴ５のゲート端子がｐＭＯＳ５１を介して電源電圧Ｖccに接続される。ｐＭＯＳからなるパワーＭＯＳＦＥＴ５は、そのソース端子が電源電圧Ｖccに接続され、ドレイン端子が整流素子７を介して接地電位に接続されており、電源電圧Ｖccがゲート端子に印加されることにより遮断する。
このとき、ＭＯＳＦＥＴ１１のソース端子には駆動回路４のｐＭＯＳ５１を介して電源電圧Ｖccが印加され、ＭＯＳＦＥＴ１１は導通した状態になっている。
【００３９】
こうしてパワーＭＯＳＦＥＴ５が遮断した状態で、信号生成回路２から、パワーＭＯＳＦＥＴ５を導通状態にする信号であるローレベルの駆動信号が出力されると、その駆動信号はインバータ３で反転され、ハイレベルの駆動信号が駆動回路４内のインバータに出力される。
【００４０】
駆動回路４内のインバータにハイレベルの信号が入力されると、導通状態にあったｐＭＯＳ５１が遮断するとともにｎＭＯＳ５２が導通する。このときＭＯＳＦＥＴ１１は導通しているので、パワーＭＯＳＦＥＴ５のゲート端子は、ＭＯＳＦＥＴ１１とｎＭＯＳ５２とを介して接地電位に接続され、他方、パワーＭＯＳＦＥＴ５のソース端子には電源電圧Ｖccが接続されているので、パワーＭＯＳＦＥＴ５のゲート−ソース間の寄生容量がゲート−ソース間の電圧により充電され、この充電により、電源電圧Ｖccから寄生容量、パワーＭＯＳＦＥＴ５のゲート端子、ＭＯＳＦＥＴ１１、駆動回路４のｎＭＯＳ５２を順次介して接地電位GNDへと充電電流が流れる。
【００４１】
充電電流が流れ始めた直後は、駆動回路４の出力端子８１の電位ＶBはほぼ電源電圧Ｖccに等しく、電流補充回路４２のソース端子もほぼ電源電圧Ｖccに等しいので、電流補充回路４２は導通しておらず、電流補充回路４２にはほとんど電流が流れない。このため、大きな充電電流のみがＭＯＳＦＥＴ１１に流れ込む。
【００４２】
充電が進行するとともに、パワーＭＯＳＦＥＴ５のゲート端子の電位が徐々に低下する。そしてパワーＭＯＳＦＥＴ５のゲート−ソース間電圧がそのスレッショルド電圧Ｖthを超えると、パワーＭＯＳＦＥＴ５が導通する。
【００４３】
その後、さらに充電が進行すると、電流補充回路４２は、そのソース端子の電位が低下して、導通する。すると、電源電圧Ｖccから電流補充回路４２を介して補充電流がＭＯＳＦＥＴ１１に流れ込む。この補充電流は、電流補充回路４２が導通した直後は、そのソース端子の電位が十分に低下していないので、微小な電流量である。
【００４４】
こうして電流補充回路４２が導通すると、ＭＯＳＦＥＴ１１には、減少した充電電流と、電流補充回路４２を介して供給される微小な補充電流の両方が供給される。このときＭＯＳＦＥＴ１１には、電流Ｉａよりも大きい電流が流れる。
【００４５】
その後、さらに充電が進行し、パワーＭＯＳＦＥＴ５のゲート端子の電位ＶBが電圧ＶAとほぼ等しくなると、電流補充回路４２には、電流Ｉａとほぼ等しい大きさの電流が流れるとともに、充電電流はほとんど流れなくなる。
【００４６】
それ以降は、ＭＯＳＦＥＴ１１には、電流補充回路４２から、ほぼ電流Ｉａに等しい電流が供給されるので、ＭＯＳＦＥＴ１１のソース端子の電位すなわちパワーＭＯＳＦＥＴ５のゲート端子の電位ＶBは、ほぼＶAの状態で維持され、それ以下には低下しない。
以上により、パワーＭＯＳＦＥＴ５が導通している間、パワーＭＯＳＦＥＴ５のゲート端子の電位は、基準電圧生成回路１２の出力電圧ＶA以下には低下しない。
【００４７】
基準電圧生成回路１２は、それを構成するｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４のオン抵抗は全て等しくなるようにされており、その結果、基準電圧生成回路１２の出力電圧ＶAは電源電圧Ｖccの二分の一の(１／２)Ｖccになる。
【００４８】
このため、ゲート端子の電位が接地電位まで低下する回路に比して、パワーＭＯＳＦＥＴの導通時における消費電力が少なくなり、低消費電力の電源回路を得ることができる。
【００４９】
さらに、従来回路のようにアンプを用いることなく、簡単な回路構成で、パワーＭＯＳＦＥＴ５のゲート端子の電位が接地電位まで低下しないようにしつつ、パワーＭＯＳＦＥＴ５の導通状態を維持することができるので、アンプを用いていた従来回路に比してさらに消費電力が小さくなる。本発明の発明者等が測定した結果、従来回路の消費電力が数百μＡ程度であったのに対し、本実施形態の電源回路ではその消費電力が数μＡまで低下しており、消費電力が大幅に低減されたことが確認された。
【００５０】
また、従来回路のようにアンプを用いていないので素子数が少なくなり、本実施形態の電源回路をチップに搭載した際に回路が占めるスペースが小さくなる。こうしてパワーＭＯＳＦＥＴ５が導通した状態で、信号生成回路２から、再びオフ状態を指示するハイレベルの駆動信号が出力されると、ｐＭＯＳ５１が導通するとともにｎＭＯＳ５２が遮断し、パワーＭＯＳＦＥＴ５のゲート端子がｐＭＯＳ５１を介して電源電圧Ｖccに接続される。その結果、パワーＭＯＳＦＥＴ５は遮断する。このように、駆動信号が切り変わるごとに、パワーＭＯＳＦＥＴ５は導通／遮断を繰り返すことができる。
【００５１】
なお、上述した電源回路１では、パワーＭＯＳＦＥＴ５をｐＭＯＳで構成しているが、本発明のパワーＭＯＳＦＥＴはこれに限られるものではなく、ｎＭＯＳで構成してもよい。
【００５２】
また、ＭＯＳＦＥＴ１１をｐＭＯＳで構成しているが、本発明のＭＯＳＦＥＴはこれに限られるものではなく、ｎＭＯＳで構成してもよい。
さらに、基準電圧生成回路１２においては、合計４個のｐＭＯＳ２１、２２、ｎＭＯＳ２３、２４のオン抵抗の比で、その出力電圧ＶAが(１／２)Ｖccになるようにしているが、本発明の基準電圧生成回路１２はこれに限られるものではなく、例えば互いに等しいオン抵抗を有する合計８個のｐＭＯＳ、ｎＭＯＳを用い、そのオン抵抗の比で電源電圧Ｖccを５／８に分圧することで、出力電圧ＶAを (５／８)Ｖccにして、駆動回路４の出力端子８１の電位ＶBが(５／８)Ｖcc以下に低下しないようにすることができる。このように、基準電圧生成回路１２のｎＭＯＳ、ｐＭＯＳの個数を増減して、各ｎＭＯＳ、ｐＭＯＳのオン抵抗による分圧比を調整することにより、駆動回路４の出力端子８１の電位ＶBの下限を調整することができる。
【００５３】
また、本実施形態では、ＭＯＳＦＥＴ１１が、駆動回路４内のインバータを構成するｐＭＯＳ５１とｎＭＯＳ５２との間に挿入されているものとしているが、ＭＯＳＦＥＴ１１は、パワーＭＯＳＦＥＴ５のゲート端子と、接地電位との間で、ｎＭＯＳ５２と直列接続回路を構成していればよいので、例えば、ｎＭＯＳ５２のソース端子と接地電位との間に挿入される構成としてもよい。
【００５４】
さらに、本実施形態では、電圧生成回路１３として、ＭＯＳＦＥＴ１１を用いているが、本発明はこれに限らず、電流が流れたときにその両端に電位差を生じるように構成された回路であればよい。
【００５５】
【発明の効果】
簡単な回路構成で、パワーＭＯＳＦＥＴのゲート端子の電圧の範囲を制限することができ、低消費電力、省スペースの電源回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の電源回路の回路図
【図２】従来の電源回路の回路図
【符号の説明】
１……電源回路 ５……パワーＭＯＳＦＥＴ(主スイッチ素子) ６……チョークコイル(コイル) ７……整流素子 １０……負荷 １１……ＭＯＳＦＥＴ １２……基準電圧生成回路 １３……電圧生成回路 ２０……制御回路(駆動回路) ２５……電流補充回路 ５２……ｎＭＯＳ(副スイッチ素子)
Claims (5)
- スイッチングトランジスタと、コイルと、平滑コンデンサと、フライホイールダイオードとを有するスイッチングレギュレータのスイッチングトランジスタを駆動する駆動回路であって、
上記スイッチングトランジスタの制御端子を第１の電源端子に電気的に接続するための第１の駆動トランジスタと、
上記スイッチングトランジスタの制御端子を第２の電源端子に電気的に接続するための第２の駆動トランジスタと、
上記スイッチングトランジスタの制御端子と上記第２の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、
上記第１及び第２の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、
上記スイッチングトランジスタの制御端子に接続され、上記第２の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、
第１の電源端子と第２の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、
上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第１のトランジスタの制御端子に所定の電圧を供給する第２のトランジスタと、
上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第３のトランジスタの制御端子に所定の電圧を供給する第４のトランジスタと、
を有し、
上記第２の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される、駆動回路。 - 上記スイッチングトランジスタ、上記第１の駆動トランジスタ、上記第２のトランジスタ及び上記第３のトランジスタがＰＭＯＳトランジスタで構成され、上記第２の駆動トランジスタ、上記第１のトランジスタ及び上記第４のトランジスタがＮＭＯＳトランジスタで構成される、請求項１に記載の駆動回路。
- 上記第１の電源端子と上記第２のトランジスタとの間に第１の電流源が接続され、上記第２の電源端子と上記第４のトランジスタとの間に第２の電流源が接続されている、請求項２に記載の駆動回路。
- ＭＯＳトランジスタで構成されるスイッチングトランジスタを駆動する駆動回路であって、
上記スイッチングトランジスタの制御端子を第１の電源端子に電気的に接続するための第１の駆動トランジスタと、
上記スイッチングトランジスタの制御端子を第２の電源端子に電気的に接続するための第２の駆動トランジスタと、
上記スイッチングトランジスタの制御端子と上記第２の駆動トランジスタとの間に電気的に接続されている電圧生成回路と、
上記第１及び第２の駆動トランジスタの制御端子に駆動制御信号を供給する信号生成回路と、
上記スイッチングトランジスタの制御端子に接続され、上記第２の駆動トランジスタが導通しているときに上記スイッチングトランジスタの制御端子に所定の電流を供給する電流供給回路と、
第１の電源端子と第２の電源端子との間に接続されて基準電圧を生成する基準電圧生成回路と、
上記基準電圧が制御端子に印加され、上記電流供給回路を構成する第１のトランジスタの制御端子に所定の電圧を供給する第２のトランジスタと、
上記基準電圧が制御端子に印加され、上記電圧生成回路を構成する第３のトランジスタの制御端子に所定の電圧を供給する第４のトランジスタと、
を有し、
上記第２の駆動トランジスタが導通して上記スイッチングトランジスタが導通するときに上記スイッチングトランジスタの制御端子の電圧が上記電圧生成回路により所定の電圧に保持される、駆動回路。 - 上記第１の電源端子と上記第２のトランジスタとの間に第１の電流源が接続され、上記第２の電源端子と上記第４のトランジスタとの間に第２の電流源が接続されている、請求項４に記載の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187679A JP4467150B2 (ja) | 2000-06-22 | 2000-06-22 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000187679A JP4467150B2 (ja) | 2000-06-22 | 2000-06-22 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002010631A JP2002010631A (ja) | 2002-01-11 |
| JP4467150B2 true JP4467150B2 (ja) | 2010-05-26 |
Family
ID=18687618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000187679A Expired - Fee Related JP4467150B2 (ja) | 2000-06-22 | 2000-06-22 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4467150B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100782659B1 (ko) | 2006-08-23 | 2007-12-07 | 리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드 | 듀얼 ｎ－ｍｏｓ를 갖는 하프 브릿지 인버터 |
| GB2515890B (en) | 2014-05-12 | 2015-06-17 | Barrnon Ltd | Apparatus for the removal of sludge |
| JPWO2022202609A1 (ja) * | 2021-03-25 | 2022-09-29 |
-
2000
- 2000-06-22 JP JP2000187679A patent/JP4467150B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002010631A (ja) | 2002-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8508963B2 (en) | Step-down switching regulator capable of providing high-speed response with compact structure | |
| US7457092B2 (en) | Current limited bilateral MOSFET switch with reduced switch resistance and lower manufacturing cost | |
| US7414330B2 (en) | Power switch device | |
| US7224204B2 (en) | Method and circuit for driving a gate of a MOS transistor negative | |
| US8604862B2 (en) | Four-quadrant bootstrapped switch circuit | |
| US20080309307A1 (en) | High Voltage Power Switches Using Low Voltage Transistors | |
| US20060033556A1 (en) | Start-up circuit for providing a start-up voltage to an application circuit | |
| US7030680B2 (en) | On chip power supply | |
| KR20010071855A (ko) | 고전압 레벨 허용 트랜지스터 회로 | |
| US6600361B2 (en) | Semiconductor device | |
| US6661260B2 (en) | Output circuit of semiconductor circuit with power consumption reduced | |
| CA2773513A1 (en) | Driving circuit, semiconductor device having driving circuit, and switching regulator and electronic equipment using driving circuit and semiconductor device | |
| US8344714B2 (en) | Linear voltage regulator circuit with power saving capability | |
| US20190081564A1 (en) | Method and circuitry for sensing and controlling a current | |
| CN110199238B (zh) | 输出电路和用于提供输出电流的方法 | |
| US7598627B2 (en) | Switch-mode power supply | |
| CN109194126B (zh) | 一种电源切换电路 | |
| US7075335B2 (en) | Level shifter | |
| US7692479B2 (en) | Semiconductor integrated circuit device including charge pump circuit capable of suppressing noise | |
| JP4467150B2 (ja) | 駆動回路 | |
| JP5226474B2 (ja) | 半導体出力回路 | |
| US20120299634A1 (en) | Semiconductor element driving circuit and semiconductor device | |
| JP4449860B2 (ja) | 電源供給用スイッチ装置とそれを用いた電子機器 | |
| TW200826494A (en) | Output signal driving circuit and method of driving output signal | |
| JP2023018810A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070406 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090918 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20091111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20091124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100113 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100223 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100223 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130305 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140305 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |