KR100782659B1 - 듀얼 ｎ－ｍｏｓ를 갖는 하프 브릿지 인버터 - Google Patents

듀얼 ｎ－ｍｏｓ를 갖는 하프 브릿지 인버터 Download PDF

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정 송 왕
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리엔 창 일렉트로닉 엔터프라이즈 컴퍼니 리미티드
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Abstract

듀얼 N-MOS를 갖는 하프 브릿지 인버터는, 50%보다 큰 듀티 사이클을 갖는 제1 제어신호와, 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력하는 푸쉬/풀 제어칩을 포함한다. 또한, 제1 버퍼 회로와 제2 버퍼 회로는 모두 상기 푸쉬/풀 제어칩에 연결된다. 드라이버는, 제1 제어신호를 수신하기 위한 상기 제1 버퍼 회로를 통해 상기 푸쉬/풀 제어칩에 연결되고, DC 파워에 연결된다. 두 개의 N-MOS를 갖는 하프 브릿지 스위치 조립체는 상기 DC 파워, 상기 드라이버, 상기 제2 버퍼 회로 및 상기 트랜스포머에 연결되고, 상기 드라이버에 의해 상기 DC 파워를 AC 파워로 변환한다. 상기 AC 파워는 상기 트랜스포머의 일차측에 전달된다.

Description

듀얼 Ｎ－ＭＯＳ를 갖는 하프 브릿지 인버터{A HALF BRIDGE INVERTER WITH DUAL N-MOS}
도 1은 종래기술에서 부하를 구동하는 푸쉬/풀 인버터 회로의 회로도,
도 2는 종래기술에서 푸쉬/풀 제어칩에 의해 출력되는 제어 신호와, 부하에서의 출력 전압의 파형도,
도 3은 종래기술에서 부하를 구동하는 하프 브릿지 인버터 회로의 회로도,
도 4는 종래기술에서 하프 브릿지 제어칩에 의해 출력되는 제어 신호와, AC 파워 전압의 파형도,
도 5는 본 발명의 제1 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로도,
도 6은 본 발명의 제2 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로도,
도 7은 본 발명의 제3 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로도,
도 8은 본 발명의 제4 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로도,
도 9는 본 발명의 제5 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터 의 회로도,
도 10은 본 발명의 제6 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로도,
도 11은 본 발명의 푸쉬/풀 제어칩의 출력 신호와 AC 파워 전압의 파형도이다.
본 발명은 듀얼 N-MOS를 갖는 하프 브릿지 인버터에 관한 것이며, 보다 상세하게는 부하(load)를 구동하기 위해, 푸쉬/풀 제어칩에 의해 제어되는 하프 브릿지 인버터에 관한 것이다.
TFT LCD 패널의 백라이트 소스용 파워 서플라이는, 에너지 변환을 수행하고 냉음극 형광램프(CCFL)를 턴온시키기 위해 인버터 회로를 사용한다. 종래의 인버터 회로는 상이한 회로 구성에 따라, 하프 브릿지 타입, 풀 브릿지 타입 및 푸쉬/풀 타입으로 나뉠 수 있다. 인버터 회로는 DC 파워를 AC 파워로 변환하기 위한 회로이다.
도 1에 도시된 바와 같이, 트랜스포머(T1)는 회로를 일차측(101)의 전단 회로와 이차측(102)의 후단 회로로 분리한다. 일차측(101)의 전단 회로는 DC 전압원(Vcc), 제1 스위치(Q1) 및 제2 스위치(Q2)로 구성된다. 이차측(102)의 후단 회로는 적어도 하나의 커패시터(C1, C2, C3), 부하 및 적어도 하나의 다이오드(D1, D2)로 구성된다. 푸쉬/풀 제어칩(103)은 일차측(101)의 전단 회로와 이차측(102)의 후단 회로 사이에 접속된다.
도 1과 마찬가지로 도 2를 또한 참조한다. 푸쉬/풀 제어칩(103)은 일차측(101)의 두 개의 스위치(Q1, Q2)의 스위칭 동작을 각각 전환하기 위해 제1 제어신호(a)와 제2 제어신호(b)를 출력한다. DC 파워(Vcc)는 에너지를 제공하기 위해 사용되고, 트랜스포머(T1)는 DC 파워(Vcc)의 전압을 증가 및 변환하여, 부하를 구동하는 후단 회로(102)로 공급한다. 트랜스포머(T1)의 이차측의 출력 전압 파형(c)은 C점에서 전압 파형이다. 도 2에 나타낸 바와 같이, 이차측의 출력 전압 파형(c)은 AC 전압 파형이다.
상술에서, 푸쉬/풀 제어칩(103)은 린피니티(Linfinity)(마이크로세미) 코포레이션에서 제작한 LX1686, LX1688 또는 LX1691 푸쉬/풀 제어칩 또는, O2 마이크로 인터내셔널 리미티드에서 제작한 02-9RR, OZ9930, OZ9938 또는 OZ9939 푸쉬/풀 제어칩 또는, 텍사스 인스트루먼트에서 제작한 TL-494 또는 TL594 푸쉬/풀 제어칩 또는, 비욘드 이노베이션 테크놀로지에서 제작한 BIT3193, BIT3713, BIT3715 또는 BIT3501 푸쉬/풀 제어칩이 될 수 있다.
도 3에 나타낸 바와 같이, 트랜스포머(T2)는 회로를 일차측(201)의 전단 회로와 이차측(202)의 후단 회로로 분리한다. 일차측(201)의 전단 회로는 DC 전압원(Vcc), 두 개의 전자 스위치(Q1, Q2), 하프 브릿지 제어칩(TL494), 두 개의 커패시터(C1, C2) 및 구동 트랜스포머(Tr)로 구성된다. 이차측(202)의 후단 회로는 부하로 구성된다.
도 3과 함께 도 4를 또한 참조한다. 하프 브릿지 제어칩(TL494)은 두 개의 출력 단자(D1, D2)를 통해 제어 신호(D1-D2)를 출력한다. 제어 신호(D1-D2)는 구동 트랜스포머(Tr)를 통해 두 개의 전자 스위치(Q1, Q2)의 스위칭 동작을 각각 제어한다. 두 개의 전자 스위치(Q1, Q2)는 N-MOS 또는 P-MOS이다. 두 개의 전자 스위치(Q1, Q2)의 스위칭 동작을 통해, 커패시터(C1, C2)에 저장된 전기 에너지가, AC 파워(ac)를 형성하기 위해, 커플링 커패시터(C3)를 통해 트랜스포머(T2)의 일차측 단자(T21)로 전달될 수 있다. 커패시터(C1, C2)의 전압은 DC 전압(Vcc)의 반(Vcc/2)이다. AC 파워(ac)는, 트랜스포머(T2)에 대해 에너지를 제공하기 위해 사용되고, 트랜스포머는 AC 파워를 승압하여 부하를 구동하는 이차측(202)으로 공급한다.
상술에서, 사용된 인버터 회로가 하프 브릿지 타입이면, 하프 브릿지 제어칩이 정상 동작을 위해 매칭되어야 하는 한편, 사용된 인버터 회로가 푸쉬/풀 타입이면, 푸쉬/풀 제어 칩이 정상 동작을 위해 매칭되어야 하므로, 실제 사용시 융통성(flexibility) 및 공통성(commonality)을 덜 갖는다. 위의 제한 때문에, 제어칩은 함께(jointing) 사용될 수 없고, 함께 구입될 수 없거나 더 복잡한 회로가 매칭되어야 한다.
또한, 종래의 하프 브릿지 인버터 회로는 직접 구동 전자 스위치 대신 전자 스위치의 스위칭 동작을 제어하기 위해 별도의 트랜스포머를 사용해야 한다. 게다가, 종래의 하프 브릿지 인버터 회로에 의해 사용되는 두 개의 전자 스위치는 모두 N-MOS이거나, 모두 P-MOS이거나, P-MOS와 N-MOS이다.
따라서, 본 발명의 목적은, 드라이버가 푸쉬/풀 제어칩의 출력 단자들과, 두 개의 N-MOS로 구성된 하프 브릿지 스위치 조립체 사이에 접속되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터를 제공하는 것이다. 드라이버는 하프 브릿지 스위치 조립체의 스위칭 동작을 구동하기 위해 푸쉬/풀 제어칩에 의해 제어된다.
본 발명의 또 다른 목적은, 드라이버가 두 개의 전자 스위치와, 종래의 하프 브릿지 인버터의 제어칩 사이에 접속되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터를 제공하는 것이다. 제어칩은, 두 개의 전자 스위치의 스위칭 동작을 별개로 제어하기 위해, 50%보다 큰 듀티 사이클을 갖는 제1 제어신호와, 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력하는 푸쉬/풀 제어칩으로 대체된다.
본 발명의 듀얼 N-MOS를 갖는 하프 브릿지 인버터는 푸쉬/풀 제어칩, 스위치, SCR 스위치, 제1 N-MOS 및 제2 N-MOS로 구성된다. 푸쉬/풀 제어칩은 제1 출력 단자 및 제2 출력단자를 가지며, 제1 출력단자는 50%보다 큰 듀티 사이클을 갖는 제1 제어신호를 출력하고, 제2 출력단자는 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력한다. 스위치는 기준 단자와 푸쉬/풀 제어칩의 제1 출력단자에 연결된다. SCR 스위치는 스위치에 연결되는 게이트와, DC 파워에 연결되는 애노드를 갖는다. 제1 N-MOS는 SCR 스위치의 캐소드에 연결되는 게이트, DC 파워에 연결되는 드레인, 트랜스포머의 일차측에 연결되는 소스를 갖는다. 제2 N-MOS는 푸쉬/풀 제어칩의 제2 출력 단자에 연결되는 게이트, 제1 N-MOS의 소스에 연결되는 드레인, 기준 단자에 연결되는 소스를 갖는다.
본 발명의 듀얼 N-MOS를 갖는 하프 브릿지 인버터는, 하프 브릿지 스위치 조 립체의 스위칭 동작을 구동하도록, 50%보다 큰 듀티 사이클을 갖는 제1 제어신호와 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력하는 푸쉬/풀 제어칩을 매칭하기 위해, 종래의 하프 브릿지 인버터 회로 내의 드라이버를 사용한다. 본 발명은 실제 사용시 더 높은 융통성을 가지며, 제어칩에 의해 제한되지 않을 것이다. 또한, 제조자는 푸쉬/풀 인버터 회로 또는 하프 브릿지 인버터 회로를 구동 및 제어하기 위해, 푸쉬/풀 제어칩을 사용하기만 하면 된다.
본 발명의 다양한 목적 및 이점은 첨부된 도면과 연결하여, 다음 상세한 설명을 통해 보다 잘 이해할 수 있을 것이다.
도 5에 나타낸 바와 같이, 본 발명의 제1 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터는 DC 파워(Vcc)를 AC 파워로 변환하기 위해, 트랜스포머(T2)의 일차측에 접속된다. AC 파워는 트랜스포머(T2)를 통해 부하가 요구하는 전기 에너지를 제공한다.
도 5를 다시 참조한다. 본 발명의 제1 실시예에 따른 듀얼 N-MOS를 갖는 하프 브릿지 인버터는 푸쉬/풀 제어칩(103), 제1 버퍼 회로(34), 제2 버퍼 회로(36), 드라이버(30) 및 하프 브릿지 스위치 조립체(32)로 구성된다. 푸쉬/풀 제어칩(103)은 제1 출력 단자(A) 및 제2 출력 단자(B)를 가지며, 제1 출력 단자(A)는 50%보다 큰 듀티 사이클을 갖는 제1 제어신호(a)를 출력하고, 제2 출력 단자(B)는 50%보다 작은 듀티 사이클을 갖는 제2 제어신호(b)를 출력한다. 제1 버퍼 회로(34)는 푸쉬/풀 제어칩(103)의 제1 출력 단자(A)에 연결된다. 제2 버퍼 회로(36)는 푸쉬/풀 제 어칩(103)의 제2 출력 단자(B)에 연결된다. 드라이버(30)는 제1 버퍼 회로(34)를 통해 푸쉬/풀 제어칩(103)의 제1 출력 단자(A)에 연결되고, DC 파워(Vcc)에 연결되며, 제1 제어신호(a)를 수신한다. 하프 브릿지 스위치 조립체(32)는 두 개의 N-MOS로 구성된다. 하프 브릿지 스위치 조립체(32)는 DC 파워(Vcc), 드라이버(30), 제2 버퍼 회로(36) 및 트랜스포머(T2)에 연결된다. 트랜스포머(T2)의 일차측에 연결되는 공진 커패시터(C2)의 동작과 매칭하여, 하프 브릿지 스위치 조립체(32)는, DC 파워(Vcc)를 AC 파워로 변환하기 위해 드라이버(30)로 제어된다. AC 파워는 트랜스포머(T2)의 일차측에 전달된다.
도 5를 다시 참조한다. 드라이버(30)는 스위치(Q4) 및 SCR 스위치(Q3)로 구성된다. 스위치(Q4)는 제1 버퍼 회로(34)와 기준 단자(GND)에 연결된다. SCR 스위치(Q3)는 스위치(Q4)에 연결되는 게이트와, DC 파워(Vcc)에 연결되는 애노드(A)와, 하프 브릿지 스위치 조립체(32)에 연결되는 캐소드(K)를 가진다.
도 5를 다시 참조한다. 하프 브릿지 스위치 조립체(32)는 제1 N-MOS(Q1) 및 제2 N-MOS(Q2)로 구성된다. 제1 N-MOS(Q1)의 게이트는 SCR 스위치(Q3)의 캐소드(K)에 연결된다. 제1 N-MOS(Q1)의 드레인은 DC 파워(Vcc)에 연결된다. 제1 N-MOS(Q1)의 소스는 트랜스포머(T2)의 일차측에 연결된다. 제2 N-MOS(Q2)의 게이트는 제2 버퍼 회로(36)를 통해 푸쉬/풀 제어칩(103)의 제2 출력단자(B)에 연결된다. N-MOS(Q2)의 드레인은 제1 N-MOS(Q1)의 소스에 연결된다. 제2 N-MOS(Q2)의 소스는 기준 단자(GND)에 연결된다. 상술에서, DC 파워(Vcc)는 양(+)의 하프 사이클 구동을 형성하기 위해, 제1 N-MOS(Q1)의 전도를 통해 트랜스포머(T2)에 양의 DC 파워 (+Vcc)를 제공하거나, 음(-)의 하프 사이클 구동을 형성하기 위해, 제2 N-MOS(Q2)의 전도를 통해 트랜스포머(T2)에 음의 DC 파워(-Vcc)를 제공한다.
도 5를 다시 참조한다. 제1 버퍼 회로(34)는 제1 가속 다이오드(D1)와 제1 저항(R1)으로 구성된다. 제1 가속 다이오드(D1)의 음의 단자(N)는 푸쉬/풀 제어칩(103)의 제1 출력 단자(A)에 연결된다. 제1 가속 다이오드(D1)의 양의 단자(P)는 스위치(Q4)에 연결된다. 제1 저항(R1)은 제1 가속 다이오드(D1)에 병렬 연결된다. 제2 버퍼 회로(36)는 제2 가속 다이오드(D2)와 제2 저항(R2)으로 구성된다. 제2 가속 다이오드(D2)의 음의 단자(N)는 푸쉬/풀 제어칩(103)의 제2 출력 단자(B)에 연결된다. 제2 가속 다이오드(D2)의 양의 단자(P)는 제2 N-MOS(Q2)의 게이트에 연결된다. 제2 저항(R2)은 제2 가속 다이오드(D2)에 병렬 연결된다.
도 5를 다시 참조한다. 본 발명의 듀얼 N-MOS를 갖는 하프 브릿지 인버터는 커패시터(C1)를 더 포함한다. 커패시터(C1)는 제1 N-MOS(Q1)의 게이트와 소스 사이에 연결된다. 커패시터(C1)는 회로 특성의 요구사항을 고려하여, 회로에 추가될 수 있다. 회로 설계에서, 커패시터(C1)는 제1 N-MOS(Q1)의 게이트와 소스 사이의 기생(parasitic) 커패시터(
Figure 112006060095785-pat00001
)로 대체될 수 있다.
도 5와 함께 도 11을 참조한다. 푸쉬/풀 제어칩(103)은 린피니티(Linfinity)(마이크로세미) 코포레이션에서 제작한 LX1686, LX1688 또는 LX1691 푸쉬/풀 제어칩 또는, O2 마이크로 인터내셔널 리미티드에서 제작한 02-9RR, OZ9930, OZ9938 또는 OZ9939 푸쉬/풀 제어칩 또는, 텍사스 인스트루먼트에서 제작한 TL-494 또는 TL594 푸쉬/풀 제어칩 또는, 비욘드 이노베이션 테크놀로지에서 제작한 BIT3193, BIT3713, BIT3715 또는 BIT3501 푸쉬/풀 제어칩이 될 수 있다. 시장에 너무 많은 브랜드가 있으므로, 빈번하게 사용하는 것만 위에 열거된다.
도 11에 나타낸 바와 같이, 푸쉬/풀 제어칩(103)의 출력 단자(A)는 50%보다 큰 듀티 사이클을 갖는 제1 제어신호(a)를 출력하고, 푸쉬/풀 제어칩(103)의 출력 단자(B)는 50%보다 작은 듀티 사이클을 갖는 제2 제어신호(b)를 출력한다. AC 파워의 전압 파형(ac)은 제1 N-MOS 및 제2 N-MOS의 스위칭 동작과 공진 커패시터(C2)의 동작에 따라 트랜스포머(T2)의 일차측에서 얻을 수 있다.
도 5와 함께 도 11을 다시 참조한다. 시간(t1~t2)에, 제1 제어신호(a) 와 제2 제어신호(b)는 모두 로우 레벨이다. 로우 레벨에서 제1 제어신호(a)는, 스위치(Q4)를 턴오프하기 위해, 제1 버퍼 회로(34)를 통해 스위치(Q4)의 제어단에 전달된다. 오프로 유지되는 스위치(Q4)는 SCR 스위치(Q3)의 게이트(G)를 플로팅으로 둔다. 이때, DC 파워(Vcc)가 SCR 스위치(Q3)의 애노드(A)와 캐소드(K) 사이에 걸려, SCR 스위치(Q3)를 턴온한다. SCR 스위치(Q3)가 턴온되면, DC 파워(Vcc)는 제1 N-MOS(Q1)를 턴온할 것이다.
게다가, 로우 레벨의 제2 제어신호(b)는 제2 N-MOS(Q2)를 턴오프하기 위해, 제2 버퍼 회로(36)를 통해 제2 N-MOS(Q2)의 게이트로 전달된다. 그러므로, 시간(t1~t2)에서, 제1 N-MOS(Q1)는 온인 반면에 제2 N-MOS(Q2)는 오프이다. 이때, 제1 N-MOS(Q1)이 온이므로, DC 파워(Vcc)는 트랜스포머(T2)의 일차측 및 공진 커패시터(C2)에 에너지를 전달할 수 있다. 트랜스포머(T2)의 일차측에서 얻어진 전압 파형 (ac)은 양의 DC 파워(+Vcc)이고, 양의 하프 사이클 구동을 형성한다. 이때, DC 전압은 공진 커패시터(C2)의 양단에서 생성될 것이다.
도 5와 함께 도 11을 다시 참조한다. 시간(t2~t3)에서, 제1 제어신호(a)는 로우 레벨에서 하이 레벨로 증가하고, 제2 제어신호(b)는 로우 레벨로 유지된다. 이때, 하이 레벨의 제1 제어신호(a)는 스위치(Q4)를 턴온하기 위해 제1 버퍼 회로(34)를 통해 스위치(Q4)로 전달된다. 턴온되는 스위치(Q4)는 SCR 스위치(Q3)의 게이트(G)를 기준 단자(GND)의 레벨로 끌어내린다. 이때, SCR 스위치(Q3)는 SCR 스위치(Q3)의 특성에 따라 오프이다. 그러므로, 제1 N-MOS(Q1)는 오프 상태로 진입한다. 제2 제어 신호(b)는 로우 레벨로 유지되기 때문에, 제2 N-MOS(Q2)는 오프이다.
상술에서, 시간(t2~t3)에서, 제1 N-MOS(Q1) 및 제2 N-MOS(Q2)는 모두 오프이고, 트랜스포머(T2)의 일차측을 개방회로 상태로 둔다. 이때, 트랜스포머(T2)의 일차측에서 얻은 전압 파형(ac)은 0 전위에 있다.
도 5와 함께 도 11을 다시 참조한다. 시간(t3~t4)에서, 제1 제어신호(a)는 하이 레벨로 유지되는 반면, 제2 제어신호(b)는 로우 레벨에서 하이 레벨로 올라간다. 제2 제어신호(b)는, 제2 N-MOS(Q2)를 턴온하기 위해 제2 버퍼 회로(36)를 통해 제2 N-MOS(Q2)의 게이트로 전달된다. 제1 제어신호(a)는 하이 레벨로 유지되므로, 제1 N-MOS(Q1)는 오프이다.
이때, 제1 N-MOS(Q1)는 오프인 반면, 제2 N-MOS(Q2)는 온이다. 공진 커패시터(C2)의 양단에서 생성되는 DC 전압은, 턴온되는 제2 N-MOS(Q2)를 통해 트랜스포머(T2)의 일차측으로 전달될 것이다. 이때, 트랜스포머(T2)의 일차측에서 얻은 전 압 파형(ac)은 음의 DC 파워(-Vcc)이고, 음의 하프 사이클 구동을 형성한다.
도 5와 함께 도 11을 다시 참조한다. 시간(t4~t5)에서, 제1 제어신호(a)는 하이 레벨로 유지되고, 제2 제어신호(b)는 하이 레벨에서 로우 레벨로 떨어진다. 이때, 제1 N-MOS(Q1)와 제2 N-MOS(Q2)는 모두 오프이고, 트랜스포머(T2)의 일차측은 개방회로 상태로 둔다. 트랜스포머(T2)의 일차측에서 얻은 전압 파형(ac)은 0 전위에 있다.
도 5와 함께 도 11을 다시 참조한다. 본 발명에서, 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로 동작과, 시간(t5~t6)에서 트랜스포머(T2)의 일차측에서 얻은 전압 파형(ac)은 시간(t1~t2)에서의 그것을 반복한다. 이러한 방식으로, 에너지를 제공하는 AC 파워가 형성된다. 동시에, 트랜스포머(T2)는 AC 파워를 승압한 다음 이차측으로부터 부하용 에너지를 제공한다.
도 5와 함께 도 6을 참조한다. 본 제2 실시예에서, 제1 실시예에서 사용되는 것과 동일한 구성요소는 동일한 기호를 붙인다. 본 제2 실시예에서의 회로 동작과 달성된 효과는 제1 실시예의 그것과 같다. 본 제2 실시예는, 제1 실시예의 스위치(Q4)가 광 커플 스위치의 특성을 통해, 듀얼 N-MOS를 갖는 하프 브릿지 인버터의 회로 구성요소를 보호하기 위해, 광 커플 스위치로 대체되고, 제1 버퍼 회로(34)의 제1 가속 다이오드(D1)가 제거된 점에서만 제1 실시예와 다르다. 도 5와 함께 도 7을 참조한다. 제3 실시예에서, 제1 실시예에서 사용된 것과 동일한 구성요소에는 동일한 기호를 붙인다. 본 제3 실시예의 회로 동작 및 달성된 효과는 제1 실시예의 그것과 같다. 본 제3 실시예는, 제1 실시예의 스위치(Q4)가 바이폴라 트랜지스터 스위치(BJT)로 대체되고, 제1 버퍼 회로(34)의 제1 가속 다이오드(D1)가 제거된 점에서만 제1 실시예와 다르다.
도 5와 함께 도 8을 참조한다. 본 제4 실시예에서, 제1 실시예에서 사용되는 것과 동일한 구성요소는 동일한 기호를 붙인다. 본 제4 실시예에서의 회로 동작과 달성된 효과는 제1 실시예의 그것과 같다. 본 제4 실시예가 제1 실시예와 상이한 점은 다음과 같다: 제1 실시예의 SCR 스위치(Q3)는, 함께 연결된 pnp 트랜지스터(Q31)와 npn 트랜지스터(Q32)로 사실상 대체된다.
도 5와 함께 도 9를 참조한다. 본 제5 실시예에서, 제1 실시예에서 사용되는 것과 동일한 구성요소는 동일한 기호를 붙인다. 본 제5 실시예에서의 회로 동작과 달성된 효과는 제1 실시예의 그것과 같다. 본 제5 실시예는, 제1 실시예의 스위치(Q4)가 광 커플 스위치로 대체되고, 제1 버퍼 회로(34)의 제1 가속 다이오드(D1)가 제거된 점에서만 제1 실시예와 다르다. 또한, 제1 실시예의 SCR 스위치(Q3)는, 함께 연결된 pnp 트랜지스터(Q31)와 npn 트랜지스터(Q32)로 사실상 대체된다.
도 5와 함께 도 10을 참조한다. 본 제6 실시예에서, 제1 실시예에서 사용된 것과 동일한 구성요소에는 동일한 기호를 붙인다. 본 제6 실시예의 회로 동작 및 달성된 효과는 제1 실시예의 그것과 같다. 본 제6 실시예는, 제1 실시예의 스위치(Q4)가 바이폴라 트랜지스터 스위치(BJT)로 대체되고, 제1 버퍼 회로(34)의 제1 가속 다이오드(D1)가 제거된 점에서만 제1 실시예와 다르다. 또한, 제1 실시예의 SCR 스위치(Q3)는, 함께 연결된 pnp 트랜지스터(Q31)와 npn 트랜지스터(Q32)로 사실상 대체된다.
본 발명은 바람직한 실시예를 참조하여 서술하였으나, 발명은 상세한 설명에 한정되지 않음을 이해할 것이다. 다양한 대체 및 수정을 전술에서 제안했고, 당업자는 다른 것을 고안할 것이다. 그러므로, 그러한 모든 대체 및 수정은 첨부된 청구범위에서 정의된 발명의 범위 내에 포함되도록 되어 있다.
요약하면, 본 발명의 듀얼 N-MOS를 갖는 하프 브릿지 인버터는, 종래의 하프 브릿지 인버터 회로에 드라이버(30)를 연결하여, 제어를 위해 50%보다 큰 듀티 사이클을 갖는 제1 제어신호와 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력하는 푸쉬/풀 제어칩(103)을 매칭할 수 있으므로, 실제 사용시 융통성이 더 높아지고, 제어칩에 의해 제한되지 않는다. 또한, 제조자는 푸쉬/풀 인버터 회로 또는 하프 브릿지 인버터 회로를 구동 및 제어하기 위해 푸쉬/풀 제어칩(103)을 사용하기만 하면 된다.

Claims (16)

  1. 트랜스포머의 일차측에 접속되고 DC 파워를 AC 파워로 변환하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터로서,
    제1 출력 단자 및 제2 출력 단자를 가지며, 상기 제1 출력 단자는 50%보다 큰 듀티 사이클을 갖는 제1 제어신호를 출력하고, 상기 제2 출력 단자는 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력하는 푸쉬/풀 제어칩;
    상기 푸쉬/풀 제어칩의 상기 제1 출력 단자와 기준 단자에 연결되는 스위치;
    상기 스위치에 연결되는 게이트와, 상기 DC 파워에 연결되는 애노드를 갖는 SCR 스위치;
    상기 SCR 스위치의 캐소드에 연결되는 게이트와, 상기 DC 파워에 연결되는 드레인과, 상기 트랜스포머의 상기 일차측에 연결되는 소스를 갖는 제1 N-MOS; 및
    상기 푸쉬/풀 제어칩의 상기 제2 출력 단자에 연결되는 게이트와, 상기 제1 N-MOS의 상기 소스에 연결되는 드레인과, 상기 기준 단자에 연결되는 소스를 갖는 제2 N-MOS를 포함하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  2. 청구항 1에 있어서,
    상기 DC 파워는 양(+)의 하프 사이클 구동을 형성하기 위해, 상기 제1 N-MOS의 전도를 통해 상기 트랜스포머에 양의 DC 파워를 제공하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  3. 청구항 1에 있어서,
    공진 커패시터를 더 포함하며, 상기 공진 커패시터는 상기 트랜스포머의 상기 일차측에 연결되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  4. 청구항 3에 있어서,
    상기 공진 커패시터는 음(-)의 하프 사이클 구동을 형성하기 위해, 상기 제2 N-MOS의 전도를 통해 상기 트랜스포머에 음의 DC 파워를 제공하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  5. 청구항 1에 있어서,
    상기 스위치는 전류 제한 저항을 통해 상기 푸쉬/풀 제어칩의 상기 제1 출력 단자에 연결되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  6. 청구항 5에 있어서,
    상기 스위치는 바이폴라 트랜지스터 스위치 또는 광 커플 스위치인, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  7. 청구항 1에 있어서,
    제1 버퍼 회로를 더 포함하며, 상기 제1 버퍼 회로는,
    상기 푸쉬/풀 제어칩의 상기 제1 출력 단자에 연결되는 음(N)의 단자와, 상기 스위치에 연결되는 양(P)의 단자를 갖는 제1 가속 다이오드와;
    상기 제1 가속 다이오드에 병렬 연결되는 제1 저항을 포함하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  8. 청구항 1에 있어서,
    제2 버퍼 회로를 더 포함하며, 상기 제2 버퍼 회로는,
    상기 푸쉬/풀 제어칩의 상기 제2 출력 단자에 연결되는 음(N)의 단자와, 상기 제2 N-MOS의 상기 게이트에 연결되는 양(P)의 단자를 갖는 제2 가속 다이오드와;
    상기 제2 가속 다이오드에 병렬 연결되는 제2 저항을 포함하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  9. 청구항 1에 있어서,
    커패시터를 더 포함하며, 상기 커패시터는 상기 제1 N-MOS의 상기 게이트와 상기 소스 사이에 연결되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  10. 청구항 1에 있어서,
    상기 SCR 스위치는 pnp 트랜지스터와 npn 트랜지스터를 연결함으로써 형성되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  11. 트랜스포머의 일차측에 접속되고 DC 파워를 AC 파워로 변환하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터로서,
    제1 출력 단자 및 제2 출력 단자를 가지며, 상기 제1 출력 단자는 50%보다 큰 듀티 사이클을 갖는 제1 제어신호를 출력하고, 상기 제2 출력 단자는 50%보다 작은 듀티 사이클을 갖는 제2 제어신호를 출력하는, 푸쉬/풀 제어칩;
    상기 푸쉬/풀 제어칩의 상기 제1 출력 단자에 연결되는 제1 버퍼 회로와;
    상기 푸쉬/풀 제어칩의 상기 제2 출력 단자에 연결되는 제2 버퍼 회로와;
    상기 제1 버퍼 회로를 통해 상기 푸쉬/풀 제어칩의 상기 제1 출력단자에 연결되고 상기 DC 파워에 연결되며, 상기 제1 제어신호를 수신하는 드라이버; 및
    두 개의 N-MOS로 구성되며, 상기 DC 파워, 상기 드라이버, 상기 제2 버퍼 회로 및 상기 트랜스포머에 연결되고, 상기 드라이버에 의해 상기 DC 파워를, 상기 트랜스포머의 일차측에 전달되는 상기 AC 파워로 변환하는 하프 브릿지 스위치 조립체를 포함하는 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  12. 청구항 11에 있어서,
    공진 커패시터를 더 포함하며, 상기 공진 커패시터는 상기 트랜스포머의 상기 일차측에 연결되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  13. 청구항 11에 있어서,
    상기 드라이버는,
    상기 제1 버퍼 회로 및 기준 단자에 연결되는 스위치와,
    상기 스위치에 연결되는 게이트와, 상기 DC 파워에 연결되는 애노드와, 상기 하프 브릿지 스위치 조립체에 연결되는 캐소드를 갖는 SCR 스위치를 포함하는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  14. 청구항 13에 있어서,
    상기 SCR 스위치는 pnp 트랜지스터와 npn 트랜지스터를 연결함으로써 형성되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  15. 청구항 13에 있어서,
    상기 스위치는 MOS 스위치, 바이폴라 트랜지스터 스위치 또는 광 커플 스위치인, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
  16. 청구항 11에 있어서,
    커패시터를 더 포함하며, 상기 커패시터는 상기 제1 N-MOS의 상기 게이트와 상기 소스 사이에 연결되는, 듀얼 N-MOS를 갖는 하프 브릿지 인버터.
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