JP2005501499A - ハーフブリッジ回路 - Google Patents
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Abstract
ハーフブリッジ回路が、それぞれ上側（Ｔ１）及び下側（Ｔ２）トランジスタを駆動する、ローサイド・ドライブ・モジュール（１１０）及びハイサイド・ドライブ・モジュール（２１０）を含む。各ドライブ・モジュール（１１０、２１０）は、前記ローサイド・ドライブ・モジュール（１１０）が、容量性負荷（Ｃ）の電荷により、前記ローサイド・トランジスタ（Ｔ１）を駆動し、前記ハイサイド・ドライブ・モジュール（２１０）が、高電圧電源により駆動される際に前記容量性負荷（Ｃ）を代わりに再充電するという点でチャージトラップ回路である。また、各チャージトラップ回路（１１０、２１０）は、駆動されたトランジスタ（Ｔ１、Ｔ２）のゲート上の電荷の意図しない損失を防止するダイオード（Ｄ１、Ｄ２）、及びゲート電圧を安全なレベルにクランプするツェナーダイオード（Ｚ１、Ｚ２）を含む。かくのごとく、前記ハーフブリッジ回路は、補助電源装置を必要とせずに効率的に駆動される。
Description
【発明の属する技術分野】
本発明は、一般的には制御回路、より詳細にはハーフブリッジ回路に関する。
【０００１】
【従来の技術】
ブリッジ回路は当技術分野において知られており、典型的には直流電圧を高周波交流電圧に変換する。高電圧ハーフブリッジ回路のアプリケーションは、ガス放電ランプの電子安定器、スイッチモード電源、モータードライブ、ＤＣ−ＡＣ変換器、及びプラズマディスプレイパネル（ＰＤＰ）ドライバを含む。原則的には、ブリッジ回路は、高及び低電源電圧の間に直列に接続され、並びに交互に前記高及び低電源電圧に出力端子を接続するためにプッシュプル形式で作動される、２つのスイッチから構成される。スイッチの１つの枝路しかない場合には、前記回路はハーフブリッジ回路である。ハーフブリッジ回路によれば、前記電源電圧の半分が抵抗／誘導負荷に利用することができ、又は全電源電圧が、ＰＤＰディスプレイドライバ内のような容量性負荷に利用することができる。典型的なハーフブリッジ回路において、前記スイッチは、ｎチャネルＭＯＳトランジスタのような、電界効果トランジスタ（ＦＥＴ）である。ローサイド・トランジスタのソース及びハイサイド・トランジスタのドレインは、それぞれ負及び正の直流電圧電源に接続される。前記ローサイド・トランジスタのドレイン及び前記ハイサイド・トランジスタのソースは、両方とも出力端子に接続される。これもｎチャネルＭＯＳトランジスタであるインバータのソースは、前記負の電源に接続される。
【０００２】
正の制御信号が、前記インバータ・トランジスタのゲートに加えられたときに、前記インバータ・トランジスタは導通するようになり、前記ローサイド・トランジスタのゲートは前記低直流電圧（アース）に接続され、前記ローサイド・トランジスタは非導通となる。前記ハイサイド・トランジスタは、前記正の制御信号が前記ハイサイド・トランジスタのゲートに加えられることにより駆動され、導通となる。前記出力端子はローレベルにある。一方、低い制御信号が、前記インバータ・トランジスタのゲート及び前記ハイサイド・トランジスタに供給されることができ、そのため、これらのトランジスタは非導通となる。この場合、前記ローサイド・トランジスタは駆動されている。
【０００３】
いずれの場合においても、通常の論理電源電圧は、効率的な駆動トランジスタには低すぎる。例えば、閾値電圧は１．５Ｖであり、典型的なトランジスタ・ドライバはゲート−ソース間電圧Ｖｇｓ＝１０Ｖを供給する。Ｖｇｓが増加するごとに、前記トランジスタの導通率は大いに増加することができる。
【０００４】
前記上側、即ちハイサイド・トランジスタは、前記高電圧電源を参照することにより、トリガさせることができる。しかし、前記ハイサイド・トランジスタのソース及び前記高電圧電源間の電位は、前記回路中の他のトランジスタの状態が変化するにつれて、変動を受ける。現存する回路構成は、ダイオード、コンデンサ、抵抗及び１５Ｖの補助電圧電源からなるブートストラップ回路を用いることにより、これらの変動を補償する。前記ブートストラップ回路は、前記出力端子及び前記ハイサイド・トランジスタのゲートの間に確立され、これにより電位を前記電源電圧の１５Ｖ近く上に上げる。前記上側トランジスタは前記出力端子における過渡現象によるスプリアス・トリガの影響を受けるかも知れないので、上記ブートストラップ回路は上記インバータを介して電流が流れるのを可能にすると共に時間遅延を設け、これにより、前記ハイサイド及びローサイド・トランジスタが同時に導通し得ないようにする。
【０００５】
一つのアプローチとして、前記補助電圧は、前記高直流電圧から抵抗を経て得られる。このアプローチの問題は、受け入れがたいレベルの電力損失を示す増加した回路温度である。前記電流及び関連した電力損失を低減するために、追加のスイッチが追加されることができる。
【０００６】
高電流パワー半導体において、前記補助電圧は、前記ハイサイド・トランジスタに負の電圧を供給することにより生成される。このアプローチの欠点は、前記インバータの各出力段階に別の変圧器又は変圧コイルを追加することが必要とされることである。
【０００７】
【発明が解決しようとする課題】
補助電圧電源を設けることを要せずに、電力損失を低減することにより、現存するブートストラップ回路に固有の制限を克服することができる、ハーフブリッジ回路の改良された構成に、現在需要がある。この目的のために、本発明は、何れかの独立請求項により規定されたハーフブリッジ回路を提供する。従属請求項は有利な実施例を規定する。
【０００８】
【課題を解決するための手段】
本発明のブリッジ回路は、追加の中間電圧補助電源の必要性を除去し、前記ハイサイド・トランジスタのスプリアス・トリガを除去し、これにより電力損失を抑制する「チャージトラップ（ｃｈａｒｇｅ ｔｒａｐ）」により、前記ローサイド・トランジスタ、前記ハイサイド・トランジスタ、又は両方のいずれかが駆動されるハーフブリッジ・ドライバを提供することにより上記の必要性を満たす。前記ドライバは好ましくは高電圧集積回路である。
【０００９】
簡潔には、本発明の好ましい実施例は、高電圧二重拡散ＭＯＳＦＥＴ（ＨＶ ＤＭＯＳ）である上側及び下側トランジスタを含むハーフブリッジ回路である。前記上側トランジスタは、ソースにおいて出力端子に、及びドレインにおいて高電圧が供給されている端子又はレールに接続される。例として、前記下側トランジスタはｎ型であり、ソースにおいて低電圧レールに（基本的にはアースに）、ドレインにおいて同じ出力端子に接続される。また、容量性負荷要素は、前記出力端子から前記低電圧レールに接続される。本発明の模範実施例において、制御回路は、前記上側トランジスタを駆動する制御信号を供給し、第２制御回路は、前記下側トランジスタを駆動する制御信号を供給する。前記第２制御回路は、ドレインにおいて前記出力端子に、及びソースにおいてダイオードのアノードに接続された第３電界効果トランジスタを含むチャージトラップである。前記ダイオードのカソードは、前記下側トランジスタのゲートに接続される。また、前記第２制御回路は、アノードが前記低電圧レールに接続されたツェナーダイオードと並列にされ、並びにドレインにおいて前記下側トランジスタのゲートに、及びソースにおいて前記低電圧レールに接続された第４電界効果トランジスタを含む。前記ツェナーダイオードは、前記下側トランジスタのゲートに加えられた電圧を安全なレベルに制限する。
【００１０】
本発明の他の実施例は、前記上側トランジスタにチャージトラップ制御回路を提供する。前記上側制御回路は、ドレインにおいて前記上側トランジスタのゲートに、及びソースにおいて前記低電圧レールに接続された第５電界効果トランジスタと、ドレインにおいて前記低電圧レールに、及びソースにおいて第２ダイオードのアノードに接続された第６電界効果トランジスタと、アノードにおいて前記上側トランジスタのソースに、及びカソードにおいて前記上側トランジスタのゲートに接続された第２電圧制限ツェナーダイオードとを含む。
【００１１】
本発明の一つの態様は、前記の上側及び下側チャージトラップ制御回路が、１つのハーフブリッジ回路として直列に、又は他の制御回路と共に個々に使われてもよいことである。
【００１２】
本発明の上記の実施例において、全てのトランジスタは電界効果トランジスタ（ＦＥＴ）である。しかし、本発明は、フルブリッジ回路及びハーフブリッジ回路両方において使用されることができ、並びに他のＭＯＳ型トランジスタ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のようなバイポーラトランジスタを含む、似た性質のトランジスタと共に使用されることができることは、後の記述からさらなる説明無しでも明らかになるであろう。
【００１３】
本発明の付加的な目的、利点及び新しい機能は、後続の記述の中で一部明らかになるであろうし、一部は下記の検討により当業者にさらに明白になるであろうし、又は本発明の実行により学習されてもよい。
【００１４】
【発明の実施の形態】
同じ符号が同じ構成要素を示す添付図面に説明された本発明の模範実施例を詳細に参照すると、図１は、本発明のローサイド・チャージトラップ１１０の実施例を用いるハーフブリッジ回路１００の電気接続図である。ローサイド・チャージトラップ回路１１０は、ローサイド・トランジスタＴ１をトリガするために電荷を供給する容量性負荷Ｃ、トリガ電圧を安全なレベルに制限するツェナーダイオードＺ１、及びＴ１のゲートでトリガ電圧を維持するためのダイオードＤ１のような、重要な機能を提供する。図１を参照すると、前記模範実施例において、ローサイド・チャージトラップ回路１１０は、ハーフブリッジ回路１００の構成要素である。ハーフブリッジ回路１００は、２つのスイッチング・トランジスタＴ１及びＴ２、出力端子１２０、並びに高電圧電源ＨＶを含む。前記高電圧電源ＨＶは、レール１３０において高電圧を供給する一方、レール１４０は相対的に低い電位である。下側、即ちローサイド電界効果トランジスタＴ１は、ソースにおいて低電圧レール１４０に、及びドレインにおいて出力端子１２０に接続される。ハイサイド電界効果トランジスタＴ２は、ドレインにおいて前記高電圧電源ＨＶに、及びソースにおいて出力端子１２０に接続される。例として、ハイサイド及びローサイド・トランジスタＴ１及びＴ２の両方とも高電圧二重拡散ＭＯＳＦＥＴ（ＨＶ ＤＭＯＳ）である。ローサイド・チャージトラップ回路１１０は、ダイオードＤ１と、ツェナーダイオードＺ１に並列な第４電界効果トランジスタＴ４とに直列に接続された第３電界効果トランジスタＴ３を含む。第３トランジスタＴ３は、ドレインにおいて前記出力端子１２０に、及びソースにおいてダイオードＤ１のアノードに接続される。この模範実施例において、第３トランジスタＴ３は高電圧ｎチャネル二重拡散ＭＯＳＦＥＴ（ＨＶ−ｎＤＭＯＳ）型トランジスタである。ダイオードＤ１のカソードは、ローサイド・トランジスタＴ１のゲートに接続される。第４トランジスタＴ４は、ドレインにおいてローサイド・トランジスタＴ１のゲートに、及びソースにおいて低電圧レール１４０に接続される。充電された容量性負荷Ｃは、出力端子１２０から低電圧レール１４０に接続される。
【００１５】
動作するため、例えば直流（ＤＣ）から交流（ＡＣ）に変換するために、ハーフブリッジ回路１００のトランジスタＴ１及びＴ２は、交互にトリガされなければならない。図１の例において、前記ハイサイド・トランジスタは、図２に示され、後に詳細に記述された本発明の別の実施例によるハイサイド・チャージトラップ回路２１０のように構成されることができるハイサイド・ドライブ１５０によりトリガされる。ローサイド・チャージトラップ１１０は、ローサイド・トランジスタＴ１をトリガするのに必要な電圧を供給する。
【００１６】
動作時において、Ｔ１をトリガするために、信号Ｓ１が第３トランジスタＴ３のゲートに加えられる。この場合、ローサイド・トランジスタＴ１のゲートは、既に充電された容量性負荷Ｃから第３トランジスタＴ３及びダイオードＤ１を通して充電される。ここで、容量性負荷Ｃの電荷はローサイド・トランジスタＴ１のゲートに加えられるので、ローサイド・トランジスタＴ１はトリガされ、その結果導通し始める。第４トランジスタＴ４に並列に接続され、ツェナーダイオードＺ１はＴ１のゲート電圧を安全な値に制限する。ローサイド・トランジスタＴ１から第３トランジスタＴ３のバックゲート・ダイオードを通してゲート電圧を放電することを防止することにより、ダイオードＤ１はこのローサイド・トランジスタＴ１の導通状態を維持する。容量性負荷Ｃが完全に放電されたとき、出力端子１２０の電圧は近似的に０Ｖになる。ローサイド・トランジスタＴ１は、第３トランジスタＴ３のスイッチオフし、第４トランジスタＴ４のスイッチオンすることにより、スイッチオフされる。第３トランジスタＴ３及び第４トランジスタＴ４は、それぞれ低電圧ＣＭＯＳ出力（例えば３．３Ｖ又は５Ｖ）により直接及び間接的に駆動される。
【００１７】
ここで図２を参照すると、本発明の別の模範実施例は、ハーフブリッジ回路１００の構成要素として示されるハイサイド・チャージトラップ回路２１０を確立する。ハイサイド・チャージトラップ回路２１０は、ソースにおいて低電圧レール１４０に、及びドレインにおいてハイサイド・トランジスタＴ２のゲートに接続された第５電界効果トランジスタＴ５を含む。また、ハイサイド・チャージトラップ回路２１０は、ダイオードＤ２に直列に接続された第６電界効果トランジスタＴ６を含む。類似した性質を持つ他の型のトランジスタが使用されることができるが、この模範実施例においては、第６電界効果トランジスタＴ６は高電圧ｎチャネル二重拡散ＭＯＳＦＥＴ（ＨＶ ｎＤＭＯＳ）型トランジスタである。第６トランジスタＴ６は、ドレインにおいて高電圧レール１３０に、及びソースにおいてダイオードＤ２のアノードに接続される。ダイオードＤ２のカソードはハイサイド・トランジスタＴ２のゲートに接続される。ツェナーダイオードＺ２は、出力端子１２０に接続され、Ｚ２のカソードによりハイサイド・トランジスタＴ２のゲートに接続される。充電されていない容量性負荷Ｃは出力端子１２０から低電圧レール１４０に接続される。
【００１８】
この別の実施例の作動は、前の実施例のものと非常に類似している。ローサイド・トランジスタＴ２は、ローサイド・チャージトラップ回路１１０のように構成されることができるローサイド・ドライブ２５０によりトリガされる。ハイサイド・トランジスタＴ２をトリガするために、信号Ｓ２は第６トランジスタＴ６に加えられる。ハイサイド・トランジスタＴ２のゲートはこれにより、高電圧電源ＨＶから第６トランジスタＴ６及びダイオードＤ２を通して充電される。ハイサイド・トランジスタＴ２はトリガされ、これにより導通し始め、これにより充電されていない容量性負荷Ｃを再充電する。ハイサイド・トランジスタＴ２のソース及びゲートと交差して接続され、ツェナーダイオードＺ２はＴ２のゲート電圧を安全な値に制限する。第６トランジスタＴ６のバックゲート・ダイオードを通してハイサイド・トランジスタＴ２からのゲート電圧の放電を防止することにより、ダイオードＤ２は、ハイサイド・トランジスタＴ２の導通状態を維持する。このように、容量性負荷Ｃは、出力端子１２０の電位が、高電圧レール１３０で測定される高電圧電源ＨＶの電圧とほぼ等しくなるように、完全に充電される。ハイサイド・トランジスタＴ２は、第６トランジスタＴ６をスイッチオフし、第５トランジスタＴ５をスイッチオンすることにより、スイッチオフされる。第５トランジスタＴ５及び第６トランジスタＴ６は、それぞれ低電圧ＣＭＯＳ出力（例えば３．３Ｖ又は５Ｖ）により直接及び間接的に駆動される。 ここで図３を参照すると、別の実施例では、ローサイド・チャージトラップ回路１１０及びハイサイド・チャージトラップ回路２１０の両方とも、それぞれローサイド・トランジスタＴ１及びハイサイド・トランジスタＴ２を駆動することに使用される。図３によると、図１及び図２について上に列記された構成要素は、ハイサイド・ドライブ１５０はハイサイド・チャージトラップ回路２１０であり、ローサイド・ドライブ２５０はローサイド・チャージトラップ回路１１０であるように結合される。
【００１９】
このように、好ましい実施例は、以下のように要約されることができる。ハーフブリッジ回路が、下側トランジスタＴ１及び上側トランジスタＴ２をそれぞれ駆動するため、ローサイド・ドライブ・モジュール１１０及びハイサイド・ドライブ・モジュール２１０を含む。各ドライブ・モジュール１１０、２１０は、ローサイド・ドライブ・モジュール１１０が容量性負荷Ｃ上の電荷によりローサイド・トランジスタＴ１を駆動し、ハイサイド・ドライブ・モジュール２１０が、高電圧電源で駆動されるごとに、容量性負荷Ｃを再充電するという点でチャージトラップ回路である。また、各チャージトラップ回路１１０、２１０は、駆動されたトランジスタＴ１、Ｔ２のゲートにおいて、意図的でない電荷の損失を防止するダイオードＤ１、Ｄ２、及び前記ゲート電圧を安全なレベルにクランプするツェナーダイオードＺ１、Ｚ２を含む。かくのごとく、前記ハーフブリッジ回路は、補助電力を要せずに、効率的に駆動される。
【００２０】
上述のことを考慮して、本発明がトランジスタをトリガするのに十分な信号を生成及び維持するための回路構成を提供することは、高く評価されるだろう。なお、上述のことは本発明の模範実施例のみに関することであり、前出の請求項により規定された本発明の範囲からはずれることなく、多数の改変がそこへ行われてもよいことは理解されるべきである。前記請求項において、どの引用符号も、前記請求項を制限するように解釈されるべきでない。「有する」という単語は、請求項に記載されたもの以外の要素又はステップの存在を除外しない。要素の先にくる「１つの」という単語は、複数のそのような要素の存在を除外しない。本発明は、いくつかの明確な要素を有するハードウェアの手段により、及び適切にプログラムされたコンピュータの手段により実施されることができる。いくつかの手段を列挙している前記の装置の請求項において、これらの手段のいくつかは、ハードウェアの１つ及び同一の要素により実施されることができる。特定の手段が、互いに異なる従属請求項において述べられているという、単なる事実は、これらの手段の組み合わせが有利に使われることができないことを示さない。
【図面の簡単な説明】
【図１】本発明の模範実施例の改良されたローサイド・ドライブを使用するハーフブリッジ回路の電気接続図である。
【図２】本発明の模範実施例の改良されたハイサイド・ドライブを使用するハーフブリッジ回路の接続図である。
【図３】本発明の模範実施例の改良されたハイサイド・ドライブに並行して改良されたローサイド・ドライブを使用するハーフブリッジ回路の接続図である。
本発明は、一般的には制御回路、より詳細にはハーフブリッジ回路に関する。
【０００１】
【従来の技術】
ブリッジ回路は当技術分野において知られており、典型的には直流電圧を高周波交流電圧に変換する。高電圧ハーフブリッジ回路のアプリケーションは、ガス放電ランプの電子安定器、スイッチモード電源、モータードライブ、ＤＣ−ＡＣ変換器、及びプラズマディスプレイパネル（ＰＤＰ）ドライバを含む。原則的には、ブリッジ回路は、高及び低電源電圧の間に直列に接続され、並びに交互に前記高及び低電源電圧に出力端子を接続するためにプッシュプル形式で作動される、２つのスイッチから構成される。スイッチの１つの枝路しかない場合には、前記回路はハーフブリッジ回路である。ハーフブリッジ回路によれば、前記電源電圧の半分が抵抗／誘導負荷に利用することができ、又は全電源電圧が、ＰＤＰディスプレイドライバ内のような容量性負荷に利用することができる。典型的なハーフブリッジ回路において、前記スイッチは、ｎチャネルＭＯＳトランジスタのような、電界効果トランジスタ（ＦＥＴ）である。ローサイド・トランジスタのソース及びハイサイド・トランジスタのドレインは、それぞれ負及び正の直流電圧電源に接続される。前記ローサイド・トランジスタのドレイン及び前記ハイサイド・トランジスタのソースは、両方とも出力端子に接続される。これもｎチャネルＭＯＳトランジスタであるインバータのソースは、前記負の電源に接続される。
【０００２】
正の制御信号が、前記インバータ・トランジスタのゲートに加えられたときに、前記インバータ・トランジスタは導通するようになり、前記ローサイド・トランジスタのゲートは前記低直流電圧（アース）に接続され、前記ローサイド・トランジスタは非導通となる。前記ハイサイド・トランジスタは、前記正の制御信号が前記ハイサイド・トランジスタのゲートに加えられることにより駆動され、導通となる。前記出力端子はローレベルにある。一方、低い制御信号が、前記インバータ・トランジスタのゲート及び前記ハイサイド・トランジスタに供給されることができ、そのため、これらのトランジスタは非導通となる。この場合、前記ローサイド・トランジスタは駆動されている。
【０００３】
いずれの場合においても、通常の論理電源電圧は、効率的な駆動トランジスタには低すぎる。例えば、閾値電圧は１．５Ｖであり、典型的なトランジスタ・ドライバはゲート−ソース間電圧Ｖｇｓ＝１０Ｖを供給する。Ｖｇｓが増加するごとに、前記トランジスタの導通率は大いに増加することができる。
【０００４】
前記上側、即ちハイサイド・トランジスタは、前記高電圧電源を参照することにより、トリガさせることができる。しかし、前記ハイサイド・トランジスタのソース及び前記高電圧電源間の電位は、前記回路中の他のトランジスタの状態が変化するにつれて、変動を受ける。現存する回路構成は、ダイオード、コンデンサ、抵抗及び１５Ｖの補助電圧電源からなるブートストラップ回路を用いることにより、これらの変動を補償する。前記ブートストラップ回路は、前記出力端子及び前記ハイサイド・トランジスタのゲートの間に確立され、これにより電位を前記電源電圧の１５Ｖ近く上に上げる。前記上側トランジスタは前記出力端子における過渡現象によるスプリアス・トリガの影響を受けるかも知れないので、上記ブートストラップ回路は上記インバータを介して電流が流れるのを可能にすると共に時間遅延を設け、これにより、前記ハイサイド及びローサイド・トランジスタが同時に導通し得ないようにする。
【０００５】
一つのアプローチとして、前記補助電圧は、前記高直流電圧から抵抗を経て得られる。このアプローチの問題は、受け入れがたいレベルの電力損失を示す増加した回路温度である。前記電流及び関連した電力損失を低減するために、追加のスイッチが追加されることができる。
【０００６】
高電流パワー半導体において、前記補助電圧は、前記ハイサイド・トランジスタに負の電圧を供給することにより生成される。このアプローチの欠点は、前記インバータの各出力段階に別の変圧器又は変圧コイルを追加することが必要とされることである。
【０００７】
【発明が解決しようとする課題】
補助電圧電源を設けることを要せずに、電力損失を低減することにより、現存するブートストラップ回路に固有の制限を克服することができる、ハーフブリッジ回路の改良された構成に、現在需要がある。この目的のために、本発明は、何れかの独立請求項により規定されたハーフブリッジ回路を提供する。従属請求項は有利な実施例を規定する。
【０００８】
【課題を解決するための手段】
本発明のブリッジ回路は、追加の中間電圧補助電源の必要性を除去し、前記ハイサイド・トランジスタのスプリアス・トリガを除去し、これにより電力損失を抑制する「チャージトラップ（ｃｈａｒｇｅ ｔｒａｐ）」により、前記ローサイド・トランジスタ、前記ハイサイド・トランジスタ、又は両方のいずれかが駆動されるハーフブリッジ・ドライバを提供することにより上記の必要性を満たす。前記ドライバは好ましくは高電圧集積回路である。
【０００９】
簡潔には、本発明の好ましい実施例は、高電圧二重拡散ＭＯＳＦＥＴ（ＨＶ ＤＭＯＳ）である上側及び下側トランジスタを含むハーフブリッジ回路である。前記上側トランジスタは、ソースにおいて出力端子に、及びドレインにおいて高電圧が供給されている端子又はレールに接続される。例として、前記下側トランジスタはｎ型であり、ソースにおいて低電圧レールに（基本的にはアースに）、ドレインにおいて同じ出力端子に接続される。また、容量性負荷要素は、前記出力端子から前記低電圧レールに接続される。本発明の模範実施例において、制御回路は、前記上側トランジスタを駆動する制御信号を供給し、第２制御回路は、前記下側トランジスタを駆動する制御信号を供給する。前記第２制御回路は、ドレインにおいて前記出力端子に、及びソースにおいてダイオードのアノードに接続された第３電界効果トランジスタを含むチャージトラップである。前記ダイオードのカソードは、前記下側トランジスタのゲートに接続される。また、前記第２制御回路は、アノードが前記低電圧レールに接続されたツェナーダイオードと並列にされ、並びにドレインにおいて前記下側トランジスタのゲートに、及びソースにおいて前記低電圧レールに接続された第４電界効果トランジスタを含む。前記ツェナーダイオードは、前記下側トランジスタのゲートに加えられた電圧を安全なレベルに制限する。
【００１０】
本発明の他の実施例は、前記上側トランジスタにチャージトラップ制御回路を提供する。前記上側制御回路は、ドレインにおいて前記上側トランジスタのゲートに、及びソースにおいて前記低電圧レールに接続された第５電界効果トランジスタと、ドレインにおいて前記低電圧レールに、及びソースにおいて第２ダイオードのアノードに接続された第６電界効果トランジスタと、アノードにおいて前記上側トランジスタのソースに、及びカソードにおいて前記上側トランジスタのゲートに接続された第２電圧制限ツェナーダイオードとを含む。
【００１１】
本発明の一つの態様は、前記の上側及び下側チャージトラップ制御回路が、１つのハーフブリッジ回路として直列に、又は他の制御回路と共に個々に使われてもよいことである。
【００１２】
本発明の上記の実施例において、全てのトランジスタは電界効果トランジスタ（ＦＥＴ）である。しかし、本発明は、フルブリッジ回路及びハーフブリッジ回路両方において使用されることができ、並びに他のＭＯＳ型トランジスタ及び絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）のようなバイポーラトランジスタを含む、似た性質のトランジスタと共に使用されることができることは、後の記述からさらなる説明無しでも明らかになるであろう。
【００１３】
本発明の付加的な目的、利点及び新しい機能は、後続の記述の中で一部明らかになるであろうし、一部は下記の検討により当業者にさらに明白になるであろうし、又は本発明の実行により学習されてもよい。
【００１４】
【発明の実施の形態】
同じ符号が同じ構成要素を示す添付図面に説明された本発明の模範実施例を詳細に参照すると、図１は、本発明のローサイド・チャージトラップ１１０の実施例を用いるハーフブリッジ回路１００の電気接続図である。ローサイド・チャージトラップ回路１１０は、ローサイド・トランジスタＴ１をトリガするために電荷を供給する容量性負荷Ｃ、トリガ電圧を安全なレベルに制限するツェナーダイオードＺ１、及びＴ１のゲートでトリガ電圧を維持するためのダイオードＤ１のような、重要な機能を提供する。図１を参照すると、前記模範実施例において、ローサイド・チャージトラップ回路１１０は、ハーフブリッジ回路１００の構成要素である。ハーフブリッジ回路１００は、２つのスイッチング・トランジスタＴ１及びＴ２、出力端子１２０、並びに高電圧電源ＨＶを含む。前記高電圧電源ＨＶは、レール１３０において高電圧を供給する一方、レール１４０は相対的に低い電位である。下側、即ちローサイド電界効果トランジスタＴ１は、ソースにおいて低電圧レール１４０に、及びドレインにおいて出力端子１２０に接続される。ハイサイド電界効果トランジスタＴ２は、ドレインにおいて前記高電圧電源ＨＶに、及びソースにおいて出力端子１２０に接続される。例として、ハイサイド及びローサイド・トランジスタＴ１及びＴ２の両方とも高電圧二重拡散ＭＯＳＦＥＴ（ＨＶ ＤＭＯＳ）である。ローサイド・チャージトラップ回路１１０は、ダイオードＤ１と、ツェナーダイオードＺ１に並列な第４電界効果トランジスタＴ４とに直列に接続された第３電界効果トランジスタＴ３を含む。第３トランジスタＴ３は、ドレインにおいて前記出力端子１２０に、及びソースにおいてダイオードＤ１のアノードに接続される。この模範実施例において、第３トランジスタＴ３は高電圧ｎチャネル二重拡散ＭＯＳＦＥＴ（ＨＶ−ｎＤＭＯＳ）型トランジスタである。ダイオードＤ１のカソードは、ローサイド・トランジスタＴ１のゲートに接続される。第４トランジスタＴ４は、ドレインにおいてローサイド・トランジスタＴ１のゲートに、及びソースにおいて低電圧レール１４０に接続される。充電された容量性負荷Ｃは、出力端子１２０から低電圧レール１４０に接続される。
【００１５】
動作するため、例えば直流（ＤＣ）から交流（ＡＣ）に変換するために、ハーフブリッジ回路１００のトランジスタＴ１及びＴ２は、交互にトリガされなければならない。図１の例において、前記ハイサイド・トランジスタは、図２に示され、後に詳細に記述された本発明の別の実施例によるハイサイド・チャージトラップ回路２１０のように構成されることができるハイサイド・ドライブ１５０によりトリガされる。ローサイド・チャージトラップ１１０は、ローサイド・トランジスタＴ１をトリガするのに必要な電圧を供給する。
【００１６】
動作時において、Ｔ１をトリガするために、信号Ｓ１が第３トランジスタＴ３のゲートに加えられる。この場合、ローサイド・トランジスタＴ１のゲートは、既に充電された容量性負荷Ｃから第３トランジスタＴ３及びダイオードＤ１を通して充電される。ここで、容量性負荷Ｃの電荷はローサイド・トランジスタＴ１のゲートに加えられるので、ローサイド・トランジスタＴ１はトリガされ、その結果導通し始める。第４トランジスタＴ４に並列に接続され、ツェナーダイオードＺ１はＴ１のゲート電圧を安全な値に制限する。ローサイド・トランジスタＴ１から第３トランジスタＴ３のバックゲート・ダイオードを通してゲート電圧を放電することを防止することにより、ダイオードＤ１はこのローサイド・トランジスタＴ１の導通状態を維持する。容量性負荷Ｃが完全に放電されたとき、出力端子１２０の電圧は近似的に０Ｖになる。ローサイド・トランジスタＴ１は、第３トランジスタＴ３のスイッチオフし、第４トランジスタＴ４のスイッチオンすることにより、スイッチオフされる。第３トランジスタＴ３及び第４トランジスタＴ４は、それぞれ低電圧ＣＭＯＳ出力（例えば３．３Ｖ又は５Ｖ）により直接及び間接的に駆動される。
【００１７】
ここで図２を参照すると、本発明の別の模範実施例は、ハーフブリッジ回路１００の構成要素として示されるハイサイド・チャージトラップ回路２１０を確立する。ハイサイド・チャージトラップ回路２１０は、ソースにおいて低電圧レール１４０に、及びドレインにおいてハイサイド・トランジスタＴ２のゲートに接続された第５電界効果トランジスタＴ５を含む。また、ハイサイド・チャージトラップ回路２１０は、ダイオードＤ２に直列に接続された第６電界効果トランジスタＴ６を含む。類似した性質を持つ他の型のトランジスタが使用されることができるが、この模範実施例においては、第６電界効果トランジスタＴ６は高電圧ｎチャネル二重拡散ＭＯＳＦＥＴ（ＨＶ ｎＤＭＯＳ）型トランジスタである。第６トランジスタＴ６は、ドレインにおいて高電圧レール１３０に、及びソースにおいてダイオードＤ２のアノードに接続される。ダイオードＤ２のカソードはハイサイド・トランジスタＴ２のゲートに接続される。ツェナーダイオードＺ２は、出力端子１２０に接続され、Ｚ２のカソードによりハイサイド・トランジスタＴ２のゲートに接続される。充電されていない容量性負荷Ｃは出力端子１２０から低電圧レール１４０に接続される。
【００１８】
この別の実施例の作動は、前の実施例のものと非常に類似している。ローサイド・トランジスタＴ２は、ローサイド・チャージトラップ回路１１０のように構成されることができるローサイド・ドライブ２５０によりトリガされる。ハイサイド・トランジスタＴ２をトリガするために、信号Ｓ２は第６トランジスタＴ６に加えられる。ハイサイド・トランジスタＴ２のゲートはこれにより、高電圧電源ＨＶから第６トランジスタＴ６及びダイオードＤ２を通して充電される。ハイサイド・トランジスタＴ２はトリガされ、これにより導通し始め、これにより充電されていない容量性負荷Ｃを再充電する。ハイサイド・トランジスタＴ２のソース及びゲートと交差して接続され、ツェナーダイオードＺ２はＴ２のゲート電圧を安全な値に制限する。第６トランジスタＴ６のバックゲート・ダイオードを通してハイサイド・トランジスタＴ２からのゲート電圧の放電を防止することにより、ダイオードＤ２は、ハイサイド・トランジスタＴ２の導通状態を維持する。このように、容量性負荷Ｃは、出力端子１２０の電位が、高電圧レール１３０で測定される高電圧電源ＨＶの電圧とほぼ等しくなるように、完全に充電される。ハイサイド・トランジスタＴ２は、第６トランジスタＴ６をスイッチオフし、第５トランジスタＴ５をスイッチオンすることにより、スイッチオフされる。第５トランジスタＴ５及び第６トランジスタＴ６は、それぞれ低電圧ＣＭＯＳ出力（例えば３．３Ｖ又は５Ｖ）により直接及び間接的に駆動される。 ここで図３を参照すると、別の実施例では、ローサイド・チャージトラップ回路１１０及びハイサイド・チャージトラップ回路２１０の両方とも、それぞれローサイド・トランジスタＴ１及びハイサイド・トランジスタＴ２を駆動することに使用される。図３によると、図１及び図２について上に列記された構成要素は、ハイサイド・ドライブ１５０はハイサイド・チャージトラップ回路２１０であり、ローサイド・ドライブ２５０はローサイド・チャージトラップ回路１１０であるように結合される。
【００１９】
このように、好ましい実施例は、以下のように要約されることができる。ハーフブリッジ回路が、下側トランジスタＴ１及び上側トランジスタＴ２をそれぞれ駆動するため、ローサイド・ドライブ・モジュール１１０及びハイサイド・ドライブ・モジュール２１０を含む。各ドライブ・モジュール１１０、２１０は、ローサイド・ドライブ・モジュール１１０が容量性負荷Ｃ上の電荷によりローサイド・トランジスタＴ１を駆動し、ハイサイド・ドライブ・モジュール２１０が、高電圧電源で駆動されるごとに、容量性負荷Ｃを再充電するという点でチャージトラップ回路である。また、各チャージトラップ回路１１０、２１０は、駆動されたトランジスタＴ１、Ｔ２のゲートにおいて、意図的でない電荷の損失を防止するダイオードＤ１、Ｄ２、及び前記ゲート電圧を安全なレベルにクランプするツェナーダイオードＺ１、Ｚ２を含む。かくのごとく、前記ハーフブリッジ回路は、補助電力を要せずに、効率的に駆動される。
【００２０】
上述のことを考慮して、本発明がトランジスタをトリガするのに十分な信号を生成及び維持するための回路構成を提供することは、高く評価されるだろう。なお、上述のことは本発明の模範実施例のみに関することであり、前出の請求項により規定された本発明の範囲からはずれることなく、多数の改変がそこへ行われてもよいことは理解されるべきである。前記請求項において、どの引用符号も、前記請求項を制限するように解釈されるべきでない。「有する」という単語は、請求項に記載されたもの以外の要素又はステップの存在を除外しない。要素の先にくる「１つの」という単語は、複数のそのような要素の存在を除外しない。本発明は、いくつかの明確な要素を有するハードウェアの手段により、及び適切にプログラムされたコンピュータの手段により実施されることができる。いくつかの手段を列挙している前記の装置の請求項において、これらの手段のいくつかは、ハードウェアの１つ及び同一の要素により実施されることができる。特定の手段が、互いに異なる従属請求項において述べられているという、単なる事実は、これらの手段の組み合わせが有利に使われることができないことを示さない。
【図面の簡単な説明】
【図１】本発明の模範実施例の改良されたローサイド・ドライブを使用するハーフブリッジ回路の電気接続図である。
【図２】本発明の模範実施例の改良されたハイサイド・ドライブを使用するハーフブリッジ回路の接続図である。
【図３】本発明の模範実施例の改良されたハイサイド・ドライブに並行して改良されたローサイド・ドライブを使用するハーフブリッジ回路の接続図である。
Claims (10)
- 出力端子に接続されたソース及び高直流電圧を供給するためのレールに接続されたドレインを持つ上側トランジスタと、
低直流電圧を供給するためのレールに接続されたソース及び前記出力端子に接続されたドレインを持つ下側トランジスタと、
前記上側トランジスタの制御端子に信号を加えることにより前記上側トランジスタを駆動するための上側トランジスタ制御回路と、
前記下側トランジスタの制御端子に信号を加えることにより前記下側トランジスタを駆動するための下側トランジスタ制御回路と、
を有するハーフブリッジ回路であって、
前記下側トランジスタ制御回路が、
前記出力端子に接続されたドレイン及びカソードが前記下側トランジスタの前記制御端子に接続されているダイオードのアノードに接続されたソースを持つ第３トランジスタと、
前記下側トランジスタの前記制御端子に接続されたドレイン及び前記低直流電圧を供給するためのレールに接続されたソースを持つ第４トランジスタと、
を有するハーフブリッジ回路。 - 前記下側トランジスタが高電圧二重拡散ＭＯＳＦＥＴ（ＨＶ ＤＭＯＳ）である請求項１に記載のハーフブリッジ回路。
- 前記第３トランジスタが高電圧二重拡散ｎチャネルＭＯＳＦＥＴ（ＨＶ ｎＤＭＯＳ）である請求項１に記載の装置。
- 前記下側トランジスタ制御回路が、さらに、アノードが前記低直流電圧を供給するためのレールに接続され、カソードが前記下側トランジスタの前記制御端子を安全な電圧に制限するために該下側トランジスタの前記制御端子に接続されたツェナーダイオードを有する請求項１に記載のハーフブリッジ回路。
- 出力端子に接続されたソース及び高直流電圧を供給するためのレールに接続されたドレインを持つ上側トランジスタと、
低直流電圧を供給するためのレールに接続されたソース及び前記出力端子に接続されたドレインを持つ下側トランジスタと、
前記下側トランジスタの制御端子に信号を加えることにより前記下側トランジスタを駆動する下側トランジスタ制御回路と、
前記上側トランジスタの制御端子に信号を加えることにより前記上側トランジスタを駆動する上側トランジスタ制御回路と、
を有するハーフブリッジ回路であって、
前記上側トランジスタ制御回路が、
前記上側トランジスタの前記制御端子に接続されたドレイン及び前記低直流電圧を供給するためのレールに接続されたソースを持つ第３トランジスタと、
前記高直流電圧を供給するためのレールに接続されたドレイン及びカソードが前記上側トランジスタの前記制御端子に接続されているダイオードのアノードに接続されたソースを持つ第４トランジスタと、
を有するハーフブリッジ回路。 - 前記下側トランジスタが高電圧二重拡散ＭＯＳＦＥＴ（ＨＶ ＤＭＯＳ）である請求項５に記載のハーフブリッジ回路。
- 前記第４トランジスタが高電圧二重拡散ｎチャネルＭＯＳＦＥＴ（ＨＶ ｎＤＭＯＳ）である請求項５に記載のハーフブリッジ回路。
- 前記上側トランジスタ制御回路が、さらに、アノードが前記上側トランジスタのソースに接続され、カソードが前記上側トランジスタの前記制御端子を安全な電圧に制限するために前記上側トランジスタの前記制御端子に接続されたツェナーダイオードを有する請求項５に記載のハーフブリッジ回路。
- 出力端子に接続されたソース及び高直流電圧を供給するためのレールに接続されたドレインを持つ上側トランジスタと、
低直流電圧を供給するためのレールに接続されたソース及び前記出力端子に接続されたドレインを持つ下側トランジスタと、
前記下側トランジスタの制御端子に信号を加えることにより前記下側トランジスタを駆動するための下側トランジスタ制御回路と、
前記上側トランジスタの制御端子に信号を加えることにより前記上側トランジスタを駆動するための上側トランジスタ制御回路と、
を有するハーフブリッジ回路であって、
前記下側トランジスタ制御回路が、
前記出力端子に接続されたドレイン及びカソードが前記下側トランジスタの前記制御端子に接続されているダイオードのアノードに接続されたソースを持つ第３トランジスタと、
前記下側トランジスタの前記制御端子に接続されたドレイン及び前記低直流電圧を供給するためのレールに接続されたソースを持つ第４トランジスタと、
を有するハーフブリッジ回路であって、
前記上側トランジスタ制御回路が、
前記上側トランジスタの前記制御端子に接続されたドレイン及び前記低直流電圧を供給するためのレールに接続されたソースを持つ第５トランジスタと、
前記高直流電圧を供給するためのレールに接続されたドレイン及びカソードが前記上側トランジスタの前記制御端子に接続されている第２ダイオードのアノードに接続されたソースを持つ第６トランジスタと、
を有するハーフブリッジ回路。 - 請求項１、５、又は９に記載のハーフブリッジ回路と、
前記出力端子に接続された容量性負荷と、を有する合成回路。
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