KR100696719B1 - 동적 백게이트 바이어싱을 갖는 부트스트랩 다이오드이뮬레이터 - Google Patents

동적 백게이트 바이어싱을 갖는 부트스트랩 다이오드이뮬레이터 Download PDF

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Abstract

하프-브릿지 스위칭 회로에서 사용하기 위한 부트스트랩 다이오드 이뮬레이터 회로는 서로 토템 폴 구성에서 접속된 트랜지스터들과, 상기 트랜지스터들을 구동하기 위한 구동회로와, 그리고 상위측 구동 회로에 전력을 공급하기 위한 부트스트랩 캐패시터를 이용한다. 상기 부트스트랩 다이오드 이뮬레이터 회로는 게이트와, 백게이트와, 소스와, 그리고 드레인을 구비하는 LDMOS 트랜지스터와, 여기서 상기 LDMOS 트랜지스터의 드레인은 상위측 공급 노드에 연결되고, 상기 LDMOS 트랜지스터의 소스는 하위측 공급 노드에 연결되며; 상기 LDMOS 트랜지스터의 게이트에 전기적으로 연결된 게이트 제어 회로와; 그리고 상기 LDMOS 트랜지스터의 백게이트에 전기적으로 연결된 동적 백게이트 바이어싱 회로를 포함한다. 상기 LDMOS 트랜지스터가 턴온된 때, 상기 LDMOS 트랜지스터의 드레인의 전압에 근접하지만 이보다 약간 작은 전압을 LDMOS 트랜지스터의 백게이트에 인가함으로써, 상기 동적 백게이트 바이어싱 회로는 상기 LDMOS 트랜지스터의 백게이트를 동적으로 바이어싱하도록 동작한다.

Description

동적 백게이트 바이어싱을 갖는 부트스트랩 다이오드 이뮬레이터{BOOTSTRAP DIODE EMULATOR WITH DYNAMIC BACK-GATE BIASING}
본 발명은 부트스트랩 캐패시터 충전회로(bootstrap capacitor charging circuit)에서 부트스트랩 다이오드들을 이뮬레이트(emulate)하는 회로와 고전압 하프-브릿지 구동회로(high voltage half-bridge driver circuit)에 관한 것이다.
고전압 하프-브릿지 스위칭 회로들은 모터 구동기, 형광 램프용 전자식 밸라스트 및 전원 장치와 같은 다양한 애플리케이션들에서 사용된다. 상기 하프-브릿지 회로들은 DC 고전압 전원 장치 양단에 배치되는 토템폴 접속 스위칭 소자들의 쌍(a pair of totem pole connected switching elements)(예컨대, 트랜지스터들, IGBT들, 및/또는 FET 디바이스들)을 이용한다. 예를 들어, 도 1을 보면, 종래 기술에 알려진 종래의 하프-브릿지 스위칭 회로(100)가 도시된다. 하프-브릿지 스위칭 회로(100)는 부하 노드 "A"에서 토템폴 구성으로 서로 접속된 트랜지스터들(105a 및 105b)과, 트랜지스터(105a)의 드레인 및 트랜지스터(105b)의 소스에 전기적으로 접속된 DC 전원(110)과, 트랜지스터들(105a 및 105b)의 게이트들에 각각 전기적으로 접속되어 트랜지스터들(105a 및 105b)을 턴온 및 턴오프하는 적당한 제어 신호들을 공급하는 게이트 구동 버퍼들(DRV1 및 DRV2)과, 그리고 FET 디바이스들(105a 및 105b)에 전력을 각각 공급하기 위한 DC 전원(DC1 및 DC2)을 포함한다. DC 전원(DC1 및 DC2)은 일반적으로 DC 전원(110)보다 전압이 낮은바, 이는 트랜지스터들(105a 및 105b)을 적절히 구동하는데 필요한 게이트 구동 전압 레벨들이 일반적으로 DC 전원(110)에 의해 공급되는 전압보다 매우 낮기 때문이다. 도 1에 도시된 바와 같이, 하위 트랜지스터(105b)와, DC 전원(DC2), DC 전원(110), 및 DRV2 모두는 공통 노드 "B"를 공유하고, 그리고 상위 트랜지스터(105a)와, DC 전원(DC1), 및 DRV1은 공통 부하 노드 "A"를 공유한다.
동작시에, 트랜지스터들(105a 및 105b)은 정반대로 제어되어, 트랜지스터들(105a 및 105b)이 절대 동시에 턴온되지 않는다. 즉, 트랜지스터(105a)가 턴온된 때는 트랜지스터(105b)는 턴오프 상태에 있고, 그 역도 그러하다. 이러한 방식으로, 소정의 순간에 어떠한 트랜지스터들(105a 및 105b)이 턴온되어 있는냐에 따라, 부하 노드 "A"(즉, 부하에 접속된 출력 노드)의 전압은 고정되어 있지 않고, DC 전원(10)의 전압 레벨 또는 0V를 나타낸다.
DC 전원(DC2)은 예를 들어 DC 전원(110)으로부터 적당한 전압 레벨을 태핑(tapping)함으로써 비교적 용이하게 유도되는바(예컨대, 전압 분배기를 사용함으로써), 이는 전원(DC2) 및 DC 전원(110)이 공통 노드를 공유하고 있기 때문이다. 그러나, 전원(DC1)이 DC 전원(110)과의 관계에서 부동(float)되어야 할 필요가 있기 때문에, DC 전원(DC1)을 유도하는데는 "부트스트랩(bootstrap)" 기술이 필요하다. 이러한 목적으로, 전원(DC1)은 DC 전원(DC2)으로부터 유도되는바, 예를 들어, 도 2에 도시되는 바와 같이, DC 전원들(DC1 및 DC2) 사이에 고전압 다이오드(DBS) 를 접속함으로써 유도할 수 있다. 커패시터(CBS)가 구동기 DRV1에 전력을 공급하는데 사용되는 전원(DC1)으로서 기능한다.
트랜지스터(105b)가 턴온되면, 부하 노드 "A"는 유효하게 0V에 접속되고, 그리고 다이오드 DBS는 전류가 전원(DC2)으로부터 캐패시터(CBS)로 흐르도록 하여, 캐패시터(CBS)를 대략 DC 전원(DC2)의 전압 레벨에까지 충전한다. 트랜지스터 FET(105b)가 턴오프되고 트랜지스터(105a)가 턴온되면, 부하 노드 "A"에서의 전압은 대략 DC 전원(110)의 전압 레벨로 나타나고, 이는 다이오드(DBS)가 역바이어스(reverse bias)되도록 하여, DC2로부터 캐패시터(CBS)로 어떠한 전류의 흐름도 없도록 한다. 다이오드(DBS)가 역바이어스되어 있는 동안, 캐패시터(CBS)에 저장된 전하는 버퍼(DRV1)에 전압을 공급한다. 그러나, 캐패시터(CBS)는 유한한 시간 동안만 DRV1에 전압을 공급할 것이고, 따라서 트랜지스터(105a)는 턴오프되고 트랜지스터(105b)는 턴온되어 캐패시터(CBS)에 저장된 전하를 다시 채울필요가 있다.
현재 다수의 하프-브릿지 구동회로에서, 부트스트랩 캐패시터 및 부트스트랩 다이오드(DBS) 비아(via)가 칩 외부에 제공되는 별개의 소자들로부터 형성되는바, 이는 부트스트랩 캐패시터의 필요한 용량과 부트스트랩 다이오드의 필요한 항복전압 및 피크 전류 용량이 칩상(on chip)에 형성되기에는 너무 크기 때문이다.
Warmerdam에 허여된 미국 특허 번호 5,502,632(이하, "632" 참조)는 부트스트랩 다이오드 이뮬레이터를 이용하는 고전압 집적회로 구동기에 관한 것이다. 상기 이뮬레이터는 하위측 구동회로가 구동할 때만 부트스트랩 캐패시터를 충전하도록 제어되는 LDMOS를 포함한다. 상기 LDMOS 트랜지스터는 그 소스 전극이 하위 전 원 노드에 접속되고 그 드레인 전극이 부트스트랩 캐패시터에 접속되어 있는 소스 팔로워 구성(source follower configuration)에서 동작한다. 상기 LDMOS 트랜지스터가 구동되는 동안에, 기생 트랜지스터를 통해 전도되는 전류를 제한하는바, 이는 이러한 전도가 부트스트랩 캐패시터(C1)를 충전하는데 이용가능한 전류를 션트(shunt)하기 때문이다. 게다가, LDMOS 트랜지스터를 턴온하는데 필요한 일정한 4V의 게이트-투-소스 전압을 보장하기 위해, 상기 "632"의 LDMOS 트랜지스터의 백게이트(back-gate)는 정상 동작 동안에 바이어스 전압(biase voltage)으로 고정된다.
"632"특허에 개시된 이뮬레이터와 같은 종래의 부트스트랩 다이오드 이뮬레이터들이 기생 트랜지스터를 통한 전류를 제한한다고 하더라도, 이러한 이뮬레이터들은 불리하게 적어도 일부의 전류가 기생 트랜지스터에 의해 접지로 션트되도록 하여, 충전하는데 필요한 전류의 적어도 일부를 부트스트랩 캐패시터로부터 뺏는다고 믿어진다. 이러한 방식으로, 상기 부트스트랩 캐패시터는 더 느리게 충전되어, 이러한 종래의 부트스트랩 다이오드 이뮬레이터를 고주파수 하프-브릿지 구동기 애플리케이션들과 같은 특정 애플리케이션들에 대해서는 비효율적으로 만든다.
본 발명의 목적은 전술한 종래의 부트스트랩 다이오드 이뮬레이터의 단점을 극복하는 것이다. 이러한 목적을 위해, 본 발명은 LDMOS가 턴온된 때, LDMOS 트랜지스터의 백게이트에 LDMOS 트랜지스터의 드레인의 전압에 가깝지만 이보다 약간 작은 전압을 인가함으로써, 상기 LDMOS트랜지스터의 백게이트를 동적(dynamically)으로 바이어싱하도록 동작가능한 부트스트랩 다이오드 이뮬레이터를 제공한다. 이러한 방식으로, 기생 트랜지스터의 베이스-이미터 접합(base-emitter junction)은 역바이어스된 상태로 존재하여, 절대 턴온되지 않아서 부트스트랩 캐패시터 충전으로부터 전류를 션트하지 않는다. 게다가, 이러한 동적 바이어싱은 LDMOS 트랜지스터의 턴온 임계가 그 0 전압 바이어싱 크기에 가깝게 되도록 하여, 소정의 게이트 투 소스 전압에 대해 그 Rdson을 최소화하도록 한다.
도 1은 종래의 고전압 하프-브릿지 구동회로를 예시한다.
도 2는 부트스트랩 다이오드 및 부트스트랩 캐패시터를 이용하는 종래의 고전압 하프-브릿지 구동회로를 예시한다.
도 3은 본 발명에 따라 부트스트랩 다이오드 이뮬레이터를 이용하는 하프-브릿지 구동회로를 예시한다.
도 4는 도 3의 부트스트랩 다이오드 이뮬레이터를 더 세부적으로 도시하는 블록 다이어그램이다.
도 5는 본 발명에 따른 게이트 제어 회로를 예시한다.
도 6은 본 발명에 따른 예시적인 동적 백게이트 바이어싱 회로(dynamic back-gate biasing circuit)를 예시한다.
도 7은 본 발명에 따른 하프-브릿지 게이트 구동 집적회로를 예시한다.
이제 도 3을 보면, 본 발명에 따른 하프-브릿지 스위칭 회로(300)가 도시된 다. 하프-브릿지 스위칭 회로(300)는 다이오드(DBS) 대신에 부트스트랩 다이오드 이뮬레이터(302)가 제공되는 것을 제외하고는, 도 2의 종래의 스위칭 회로와 유사하다. 부트스트랩 다이오드 이뮬레이터(302)는, 하위측 구동기(DRV2)가 FET 디바이스(105b)를 턴온하도록 동작될 때, 하위측 전원(DC2)과 대략 동일한 전압을 상위측 공급 노드(305)에 제공하도록 동작한다. 특히, 트랜지스터(105b)가 턴온된 때, 부트스트랩 다이오드 이뮬레이터(302)는 전류가 전원(DC2)으로부터 캐패시터(CBS)로 흐르도록 하여, 캐패시터(CBS)를 대략 DC 전원(DC2)의 전압 레벨에까지 충전시킨다. 트랜지스터(105b)가 턴오프되고 트랜지스터(105a)가 턴온된 때, 부트스트랩 캐패시터(CBS)에 저장된 전하가 버퍼(DRV1)에 전압을 공급하고, 부트스트랩 다이오드 이뮬레이터(302)는 DC2로부터 캐패시터(CBS)로의 전류 흐름을 막는다. FET 디바이스들(105a 및 105b)은 IGBT들과 같은 다른 스위칭 디바이스들을 사용하여 구현될 수 있음을 인식해야 한다. 또한, 상위측 및 하위측 제어 입력들(HIN 및 LIN)은 본 발명과 밀접한 관계가 있는 것이 아니고 단일 제어 입력과 같은 임의의 수의 제어 입력들로도 대체될 수 있음을 인식해야 한다. 이러한 단일 제어 입력은 버퍼들(DRV1 및 DRV2) 중 하나에 직접 공급될 것이고, 상기 버퍼들(DRV1 및 DRV2) 중 다른 하나는 상기 단일 제어 입력의 역(inversion)을 공급받는다. 이러한 "역"은 예를 들면 기술분야에 공지된 종래 인버터 게이트(inverter gate)를 사용함으로써 달성될 수 있다.
이제 도 4에서, 본 발명에 따른 예시적인 부트스트랩 다이오드 이뮬레이 터(302)가 도시된다. 부트스트랩 다이오드 이뮬레이터(302)는 LDMOS 트랜지스터(405)와, 상기 LDMOS 트랜지스터(405)의 게이트에 전기적으로 연결된 게이트 제어 회로(410)와, 그리고 상기 LDMOS 트랜지스터(405)의 백게이트에 전기적으로 연결된 동적 백게이트 바이어싱 회로(415)를 포함한다. 게이트 제어 회로(410) 및 동적 백게이트 바이어싱 회로(415)는 또한 하위측 공급 및 리턴 노드들과 하위측 제어 입력(LIN)에 접속된다. 상기 LDMOS 트랜지스터(405)의 소스는 하위측 공급 노드(Vcc)에 접속되고 LDMOS 트랜지스터(405)의 드레인 단자는 부트스트랩 캐패시터(CBS)에 접속된다.
LDMOS 트랜지스터(405)는 상위측 웰(high-side well)의 총 둘레에 따른 LDMOS 트랜지스터(405)의 온-저항(on-resistance)을 가지면서, 상기 상위측 웰의 둘레 주변에 형성된다. 상기 LDMOS 트랜지스터(405)의 온저항은 LDMOS 트랜지스터(405)의 짧은 턴온 시간 동안에 부트스트랩 캐패시터(CBS)를 충전하는데 필요한 전류를 지원할 수 있도록 충분히 작게 만들어진다.
게이트 제어 회로(410)는, 하위측 구동기(DRV2)가 FET 디바이스(105b)를 턴온하도록 동작될 때, LDMOS 트랜지스터(405)를 턴온하도록 동작하는 회로소자를 포함한다. 이러한 목적으로, 게이트 제어 회로(410)는 하위측 구동기(DRV2)가 동작되는지 여부를 표시하는 하위측 구동기 제어 입력(LIN)을 수신한다. 이제 도 5에서, 본 발명에 따른 예시적인 게이트 제어 회로(410)가 도시된다. 게이트 제어 회로(410)는 LDMOS 트랜지스터(405)와 하위측 리턴 노드(Gnd) 사이에서 노드 "D"에서 토템폴 구성으로 접속된 트랜지스터들(530 및 535)과, 노드 "D"와 하위측 공급 노드(Vcc) 모두에 전기적으로 연결된 트랜지스터(525)와, LDMOS 트랜지스터(405)의 백게이트와 하위측 리턴 노드(Gnd) 사이에 전기적으로 연결된 트랜지스터(545)와, 트랜지스터들(525, 530, 535 및 545)의 게이트들에 전기적으로 연결된 인버터(505)와, 트랜지스터(530)의 드레인에 전기적으로 연결된 캐패시터(540)와, 캐패시터(540)에 전기적으로 연결된 인버터(515)와, 인버터(515)와 하위측 리턴 노드(Gnd) 사이에 연결된 전류원(510)과, 그리고 인버터(515)와 하위측 공급 노드(Vcc) 사이에 연결된 트랜지스터(520)를 포함하며, 여기서 트랜지스터(520)의 게이트는 노드 "D"에 연결되어 있다.
동작시에, 게이트 제어 회로(410)는 하위측 구동기 제어 입력(LIN)에 따라 LDMOS 트랜지스터(405)를 턴온한다. 이러한 목적으로, 게이트 제어 회로(410)는 LDMOS 트랜지스터의 소스와의 관계에서 LDMOS 트랜지스터(405)의 게이트에 양의 전압을 공급한다. LDMOS 트랜지스터(405)의 소스가 하위측 공급 노드(Vcc)에 접속되기 때문에, 하위측 공급 노드(Vcc) 보다 높게 LDMOS 트랜지스터(405)의 게이트를 구동하기 위해서는 충전 펌프(charge pump)가 필요하다. 이는 부트스트랩 충전 캐패시터(540)에 의해 그리고 상기 전압을 LDMOS 트랜지스터(405)의 게이트에 인가함으로써 수행된다.
하위측 제어 입력(LIN)이 낮을 때(예컨대, 0V), 캐패시터(540)의 각 노드에서의 전압은 0V로 홀딩(hold)된다. LDMOS 트랜지스터(405)의 게이트가 트랜지스터 들(530 및 535)에 의해 0V에 홀딩되고, LDMOS 트랜지스터(405)의 백게이트가 트랜지스터(545)에 의해 0V에 홀딩된다. 이러한 상태에서, LDMOS 트랜지스터(405)의 게이트 및 몸체(body)에 인가된 전압들은 LDMOS 트랜지스터(405)의 소스 노드에 대해 음이다. 따라서, LDMOS 트랜지스터(405)는 오프상태에 있고 그리고 "몸체 효과(body effect)"가 0V 몸체/소스 바이어스 레벨의 턴온 임계보다 높게 LDMOS 트랜지스터(405)의 턴온 임계를 증가시킨다. 이는 LDMOS 트랜지스터(405)가 잘못된 시간, 특히 부하-노드 "A"의 전압 천이(transition) 동안에 턴온되어서는 안되기 때문에 중요하다. 부하 노드 "A"에서 dV/dt가 큰 애플리케이션에서, LDMOS 트랜지스터(405)의 밀러 효과 전류(miller effect current)가 매우 크고, 이에 따라 LDMOS 트랜지스터(405)의 게이트에서의 전압의 상승을 야기한다. "몸체 효과"를 이용하여 LDMOS 트랜지스터(405)의 턴온 임계를 최대화함으로써, LDMOS 트랜지스터(405)의 의도하지 않은 턴온의 가능성이 최소화된다.
하위측 제어 입력(LIN)이 높은 때, 트랜지스터들(530 및 535)은 턴오프되고 트랜지스터(525)는 턴온된다. 노드 "D"에서의 전압은 유한한 지연(finite delay)이 있은 후에 트랜지스터(525)에 의해 Vcc로 된다. 상기 유한한 지연은 트랜지스터(530)의 몸체 다이오드를 통한 캐패시터(540)와 LDMOS 트랜지스터(405)의 게이트에 의한 노드 "D"의 용량성 부하로 인한 것이다. 이러한 유한한 시간 동안에, 트랜지스터(520)는 턴온상태에 있고, 노드 "E"는 하이(high)에 홀딩되고, 그리고 노드 "F"는 로우(low)로 구동된다. 이는 캐패시터(540) 양단의 전압이 노드 "F"에 대해 서 증가하도록 한다. 노드 "D"에서의 전압이 대략 하위측 공급 노드(Vcc) 전압으로 일단 상승하면, 트랜지스터(520)는 턴오프되고 노드 "E"에서의 전압은 전류원(510)에 의해 낮아진다. 이는 노드 "F"에서의 전압이 인버터(515)에 의해 하위측 공급 노드(Vcc)가 되도록 하고, 그리고 노드 "G"에서의 전압이 캐패시터(540)에 유지되는 충전 전압의 양과 동일한 전압 만큼 하위측 공급 노드(Vcc)보다 높게 되도록 한다. 이 시간에 노드 "G"에서의 유효 전압 크기는 이상적으로 하위측 공급 노드(Vcc)의 두 배이다. 그러나, 노드 "G"에서의 전압은 일반적으로 트랜지스터(530)의 몸체 다이오드 전압 강하와 트랜지스터(520)의 임계 전압의 합과 대략 동일한 양만큼 전압이 더 낮다. 그렇지만, 노드 "G"에서의 전압(하위측 공급 노드(Vcc)의 대략 두 배)이 실질적으로 LDMOS 트랜지스터(405)의 임계 전압보다 높기 때문에, LDMOS 트랜지스터(405)는 턴온된다. 이는 LDMOS 트랜지스터(405)의 드레인 노드가 대략 하위측 공급 노드(Vcc)로 부트스트랩 캐패시터(CBS)를 충전하도록 한다.
이제 도 6에서, 본 발명에 따른 예시적인 동적 백게이트 바이어싱 회로(415)가 도시된다. 동적 백게이트 바이어싱 회로(415)는 트랜지스터(635)와, 트랜지스터(635)의 게이트에 전기적으로 연결된 인버터(605)와, 하위측 리턴 노드(Gnd)에 전기적으로 연결된 전류원과, 하위측 공급 노드(Vcc)와 전류원(610) 사이에 전기적으로 연결된 트랜지스터(620)와, 하위측 리턴 노드(Gnd)에 전기적으로 연결된 전류원(615)과, 전류원(615)과 LDMOS 트랜지스터(405)의 드레인 사이에 전기적으로 연결된 트랜지스터(625)와, 그리고 LDMOS 트랜지스터(405)의 백게이트와 하위측 리턴 노드(Gnd) 사이에 전기적으로 연결된 기생 트랜지스터(630)를 포함한다.
LDMOS 트랜지스터(405)가 턴온된 때, 부트스트랩 캐패시터(CBS)는 대략 하위측 공급 노드(Vcc)와 동일한 전압으로 충전하기 시작한다. 부트스트랩 캐패시터가 충전하는데 걸리는 시간은 부트스트랩 캐패시터(CBS)의 용량과 LDMOS 트랜지스터(405)의 Rdson에 따른다. 상기 Rdson의 값은 LDMOS 트랜지스터(405)의 크기와, LDMOS 트랜지스터(405)의 턴온 임계에 상대적인 LDMOS 트랜지스터(405)의 게이트에 인가되는 전압 모두에 의존한다. 전술한 바와 같이, LDMOS 트랜지스터(405)의 백게이트에 인가되는 전압은 소스 전압에 대해 음으로 유지되어 LDMOS 트랜지스터(405)가 부적당한 시간에 턴온되지 않도록 돕는다. 그러나, 이는, LDMOS 트랜지스터(405)의 백게이트가 그 소스와 동일한 전위에 홀딩된 경우보다, LDMOS 트랜지스터(405)의 Rdson이 소정의 게이트 투 소스 전압에 대해 더 커지게 한다. LDMOS 트랜지스터(405)의 더 큰 Rdson은 부트스트랩 캐패시터(CBS)가 그 최대 레벨까지 충전되는데 필요한 시간을 불리하게도 증가시킨다.
따라서, 큰 Rdson에 대해 교정하기 위해서, 부트스트랩 캐패시터가 충전되는 동안에 백게이트의 전압을 상승시키는 것이 바람직하다. 이러한 방식으로, 부트스트랩 캐패시터(CBS)를 충전하는데 필요한 시간은 감소된다. 그러나, 트랜지스터들(405 및 625)의 LDMOS 구성으로 인해, 만약 LDMOS 트랜지스터들(405 및 625)의 백게이트 전압이 LDMOS 트랜지스터들(405 및 625)의 드레인들의 전압으로 또는 드레인들의 전압에 가깝게 상승된다면, 전류의 기생 션트가 일어날 것이다. 전류의 기생 션트는 기생 PNP 트랜지스터(630)에 의해 모델링되며, 상기 기생 PNP 트랜지스터(630)는 턴온된 때 LDMOS 트랜지스터들(405 및 625)의 드레인들로부터 전류를 하위측 리턴 노드(Gnd)로 션트하도록 동작하여, 부트스트랩 캐패시터(CBS)를 충전하는데 필요한 전류를 유용(divert)한다.
상기 단점을 교정하기 위해서, 트랜지스터들(620, 625, 630 및 635) 및 전류원들(610 및 615)이 동적 백게이트 바이어싱 회로(415)를 형성한다. 이 회로(415)는 LDMOS 트랜지스터(405 및 625)의 드레인들의 전압에 근접하지만 항상 이보다 약간 작은 전압을 LDMOS 트랜지스터(405 및 625)의 백게이트에 인가하도록 동작한다. 이러한 방식으로, 기생 트랜지스터(630)의 베이스-이미터 접합은 역바이어스된 상태에 있고 이에 따라 턴온되지 않는다.
동적 백게이트 바이어싱 회로(415)는 LDMOS 트랜지스터(405)의 턴온 시간 동안에 LDMOS 트랜지스터(405)의 드레인에서의 전압을 감지함으로써 동작한다. 상기 턴온 시간 동안에서, 트랜지스터(635)는 턴온되고, 그리고 노드들 "H" 및 "I"는 트랜지스터들(635 및 545)에 의해 각각 0V에 유지된다. 트랜지스터의 게이트 및 소스가 동일한 전위에 홀딩되기 때문에, 트랜지스터(620)는 턴오프된다. 트랜지스터(625)의 게이트는 0V에 홀딩되고 이 시간 동안에 또한 턴오프되어 있다. 하위측 제어 입력(LIN)이 하이가 된 때, LDMOS 트랜지스터들(405 및 625)의 백게이트 접속들은 트랜지스터(545)에 의해 0V에 홀딩된다.
이제 도 7에서, 본 발명에 따른 예시적인 하프-브릿지 집적회로(700)가 도시된다. 집적회로(700)는 평평한 비계층적 표현(flattened non-hierarchal representation)에서 게이트 제어 회로(410)와, LDMOS 트랜지스터(405)와, 동적 백게이트 바이어싱 회로(415)와, 상위측 구동기(DRV1)과, 그리고 하위측 구동 기(DRV2)를 포함한다. 하프-브릿지 집적회로(700)는 모터 구동기, 형광 램프용 전자식 밸라스트 및 전원 장치와 같은 다양한 애플리케이션들에서 트랜지스터들(105a 및 105b)을 구동하기 위해 종래 하프-브릿지 구동회로에서 사용된다.

Claims (12)

  1. 하프-브릿지 스위칭 회로 - 상기 스위칭 회로는 a)부하 노드에서 토템 폴 구성으로 서로 접속되는 하위측 및 상위측 트랜지스터들과, 여기서 상기 하위측 및 상위측 트랜지스터들은 각각 게이트 노드들을 구비하며; b)상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 전기적으로 연결되는 구동회로와, 여기서 상기 구동회로는 적어도 하나의 제어 입력에 의해 제어가능하며; c)하위측 공급 노드에 하위측 전압을 공급하는 하위측 전원과; 그리고 d)상위측 공급 노드와 상기 부호 노드 사이에 연결되는 부트스트랩 캐패시터를 포함하며 - 에 사용하기 위한 부트스트랩 다이오드 이뮬레이터 회로로서:
    게이트, 백게이트, 소스, 및 드레인을 구비한 LDMOS 트랜지스터와, 여기서 상기 LDMOS 트랜지스터의 상기 드레인은 상기 상위측 공급 노드에 연결되고, 상기 LDMOS 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며;
    상기 LDMOS 트랜지스터의 상기 게이트에 전기적으로 연결되는 게이트 제어 회로와; 그리고
    상기 LDMOS 트랜지스터의 상기 백게이트에 전기적으로 연결되는 동적 백게이트 바이어싱 회로를 포함하며,
    상기 게이트 제어 회로는 적어도 하나의 제어 입력에 따라 상기 LDMOS 트랜지스터를 턴온하도록 동작하고 그리고 상기 동적 백게이트 바이어싱 회로는 상기 LDMOS 트랜지스터가 턴온된 때, 상기 LDMOS 트랜지스터의 상기 드레인의 전압에 근 접하지만 이보다 약간 작은 전압을 상기 LDMOS 트랜지스터의 상기 백게이트에 인가함으로써 상기 LDMOS 트랜지스터의 상기 백게이트를 동적으로 바이어싱하도록 동작하는 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로.
  2. 제 1항에 있어서, 상기 하위측 및 상위측 트랜지스터들은 FET 디바이스들과 IGBT 디바이스들 중 하나를 포함하는 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로.
  3. 제 1항에 있어서, 상기 구동회로는 각각 상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 연결되는 하위측 및 상위측 구동회로들을 포함하는 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로.
  4. 제 3항에 있어서, 상기 적어도 하나의 제어 입력은 상위측 제어 입력과 하위측 제어 입력을 포함하고, 상기 상위측 구동회로는 상기 상위측 제어 입력에 의해 제어가능하며, 상기 하위측 구동회로는 상기 하위측 제어 입력에 의해 제어가능한 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로.
  5. 제 1항에 있어서, 상기 게이트 제어 회로는:
    각각 소스, 드레인, 및 게이트 노드들을 구비한 제 1 및 제 2 트랜지스터들과, 여기서 상기 제 1 트랜지스터의 상기 소스는 제 1 노드에서 상기 제 2 트랜지 스터의 상기 드레인에 연결되고, 상기 제 1 트랜지스터의 상기 드레인은 상기 LDMOS 트랜지스터의 상기 게이트에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;
    소스, 드레인, 및 게이트 노드들을 구비하는 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 드레인은 상기 제 1 노드에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며;
    소스, 드레인, 및 게이트 노드들을 구비한 제 4 트랜지스터와, 여기서 상기 제 4 트랜지스터의 상기 드레인은 상기 LDMOS 트랜지스터의 상기 백게이트에 연결되며, 상기 제 4 트랜지스터의 상기 소스는 상기 하위측 리턴 노드에 연결되며,
    입력 및 출력을 구비한 제 1 인버터와, 여기서 상기 제 1 인버터의 상기 입력은 상기 하위측 제어 입력에 연결되고, 상기 제 1 인버터의 상기 출력은 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들의 상기 게이트들에 연결되며;
    제 1 및 제 2 단자들을 구비한 캐패시터와, 여기서 상기 캐패시터의 상기 제 1 단자는 상기 LDMOS 트랜지스터의 상기 게이트에 연결되며;
    입력 및 출력을 구비한 제 2 인버터와, 여기서 상기 제 2 인버터의 상기 출력은 상기 캐패시터의 상기 제 2 단자에 연결되며;
    소스, 드레인, 및 게이트 노드들을 구비한 제 5 트랜지스터와, 여기서 상기 제 5 트랜지스터의 상기 드레인은 상기 제 2 인버터의 상기 입력에 연결되며, 상기 제 5 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며, 상기 제 5 트랜지스터의 상기 게이트는 상기 제 1 노드에 연결되며; 그리고
    제 1 및 제 2 단자들을 구비한 제 1 전류원을 포함하며,
    상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 인버터의 상기 입력에 연결되고, 상기 제 1 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되는 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로.
  6. 제 1항에 있어서, 상기 동적 백게이트 바이어싱 회로는:
    소스, 드레인, 및 게이트 노드들을 구비한 제 1 트랜지스터와, 여기서 상기 게이트 노드는 인버터를 통해 상기 하위측 제어 입력에 연결되며, 상기 제 1 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;
    소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 2 트랜지스터와, 여기서 상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 상기 드레인에 연결되며, 상기 제 2 트랜지스터의 상기 백게이트는 상기 LDMOS 트랜지스터의 상기 백게이트에 연결되며, 상기 제 2 트랜지스터의 상기 드레인은 상기 하위측 공급 노드에 연결되며;
    제 1 및 제 2 단자들을 구비한 제 1 전류원과, 여기서 상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 트랜지스터의 상기 소스에 연결되며, 상기 제 1 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며;
    소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 소스는 상기 제 2 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 게이트는 상기 LDMOS 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 드레인은 상기 LDMOS 트랜지스터의 상기 드레인에 연결되며;
    제 1 및 제 2 단자들을 구비한 제 2 전류원과, 여기서 상기 제 2 전류원의 상기 제 1 단자는 상기 제 3 트랜지스터의 상기 소스에 연결되며, 상기 제 2 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며; 그리고
    베이스, 이미터, 및 콜렉터 노드들을 구비한 PNP 기생 트랜지스터를 포함하며,
    상기 기생 트랜지스터의 상기 베이스는 상기 LDMOS 트랜지스터의 상기 드레인에 연결되며, 상기 기생 트랜지스터의 상기 이미터는 상기 LDMOS 트랜지스터의 상기 백게이트에 연결되며, 상기 기생 트랜지스터의 상기 콜렉터는 상기 하위측 리턴 노드에 연결되는 것을 특징으로 하는 부트스트랩 다이오드 이뮬레이터 회로.
  7. 부하 노드에서 토템폴 구성으로 서로 전기적으로 접속된 하위측 및 상위측 트랜지스터들 - 상기 하위측 및 상위측 트랜지스터들은 각각 게이트 노드들을 구비하며, 상위측 공급 노드와 상기 부하 노드 사이에 부트스트랩 캐패시터가 전기적으로 연결되며 - 을 제어하는 하프-브릿지 스위칭 회로로서:
    상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 전기적으로 연결되는 구동회로와, 여기서 상기 구동회로는 적어도 하나의 제어 입력에 의해 제어가능하며;
    하위측 공급 노드에 하위측 전압을 공급하는 하위측 전원과; 그리고
    상기 하위측 공급 노드에 연결됨과 아울러 소스, 게이트, 드레인, 및 백게이트 노드들을 구비한 LDMOS를 포함하는 부트스트랩 다이오드 이뮬레이터 회로를 포함하며,
    상기 LDMOS 트랜지스터는, 상기 하위측 구동회로가 동작될 때, 상기 하위측 전압과 동일한 전압을 상기 상위측 공급 노드에 공급하도록 제어가능하며,
    상기 부트스트랩 다이오드 이뮬레이터는 상기 LDMOS 트랜지스터의 상기 드레인 노드의 전압에 근접하지만 이보다 약간 작은 전압을 상기 LDMOS 트랜지스터의 상기 백게이트에 인가함으로써 상기 LDMOS 트랜지스터의 상기 백게이트 노드를 동적으로 바이어싱하도록 동작하는 것을 특징으로 하는 하프-브릿지 스위칭 회로.
  8. 제 7항에 있어서, 상기 하위측 및 상위측 트랜지스터들은 FET 디바이스들과 IGBT 디바이스들 중 하나를 포함하는 것을 특징으로 하는 하프-브릿지 스위칭 회로.
  9. 제 7항에 있어서, 상기 구동회로는 각각 상기 하위측 및 상위측 트랜지스터들의 상기 게이트 노드들에 연결되는 하위측 및 상위측 구동회로들을 포함하는 것을 특징으로 하는 하프-브릿지 스위칭 회로.
  10. 제 9항에 있어서, 상기 적어도 하나의 제어 입력은 상위측 제어 입력과 하위측 제어 입력을 포함하고, 상기 상위측 구동 회로는 상기 상위측 제어 입력에 의해 제어가능하며, 상기 하위측 구동 회로는 상기 하위측 제어 입력에 의해 제어가능한 것을 특징으로 하는 하프-브릿지 스위칭 회로.
  11. 제 7항에 있어서, 상기 부트스트랩 다이오드 이뮬레이터는 상기 적어도 하나의 제어 입력에 따라 상기 LDMOS 트랜지스터를 턴온하도록 동작하는 게이트 제어 회로를 더 포함하며,
    상기 게이트 제어 회로는:
    각각 소스, 드레인, 및 게이트 노드들을 구비한 제 1 및 제 2 트랜지스터들과, 여기서 상기 제 1 트랜지스터의 상기 소스는 제 1 노드에서 상기 제 2 트랜지스터의 상기 드레인에 연결되고, 상기 제 1 트랜지스터의 상기 드레인은 상기 LDMOS 트랜지스터의 상기 게이트에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;
    소스, 드레인, 및 게이트 노드들을 구비하는 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 드레인은 상기 제 1 노드에 연결되고, 상기 제 2 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며;
    소스, 드레인, 및 게이트 노드들을 구비한 제 4 트랜지스터와, 여기서 상기 제 4 트랜지스터의 상기 드레인은 상기 LDMOS 트랜지스터의 상기 백게이트에 연결되며, 상기 제 4 트랜지스터의 상기 소스는 상기 하위측 리턴 노드에 연결되며,
    입력 및 출력을 구비한 제 1 인버터와, 여기서 상기 제 1 인버터의 상 기 입력은 상기 하위측 제어 입력에 연결되고, 상기 제 1 인버터의 상기 출력은 상기 제 1, 제 2, 제 3, 및 제 4 트랜지스터들의 상기 게이트들에 연결되며;
    제 1 및 제 2 단자들을 구비한 캐패시터와, 여기서 상기 캐패시터의 상기 제 1 단자는 상기 LDMOS 트랜지스터의 상기 게이트에 연결되며;
    입력 및 출력을 구비한 제 2 인버터와, 여기서 상기 제 2 인버터의 상기 출력은 상기 캐패시터의 상기 제 2 단자에 연결되며;
    소스, 드레인, 및 게이트 노드들을 구비한 제 5 트랜지스터와, 여기서 상기 제 5 트랜지스터의 상기 드레인은 상기 제 2 인버터의 상기 입력에 연결되며, 상기 제 5 트랜지스터의 상기 소스는 상기 하위측 공급 노드에 연결되며, 상기 제 5 트랜지스터의 상기 게이트는 상기 제 1 노드에 연결되며; 그리고
    제 1 및 제 2 단자들을 구비한 제 1 전류원을 포함하며,
    상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 인버터의 상기 입력에 연결되고, 상기 제 1 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되는 것을 특징으로 하는 하프-브릿지 스위칭 회로.
  12. 제 7항에 있어서, 상기 부트스트랩 다이오드 이뮬레이터는 상기 LDMOS 트랜지스터가 턴온된 때, 상기 LDMOS 트랜지스터의 상기 드레인의 전압에 근접하지만 이보다 약간 작은 전압을 상기 LDMOS 트랜지스터의 상기 백게이트에 인가함으로써 상기 LDMOS 트랜지스터의 상기 백게이트를 동적으로 바이어싱하도록 동작하는 동적 백게이트 바이어싱 회로를 포함하며,
    상기 동적 백게이트 바이어싱 회로는:
    소스, 드레인, 및 게이트 노드들을 구비한 제 1 트랜지스터와, 여기서 상기 게이트 노드는 인버터를 통해 상기 하위측 제어 입력에 연결되며, 상기 제 1 트랜지스터의 상기 소스는 하위측 리턴 노드에 연결되며;
    소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 2 트랜지스터와, 여기서 상기 제 2 트랜지스터의 상기 게이트는 상기 제 1 트랜지스터의 상기 드레인에 연결되며, 상기 제 2 트랜지스터의 상기 백게이트는 상기 LDMOS 트랜지스터의 상기 백게이트에 연결되며, 상기 제 2 트랜지스터의 상기 드레인은 상기 하위측 공급 노드에 연결되며;
    제 1 및 제 2 단자들을 구비한 제 1 전류원과, 여기서 상기 제 1 전류원의 상기 제 1 단자는 상기 제 2 트랜지스터의 상기 소스에 연결되며, 상기 제 1 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며;
    소스, 드레인, 게이트, 및 백게이트 노드들을 구비한 제 3 트랜지스터와, 여기서 상기 제 3 트랜지스터의 상기 소스는 상기 제 2 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 게이트는 상기 LDMOS 트랜지스터의 상기 게이트에 연결되며, 상기 제 3 트랜지스터의 상기 드레인은 상기 LDMOS 트랜지스터의 상기 드레인에 연결되며;
    제 1 및 제 2 단자들을 구비한 제 2 전류원과, 여기서 상기 제 2 전류원의 상기 제 1 단자는 상기 제 3 트랜지스터의 상기 소스에 연결되며, 상기 제 2 전류원의 상기 제 2 단자는 상기 하위측 리턴 노드에 연결되며; 그리고
    베이스, 이미터, 및 콜렉터 노드들을 구비한 PNP 기생 트랜지스터를 포함하며,
    상기 기생 트랜지스터의 상기 베이스는 상기 LDMOS 트랜지스터의 상기 드레인에 연결되며, 상기 기생 트랜지스터의 상기 이미터는 상기 LDMOS 트랜지스터의 상기 백게이트에 연결되며, 상기 기생 트랜지스터의 상기 콜렉터는 상기 하위측 리턴 노드에 연결되는 것을 특징으로 하는 하프-브릿지 스위칭 회로.
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