JP5537479B2 - スイッチ回路及び半導体回路 - Google Patents
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Description
HN1〜HN2…双方向スイッチNMOSトランジスタ
HP1…ソースフォロア回路PMOSトランジスタ
SH…共有ソース端子
GH…共有ゲート端子
s1〜s2…入出力端子
VDD、VSS…基準電源
SWIN1…論理入力端子
SWIN2…双方向スイッチ回路制御信号
n1〜n4…ノード1〜4
DZ1〜DZ3…ツェナーダイオード
I1…定電流源
Vgsp、VgsN…ゲート・ソース間電圧
Cgd…ゲート・ドレイン間容量
Cgs…ゲート・ソース間容量
Csub1〜2…基板容量
R1…抵抗
LP1…短絡スイッチ回路PMOSトランジスタ
LN1…短絡スイッチ回路NMOSトランジスタ
GLP…LP1制御端子
GLN…LN1制御端子
IN…入力端子
TIN…駆動回路制御信号
HVout、LVout…出力端子
Claims (9)
- 第1の入出力端子がドレイン端子に接続される第1のMOSトランジスタと、第2の入出力端子がドレイン端子に接続される第2のMOSトランジスタとを有し、前記第1のMOSトランジスタのソース端子と前記第2のMOSトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第1のMOSトランジスタのゲート端子と前記第2のMOSトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
前記双方向スイッチ回路の前記共有ソース端子及び前記共有ゲート端子に接続され、前記共有ソース端子の電位である共有ソース電位の変動に対して前記共有ゲート端子の電位を同相で追従させ、ゲート制御信号により前記双方向スイッチ回路のオンまたはオフ制御を行う電圧制御回路と、を備え、
前記電圧制御回路は、
第1の電源端子及び前記共有ソース端子に接続され、論理入力端子から入力される入力制御信号を、前記共有ソース電位を基準とする制御信号にレベルシフトを行う第1のラッチ回路と、
前記共有ソース端子に接続され、前記共有ソース電位に基づいて一定の内部電圧を生成する電圧生成回路と、
前記共有ソース端子に接続され、前記内部電圧が電源として入力され、前記制御信号に基づいて前記共有ゲート端子に前記ゲート制御信号を送る第2のラッチ回路と、から構成され、
前記電圧制御回路は、第2の電源端子と前記共有ソース端子に接続されるノイズ除去回路をさらに有し、
前記第1のラッチ回路及び前記電圧生成回路は、前記ノイズ除去回路の入力部に接続され、
前記第2のラッチ回路及び前記共有ソース端子は、前記ノイズ除去回路の出力部に接続され、
前記ノイズ除去回路は、前記第1のラッチ回路の動作により発生する電流と、前記内部電圧を生成するための定電流源からの電流とを、前記共有ソース端子を経由せずに前記第2の電源端子に流すスイッチ回路。 - 請求項1に記載のスイッチ回路において、
前記ノイズ除去回路は、ソースフォロア接続される第3のMOSトランジスタと、前記第3のMOSトランジスタのドレイン端子にアノードが接続される第1のダイオードにて構成され、
前記第3のMOSトランジスタのゲート端子に前記共有ソース端子が接続され、前記第3のMOSトランジスタのソース端子に前記第1のラッチ回路と前記電圧生成回路が接続され、前記第1のダイオードのカソードに前記第2の電源端子が接続されるスイッチ回路。 - 請求項2に記載のスイッチ回路において、
前記第3のMOSトランジスタのソース端子はノードと接続され、
前記電圧制御回路は、アノードが前記ノードと接続され、カソードが前記共有ソース端子と接続される第2のダイオードを有するスイッチ回路。 - 請求項1に記載のスイッチ回路において、
前記電圧制御回路は、前記電圧生成回路の出力部と前記共有ゲート端子の間に接続され、前記共有ゲート端子への前記ゲート制御信号のスルーレート制御を行うスルーレート制御回路を備えるスイッチ回路。 - 請求項4に記載のスイッチ回路において、
前記スルーレート制御回路は、前記内部電圧が入力されるスルーレート制御抵抗と、前記スルーレート制御抵抗及び前記共有ソース端子に接続されるバッファから構成されるスイッチ回路。 - 請求項1に記載のスイッチ回路において、
前記スイッチ回路は、前記双方向スイッチ回路の前記第2の入出力端子に接続され、かつ接地される短絡スイッチ回路を備え、
前記双方向スイッチ回路がオフ動作時に前記短絡スイッチ回路はオン動作し、前記双方向スイッチ回路がオン動作時に前記短絡スイッチ回路はオフ動作するスイッチ回路。 - 送信信号を出力する送信回路と、前記送信信号の反射信号を増幅しディジタル信号に変換を行なう受信回路と前記送信回路とを分離するスイッチ回路と、を備え、
前記スイッチ回路は、
前記送信回路の出力部に接続される第1の入出力端子がドレイン端子に接続される第1のMOSトランジスタと、前記受信回路の入力部に接続される第2の入出力端子がドレイン端子に接続される第2のMOSトランジスタとを有し、前記第1のMOSトランジスタのソース端子と前記第2のMOSトランジスタのソース端子が接続されて共有ソース端子を構成し、前記第1のMOSトランジスタのゲート端子と前記第2のMOSトランジスタのゲート端子が接続されて共有ゲート端子を構成する双方向スイッチ回路と、
前記双方向スイッチ回路の前記共有ソース端子及び前記共有ゲート端子に接続され、前記共有ソース端子の電位である共有ソース電位の変動に対して前記共有ゲート端子の電位を同相で追従させ、ゲート制御信号により前記双方向スイッチ回路のオンまたはオフ制御を行う電圧制御回路と、を備え、
前記スイッチ回路は前記送信回路と単一半導体基板上に形成され、
前記電圧制御回路は、
第1の電源端子及び前記共有ソース端子に接続され、論理入力端子から入力される入力制御信号を、前記共有ソース電位を基準とする制御信号にレベルシフトを行う第1のラッチ回路と、
前記共有ソース端子に接続され、前記共有ソース電位に基づいて一定の内部電圧を生成する電圧生成回路と、
前記共有ソース端子に接続され、前記内部電圧が電源として入力され、前記制御信号に基づいて前記共有ゲート端子に前記ゲート制御信号を送る第2のラッチ回路と、から構成され、前記電圧制御回路は、第2の電源端子と前記共有ソース端子に接続されるノイズ除去回路をさらに有し、
前記第1のラッチ回路及び前記電圧生成回路は、前記ノイズ除去回路の入力部に接続され、
前記第2のラッチ回路及び前記共有ソース端子は、前記ノイズ除去回路の出力部に接続され、
前記ノイズ除去回路は、前記第1のラッチ回路の動作により発生する電流と、前記内部電圧を生成するための定電流源からの電流とを、前記共有ソース端子を経由せずに前記第2の電源端子に流す半導体回路。 - 請求項7に記載の半導体回路において、
前記ノイズ除去回路は、ソースフォロア接続される第3のMOSトランジスタと、前記第3のMOSトランジスタのドレイン端子にアノードが接続される第1のダイオードにて構成され、
前記第3のMOSトランジスタのゲート端子に前記共有ソース端子が接続され、前記第3のMOSトランジスタのソース端子に前記第1のラッチ回路と前記電圧生成回路が接続され、前記第1のダイオードのカソードに前記第2の電源端子が接続される半導体回路。 - 請求項8に記載の半導体回路において、
前記第3のMOSトランジスタのソース端子はノードと接続され、
前記電圧制御回路は、アノードが前記ノードと接続され、カソードが前記共有ソース端子と接続される第2のダイオードを有する半導体回路。
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