JP6563180B2 - 半導体集積回路装置 - Google Patents

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Description

本発明は、半導体集積回路装置に関し、特に高耐圧アナログスイッチ回路を有する半導体集積回路装置に関する。
高耐圧アナログスイッチ回路は、種々の装置で用いられるが、その一例として超音波診断装置がある。超音波診断装置に用いる場合、例えば、超音波診断装置内の送受信回路と、複数個の超音波振動子を含む超音波振動子アレイとの間の送波切換スイッチ回路、あるいは、送受信回路とそれぞれ超音波振動子を含む複数のプローブとの間に設け、プローブ単位で切り換えを行う切換スイッチ回路として用いられる。ここで、送受信回路は、超音波振動子を駆動する大振幅の駆動信号を送信し、超音波信号の照射により発生した反射波に基づく小振幅の信号を受信する回路を指している。
近年、超音波診断装置においては、多くの電子部品を集積化し、半導体集積回路装置とし、プローブへ内蔵化することが進められており、送波切換スイッチ回路等もプローブへの内蔵化が進められている。
半導体集積回路装置に内蔵された高耐圧アナログスイッチ回路では、その入出力端子に供給される信号の高電圧（最大振幅値）よりも高い耐圧を有する高耐圧トランジスタが、入出力端子に供給された信号を伝達するためのスイッチとして用いられる。この場合、スイッチとして用いられる高耐圧トランジスタをオン／オフ制御するためには、伝達する信号の高電圧と同等あるいはそれ以上の高電圧を有する制御信号を高耐圧トランジスタに供給する必要がある。このような高電圧の制御信号を生成するために、高耐圧トランジスタを伝達する信号の高電圧と同等あるいはそれ以上の高電圧を、電源電圧として動作するレベルシフト回路を半導体集積回路装置に内蔵することが考えられる。このようにすることにより、高電圧を電源電圧として動作するレベルシフト回路に対して、低電圧の制御信号を入力し、レベルシフト回路により高電圧の制御信号を生成し、高耐圧トランジスタに供給して、高耐圧トランジスタのオン／オフ制御を行うことが考えられる。
送波切換スイッチ回路あるいはプローブ単位で切り換える切換スイッチ回路として、高耐圧アナログスイッチ回路を用いることを考えた場合、超音波振動子を駆動する駆動信号は、大振幅の信号であり、最大で例えば±１００Ｖ程度の振幅を有するため、高耐圧アナログスイッチ回路とレベルシフト回路を内蔵した半導体集積回路装置には、レベルシフト回路用の電源電圧として、＋１００Ｖと−１００Ｖの電圧を供給することが要求される。すなわち、２００Ｖの電圧差を有する電源電圧が要求される。このような高耐圧アナログスイッチ回路を内蔵した半導体集積回路としては、例えば、＋１００Ｖと−１００Ｖ、＋４０Ｖと−１６０Ｖあるいは＋２００Ｖと０Ｖを、電源電圧として要求する半導体集積回路装置が知られている。
特許文献１には、高耐圧アナログスイッチ回路を有する半導体集積回路装置が記載されている。
また、特許文献２には、アナログスイッチ回路を有する半導体集積回路装置が記載されている。この特許文献２には、アナログスイッチ回路を駆動する回路の電源電圧として、数十Ｖ程度までの電圧を供給することが示されている。
特開２０１２−９５１６８号公報 特開２００４−３６３９９７号公報
例えば、医療用の超音波診断装置を考えたとき、診断のために、プローブを人体に接触させることになる。このようなプローブに、送波切換スイッチ回路等の電子部品を内蔵する場合、電子部品の電源電圧として高電圧を印加することは、人体に対する超音波診断装置の安全性を低下させることに繋がる。そこで、本願発明者は、送波切換スイッチ回路等の電子部品の電源電圧の低電圧化を検討した。
本願発明者は、先ず、特許文献２に記載されている技術を検討した。この検討のために、特許文献２に記載されている技術を基にして、回路図を作成した。図５は、本願発明者が、検討のために作成した回路図である。図５を用いて、本願発明者の検討を説明する。
図５に示す高耐圧アナログスイッチ回路は、主スイッチ回路と主スイッチ回路をオン／オフ制御するための制御回路とを有している。主スイッチ回路は、２個のｎチャンネル型（第１導電型）絶縁ゲート電界効果トランジスタ（以下、絶縁ゲート電界効果トランジスタはＭＯＳＦＥＴと称する）Ｍ１、Ｍ２を有しており、それぞれのソース端子は、互いに接続され、共通ソース端子Ｓとされている。また、ｎチャンネル型ＭＯＳＦＥＴＭ１、Ｍ２のそれぞれのゲート端子は、互いに接続され、共通ゲート端子Ｇとされている。共通ソース端子Ｓに対して共通ゲート端子Ｇに供給される電圧を制御することにより、この２個のｎチャンネル型ＭＯＳＦＥＴＭ１、Ｍ２はオンし、２個の入出力端子間を双方向に信号が伝達することを可能としている。
主スイッチ回路をオン／オフ制御する制御回路は、保持回路（ラッチ回路）、ｎチャンネル型ＭＯＳＦＥＴＭ５、Ｍ６およびダイオードＤ１、Ｄ２を有している。保持回路は、ｎチャンネル型ＭＯＳＦＥＴＭ１、Ｍ２の共通ソース端子に接続されたｎチャンネル型ＭＯＳＦＥＴＭ３、Ｍ４、容量Ｃ１、Ｃ２およびツェナーダイオードＤ３、Ｄ４を有している。ここで、ｎチャンネル型ＭＯＳＦＥＴＭ３、Ｍ４は、相互にゲート端子がドレイン端子に、交差するように接続され、ラッチ回路を構成している。また、ツェナーダイオードＤ３、Ｄ４は、それぞれのＭＯＳＦＥＴのゲート端子とソース端子との間に接続され、容量Ｃ１、Ｃ２は、それぞれのＭＯＳＦＥＴのソース端子とドレイン端子との間に接続されている。
ｎチャンネル型ＭＯＳＦＥＴＭ５のゲート端子には、セット信号（Ｓｅｔ）が供給され、ｎチャンネル型ＭＯＳＦＥＴＭ６のゲート端子には、リセット信号（Ｒｅｓｅｔ）が供給される。この制御回路の電源電圧Ｖｄｃが、ＭＯＳＦＥＴＭ５およびダイオードＤ１を介してラッチ回路の一方の入出力に接続され、またＭＯＳＦＥＴＭ６およびダイオードＤ２を介してラッチ回路の他方の入出力に接続されている。ラッチ回路の一方の入出力は、主スイッチを構成するＭＯＳＦＥＴＭ１、Ｍ２の共通ゲート端子Ｇに接続され、ラッチ回路におけるＭＯＳＦＥＴＭ３、Ｍ４のソース端子は、ＭＯＳＦＥＴＭ１、Ｍ２の共通ソース端子Ｓに接続されている。なお、同図において、ＭＯＳＦＥＴのソース端子とドレイン端子との間に接続されているダイオードは、当該ＭＯＳＦＥＴが形成されている半導体領域（ボディ端子）とソース端子とを接続することにより、半導体領域（ボディ端子）とドレイン端子との間に形成されるボディダイオードを示している。
セット信号によってＭＯＳＦＥＴＭ５をオンさせ、リセット信号によって、ＭＯＳＦＥＴＭ６をオフさせる。これにより、容量Ｃ１は、ＭＯＳＦＥＴＭ５を介して電源電圧Ｖｄｃにより充電され、共通ソース端子Ｓと共通ゲート端子Ｇとの間に、電源電圧Ｖｄｃに応じた電圧が印加されることになり、ｎチャンネル型ＭＯＳＦＥＴＭ１、Ｍ２がオンし、主スイッチ回路がオン状態となる。容量Ｃ１を充電した後、ＭＯＳＦＥＴＭ５がオフしても、容量Ｃ１および共通ゲート端子Ｇと共通ソース端子Ｓ間の寄生容量とによって、電荷が保持されているため、主スイッチ回路のオン状態が維持される。これにより、ＭＯＳＦＥＴＭ５をオンさせ続けなくても、主スイッチ回路のオン状態が維持されることになり、定常的に電流を供給しなくても済むため、低消費電力化を図ることが可能となる。
一方、リセット信号により、ＭＯＳＦＥＴＭ６をオンさせ、セット信号により、ＭＯＳＦＥＴＭ５をオフさせることにより、ＭＯＳＦＥＴＭ６を介して容量Ｃ２が充電され、ＭＯＳＦＥＴＭ３がオンへ遷移する。これにより、共通ゲート端子Ｇと共通ソース端子Ｓとの間の電位差が低下し、ｎチャンネル型ＭＯＳＦＥＴＭ１、Ｍ２がオフし、主スイッチ回路はオフ状態となる。
図５に示した高耐圧アナログスイッチ回路においては、制御回路が、共通ソース端子Ｓにおける電圧と電源電圧Ｖｄｃとの間に接続されているため、制御回路によって生成される共通ゲート端子Ｇの電圧は、共通ソース端子Ｓの電圧に追従する。そのため、電源電圧Ｖｄｃの電圧値としては、主スイッチ回路の入出力端子に供給される信号における最大値の電圧以上の電圧を必ずしも必要とせず、電源電圧Ｖｄｃの電圧値を低下させることも可能である。ここで、電源電圧Ｖｄｃの低下という観点では、主スイッチ回路を構成するｎチャンネル型ＭＯＳＦＥＴＭ１、Ｍ２の特性が重要である。電源電圧Ｖｄｃの電圧値は、ＭＯＳＦＥＴＭ１、Ｍ２が十分動作（オン）することができるゲート端子電圧以上の電圧が必要となる。特許文献２においては、数十Ｖ程度までの電圧を電源電圧として使用することが示されている。
また、図５に示した高耐圧アナログスイッチ回路を半導体集積回路装置とする場合には、図５に示した電源電圧Ｖｄｃの電圧値だけでなく、高耐圧アナログスイッチ回路を構成するところのＭＯＳＦＥＴが形成される半導体基板裏面へ印加される電圧も重要である。例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）技術で形成されたＭＯＳＦＥＴにおいては、そのＭＯＳＦＥＴの耐圧は、裏面支持基板の電位に依存性を有している。ＭＯＳＦＥＴＭ１、Ｍ２を、ＳＯＩ技術により形成する場合、これらにＭＯＳＦＥＴの耐圧を向上させるために、例えば裏面支持基板へ負の高電圧を印加することも考えられる。
本願発明者は、高耐圧アナログスッチ回路を半導体集積回路装置に形成する場合、高耐圧アナログスイッチ回路の回路構成と、それを構成するために用いられるＭＯＳＦＥＴ等の素子の特性、構造の選定も、電源電圧を低下させると言う観点では重要であると考えるに至った。
特許文献１においては、高耐圧アナログスイッチ回路の線形性を改善するために、２個のｎチャンネル型ＭＯＳＦＥＴによって構成される双方向アナログスイッチ回路をオン／オフ制御するために、高電圧が必要とされる。すなわち、双方向アナログスイッチ回路のオン／オフを制御するために、その制御を行う駆動回路は、双方向アナログスイッチ回路の入出力端子に供給される正負の信号の最大値以上の電圧と最小値以下の電圧を、電源電圧として要求する。そのため、最大値として±１００Ｖの信号の伝達を、双方向アナログスイッチ回路で制御することを考えた場合、±１００Ｖ以上の高電圧の電源電圧が要求されることになる。
特許文献１および２には、高耐圧アナログスイッチ回路を有する半導体集積回路装置に供給する電源電圧を低電圧化することは、認識されていない。
本発明の目的は、高耐圧アナログスイッチ回路を有し、低い電源電圧で動作可能な半導体集積回路装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、半導体集積回路装置は、半導体基板の一主面に、絶縁性基板を介して配置された半導体領域に形成された高耐圧ＭＯＳＦＥＴを具備する半導体集積回路装置である。ここで、半導体集積回路装置は、ソース端子、ドレイン端子およびゲート端子を有する第１導電型の第１高耐圧ＭＯＳＦＥＴと、第１高耐圧ＭＯＳＦＥＴのソース端子に接続されたソース端子、第１高耐圧ＭＯＳＦＥＴのゲート端子に接続されたゲート端子およびドレイン端子を有する第１導電型の第２高耐圧ＭＯＳＦＥＴと、第１フローティングゲート電圧制御回路とを備えている。第１フローティングゲート電圧制御回路は、接地電圧を超える電圧から５Ｖ以下の電圧の間の電圧を電源電圧として動作し、第１制御信号に従って、第１高耐圧ＭＯＳＦＥＴおよび第２高耐圧ＭＯＳＦＥＴをオン／オフ制御する。この第１フローティングゲート電圧制御回路は、第１高耐圧ＭＯＳＦＥＴのソース端子と第１高耐圧ＭＯＳＦＥＴのゲート端子とに接続され、第１高耐圧ＭＯＳＦＥＴおよび第２高耐圧ＭＯＳＦＥＴをオンさせるとき、第１高耐圧ＭＯＳＦＥＴのソース端子における電圧を基準とし、該基準とした電圧に電源電圧に応じた電圧を重畳して、第１高耐圧ＭＯＳＦＥＴおよび第２高耐圧ＭＯＳＦＥＴのそれぞれのゲート端子に供給する。第１フローティングゲート電圧制御回路が、接地電圧を超える電圧から５Ｖ以下の電圧の間の電圧を電源電圧として動作するため、高耐圧アナログスイッチ回路を有する半導体集積回路装置は、低い電圧値を電源電圧として動作することが可能となる。
また、実施の形態においては、第１フローティングゲート電圧制御回路は、第１高耐圧ＭＯＳＦＥＴおよび第２高耐圧ＭＯＳＦＥＴのそれぞれのゲート端子に供給される電圧を保持するラッチ回路を具備し、絶縁性基板を介して、半導体基板の一主面に配置された半導体領域には、第１高耐圧ＭＯＳＦＥＴおよび第２高耐圧ＭＯＳＦＥＴよりも低い低耐圧ＭＯＳＦＥＴが形成され、半導体基板の一主面に対向する対向面には、接地電圧が供給される。半導体基板の対向面に供給される電圧が、接地電圧であるため、半導体集積回路装置は、負の高電圧を必要とせず、低い電圧を電源電圧として動作することが可能となる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
高耐圧アナログスイッチ回路を有し、低い電源電圧で動作可能な半導体集積回路装置を提供することができる。
実施の形態１に係る半導体集積回路装置の構成を示す回路図である。 実施の形態２に係る半導体集積回路装置の構成を示す回路図である。 実施の形態３に係る半導体集積回路装置の構成を示すブロック図である。 実施の形態４に係る超音波診断装置の要部の構成を示すブロック図である。 本願発明者により検討された回路の構成を示す回路図である。 半導体集積回路装置の構成を示す模式的な断面図である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部分には原則として同一の符号を付し、その繰り返しの説明は、原則として省略する。
以下で説明する複数の実施の形態では、医療用の超音波診断装置に用いられる高耐圧アナログスイッチ回路を例として説明する。この高耐圧アナログスイッチ回路は、半導体集積回路装置に内蔵されており、半導体集積回路装置の外部から給電される電源電圧に基づいて動作する。また、半導体集積回路装置は、ＳＯＩ技術によって形成されている。超音波診断装置は、後で図４を用いて説明するが、超音波振動子を駆動する駆動信号を送信する送信回路（送信駆動回路）と、超音波の照射によって発生した反射波が超音波振動子によって変換された電気信号を受信する受信回路（受信処理回路）とを有している。実施の形態においては、この送信回路と受信回路とが、１つの送受信回路によって構成されている例を説明する。また、本願明細書においては、高耐圧アナログスイッチ回路は、高耐圧スイッチ回路あるいは単にスイッチ回路とも称する。高耐圧アナログスイッチ回路は、２個の入出力端子間で、双方向に信号の伝達を行うため、双方向高耐圧アナログスイッチ回路と見なすこともできる。
（実施の形態１）
図１は、実施の形態１に係わる半導体集積回路装置の構成を示す回路図である。図１には、半導体集積回路装置に内蔵された高耐圧アナログスイッチ回路１００の構成が示されている。高耐圧スイッチ回路１００は、高耐圧スイッチＢＳＷと、入力信号ＳＷＩＮ１に基づいて、高耐圧スイッチＢＳＷをオン状態／オフ状態に制御するフローティングゲート電圧制御回路（以下、ＦＧ制御回路とも称する）ＦＧＣとを備えている。
高耐圧スイッチＢＳＷは、２個の高耐圧ｎチャンネル型ＭＯＳＦＥＴＨＮ１、ＨＮ２を有しており、それぞれのＭＯＳＦＥＴＨＮ１、ＨＮ２は、ソース端子Ｓ、ドレイン端子Ｄ、ゲート端子Ｇおよびボディ端子を有している。ＭＯＳＦＥＴＨＮ１およびＨＮ２のそれぞれのソース端子Ｓは互いに接続され、共通ソース端子ＳＨに接続されており、それぞれのゲート端子Ｇも互いに接続され、共通ゲート端子ＧＨに接続されている。また、ＭＯＳＦＥＴＨＮ１のドレイン端子Ｄは、高耐圧スイッチＢＳＷの一方の入出力端子ｓ１に接続され、ＭＯＳＦＥＴＨＮ２のドレイン端子Ｄは、高耐圧スイッチＢＳＷの他方の入出力端子ｓ２に接続されている。また、ＭＯＳＦＥＴＨＮ１、ＨＮ２のそれぞれのボディ端子は、それぞれのソース端子Ｓに接続されている。
図１において、Ｄ１は、ボディ端子とドレイン端子との間に形成されている寄生ダイオード（ボディダイオード）を示している。また、同図において、ｎ１は、ＭＯＳＦＥＴＨＮ１の裏面支持基板のノードを示しており、ｎ２は、ＭＯＳＦＥＴＨＮ２の裏面支持基板のノードを示している。
ＭＯＳＦＥＴＨＮ１、ＨＮ２（第１高耐圧ＭＯＳＦＥＴ、第２高耐圧ＭＯＳＦＥＴ）およびＦＧ制御回路ＦＧＣ（第１フローティングゲート電圧制御回路）を構成する半導体素子は、ＳＯＩ技術によって形成されている。図６は、ＳＯＩ技術によって形成された半導体集積回路装置の断面図である。図６には、特にＭＯＳＦＥＴＨＮ１、ＨＮ２およびＦＧ制御回路ＦＧＣを構成している半導体素子の内、低耐圧のＭＯＳＦＥＴＬＨの断面が示されている。
ここで、先ず、図６を用いて、ＭＯＳＦＥＴＨＮ１，ＨＮ２および低耐圧ＭＯＳＦＥＴＬＨの構造を説明する。
図６において、６０１は、半導体であるＳｉの支持基板（半導体基板）である。支持基板（半導体基板）６０１の一主面には、絶縁層であるＳｉＯ２の絶縁性基板６０２が形成されており、支持基板６０１の一主面に対向する対向面（裏面）は、導電性基板６００に、電気的および物理的に固定されている。この導電性基板６００は、例えばタブである。この導電性基板６００には、接地電圧Ｖｓｓ（０Ｖ）が供給されている。これにより、支持基板６０１の対向面（裏面）に、接地電圧Ｖｓｓが印加されることになる。
絶縁性基板６０２の上には、ｐ型半導体領域６０９、６０４と、ｎ型半導体領域６１０、６１１が形成されている。同図において、６０３は、半導体領域間を分離するための絶縁層であり、例えばＳｉＯ２の絶縁層である。また、ｐ型半導体領域６０９には、ｎ＋型の半導体領域６１４、６１５が形成されており、ｎ＋型の半導体領域６１４は、ＭＯＳＦＥＴＨＮ２のソース領域で、ｎ＋型の半導体領域６１５は、ＭＯＳＦＥＴＨＮ１のソース領域である。これらのソース領域が、それぞれソース端子Ｓに相当する。また、これらのソース領域は、導電層６２０によって相互に接続されるとともに、ｐ型半導体領域６０９とも接続されている。また、導電層６２０は共通ソース端子ＳＨに接続されている。
ｎ型半導体領域６１０には、このｎ型半導体領域よりも高いキャリヤ濃度のｎ＋型半導体領域６１２が形成されており、このｎ＋型半導体領域６１２が、ＭＯＳＦＥＴＨＮ２のドレイン領域となり、ドレイン端子Ｄに対応する。同様に、ｎ型半導体領域６１１には、このｎ型半導体領域よりも高いキャリヤ濃度のｎ＋型半導体領域６１３が形成されており、このｎ＋型半導体領域６１３が、ＭＯＳＦＥＴＨＮ１のドレイン領域となり、ドレイン端子Ｄに対応する。
図６において、６１７は、ＭＯＳＦＥＴＨＮ２のゲート電極であり、ゲート絶縁膜６１６を介して、半導体領域６０９、６１０上に形成されている。同様に、６１９は、ＭＯＳＦＥＴＨＮ１のゲート電極であり、ゲート絶縁膜６１８を介して、半導体領域６０９、６１１上に形成されている。ゲート電極６１７、６１９が、ＭＯＳＦＥＴＨＮ２、ＨＮ１のゲート端子Ｇに相当し、共通ゲート端子ＧＨに接続されている。
また、ｐ型半導体領域６０４には、ｎ＋型半導体領域６０５、６０６が形成されており、このｎ＋型半導体領域６０５が低耐圧ＭＯＳＦＥＴＬＨのソース領域（ソース端子Ｓに対応）となり、ｎ＋型半導体領域６０６が低耐圧ＭＯＳＦＥＴＬＨのドレイン領域（ドレイン端子Ｄに対応）となる。６０８は、低耐圧ＭＯＳＦＥＴＬＨのゲート電極（ゲート端子Ｇに対応）となり、ゲート電極６０８は、ゲート絶縁膜６０７を介して、半導体領域６０４上に形成されている。
この実施の形態においては、ＭＯＳＦＥＴＨＮ１、ＨＮ２のそれぞれのドレイン領域６１３、６１２を取り囲むように、キャリヤ濃度の低いｎ型半導体領域６１１、６１０が形成されていることにより、低耐圧ＭＯＳＦＥＴＬＨの耐圧に比べて高い耐圧を有するようにされている。すなわち、ＭＯＳＦＥＴＨＮ１、ＨＮ２は、高耐圧ＭＯＳＦＥＴである。勿論、ＭＯＳＦＥＴの耐圧を高くする構造は、図６に示した構造に限定されない。
図１において示したＭＯＳＦＥＴＨＮ１のノードｎ１とＭＯＳＦＥＴＨＮ２のノードｎ２は、支持基板６０１の裏面（対向面）における場所を示している。すなわち、ノードｎ１は、ＭＯＳＦＥＴＨＮ１が、形成されている半導体領域に対応する支持基板６０１の場所に相当し、ｎ２は、ＭＯＳＦＥＴＨＮ２が、形成されている半導体領域に対応する支持基板６０１の場所に相当する。この実施の形態においては、導電性基板６００によって、接地電圧Ｖｓｓが均等に、支持基板６０１の裏面に印加されるため、ノードｎ１とノードｎ２は同じと理解してもよい。
図１の説明に戻る。高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２のそれぞれは、共通ソース端子ＳＨと共通ゲート端子ＧＨとの間の電位差が、接地電圧（０Ｖ）を超える電圧から５Ｖの間の低電圧の範囲で、オン／オフするようにされている。
ＦＧ制御回路ＦＧＣは、フローティング電圧生成回路１と、ラッチ回路３と、レベルシフト回路２とを備えている。フローティング電圧生成回路１は、電源電圧端子ＶＤＤと、共通ソース端子ＳＨとノードｎ３に接続されている。この実施の形態における半導体集積回路装置には、電源電圧ＶＤＤが動作電圧として給電される。この給電された電源電圧ＶＤＤが、電源電圧端子ＶＤＤを介して、フローティング電圧生成回路１に供給される。ここで、電源電圧ＶＤＤは、接地電圧Ｖｓｓ（０Ｖ）＜ＶＤＤ≦５Ｖ（接地電圧Ｖｓｓを超える電圧から５Ｖ以下までの電圧の間の電圧）の低電圧である。
ラッチ回路３は、ノードｎ３と共通ソース端子ＳＨとに接続され、ラッチ回路３の出力は、共通ゲート端子ＧＨに出力される。また、入力端子ＳＷＩＮ１に入力された入力信号ＳＷＩＮ１（第１制御信号）は、レベルシフト回路２によってレベル変換され、ラッチ回路３に入力される。ここで、入力信号ＳＷＩＮ１は、論理制御信号レベルの信号であり、レベルシフト回路２によって、フローティング電圧のレベルに変換される。このレベル変換を行うために、レベルシフト回路２には、電源電圧ＶＤＤとノードｎ３における電圧とが供給されている。
フローティング電圧生成回路１は、共通ソース端子ＳＨにおける電圧ＶＳを基準として、この基準の電圧（基準電圧）に電源電圧ＶＤＤの電圧に応じた電圧を重畳した電圧値のフローティング電圧（ＶＳ＋ＶＤＤ）を生成し、ノードｎ３に供給する。
ラッチ回路３は、レベルシフト回路２から供給される入力信号に従って、共通ゲート端子ＧＨに、フローティング電圧（ＶＳ+ＶＤＤ）または共通ソース端子ＳＨにおける電圧ＶＳを有する制御信号を出力し、その制御信号（電圧）をラッチする。これにより、共通ゲート端子ＧＨの電位は、そのときの共通ソース端子ＳＨにおける電圧ＶＳに追従することになる。
入力信号ＳＷＩＮ１は、論理制御信号レベルの信号であり、その信号のロウレベルは、接地電圧（０Ｖ）であり、その信号のハイレベルは、電源電圧ＶＤＤの電圧と同じである。レベルシフト回路２は、入力信号ＳＷＩＮ１のレベルが、例えばロウレベルのとき、共通ソース端子ＳＨにおける電圧ＶＳを有する信号をラッチ回路３へ供給する。一方、入力信号ＳＷＩＮ１のレベルが、ハイレベル（ＶＤＤ）のときには、フローティング電圧（ＶＳ+ＶＤＤ）を有する信号をラッチ回路３へ供給する。すなわち、ラッチ回路３には、共通ソース端子ＳＨにおける電圧ＶＳをロウレベルとし、フローティング電圧（ＶＳ+ＶＤＤ）をハイレベルとした信号が、供給されることになる。
ラッチ回路３は、レベルシフト回路２から供給された信号を保持し、共通ゲート端子ＧＨへ供給する。例えば、フローティング電圧（ＶＳ+ＶＤＤ）をハイレベルとした信号が、供給された場合、このフローティング電圧（ＶＳ+ＶＤＤ）を共通ゲート端子ＧＨへ供給する。これにより、高耐圧スイッチＢＳＷにおける２個の高耐圧ＭＯＳＦＥＴＨＮ１およびＨＮ２は、ともにオンする。一方、共通ソース端子ＳＨにおける電圧ＶＳをロウレベルとした信号が、ラッチ回路３に供給された場合には、ラッチ回路３は、共通ソース端子ＳＨにおける電圧ＶＳを、共通ゲート端子ＧＨへ供給する。これにより、高耐圧スイッチＢＳＷにおける２個の高耐圧ＭＯＳＦＥＴＨＮ１およびＨＮ２は、ともにオフする。
ラッチ回路３は、共通ゲート端子ＧＨへ供給している電圧を保持するため、高耐圧スイッチＢＳＷにおける高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２のオンまたはオフは保持される。入力端子ＳＷＩＮ１に供給される入力信号ＳＷＩＮ１が変化することにより、高耐圧スイッチＢＳＷにおける高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２のオンまたはオフは、切り替わり、保持される。
高耐圧スイッチＢＳＷにおける高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２が、ともにオンすることにより、高耐圧スイッチＢＳＷはオン状態となる。このとき、入出力端子ｓ１またはｓ２に入力信号が供給されると、入力信号はｓ１、ｓ２間を伝達する。伝達することにより、共通ソース端子ＳＨの電位は、入出力端子ｓ１、ｓ２と同電位になる。フローティング電圧生成回路１は、共通ソース端子ＳＨにおける電圧ＶＳを基準として、この基準の電圧に電源電圧ＶＤＤの電位を重畳してフローティング電圧を生成しているため、共通ゲート端子ＧＨにおける電圧は、共通ソース端子ＳＨにおける電圧に追従する。そのため、共通ゲート端子ＧＨの電位は、そのときの共通ソース端子ＳＨにおける電圧ＶＳと、電源電圧ＶＤＤとなって、ラッチ回路３に保持される。その結果、共通ゲート端子ＧＨと共通ソース端子ＳＨとの間の電圧は、電源電圧ＶＤＤの値に保持され、高耐圧スイッチＢＳＷのオン状態は保持される。高耐圧スイッチＢＳＷがオフ状態で、入出力端子ｓ１、ｓ２間に入力信号が印加された場合も同様に双方向スイッチＢＳＷはオフ状態を保持する。
このように、実施の形態１に係わる半導体集積回路装置においては、高耐圧スイッチ回路１００は、接地電圧（０Ｖ）を超える電圧から５Ｖ以下までの電圧の間の低電圧である電源電圧ＶＤＤによって、動作することが可能となる。また、半導体集積回路装置は、その裏面支持基板へ接地電圧Ｖｓｓ（０Ｖ）を印加することにより動作する。そのため、低電圧である電源電圧ＶＤＤ以下の電源供給のみで動作することが可能な、高耐圧アナログスイッチ回路１００を内蔵した半導体集積回路装置を提供することができる。
（実施の形態２）
図２は、実施の形態２に係わる半導体集積回路装置の構成を示す回路図である。図２には、半導体集積回路装置に内蔵された高耐圧スイッチ回路１００とＧＮＤクランプスイッチ回路２００とが示されている。この実施の形態２に係わる半導体集積回路装置と実施の形態１に係わる半導体集積回路装置との主な相違点は、実施の形態２においては、高耐圧スイッチ回路１００の入出力端子ｓ２に、ＧＮＤクランプスイッチ回路が接続されていることである。この実施の形態２における高耐圧スイッチ回路１００は、実施の形態１において説明した高耐圧スイッチ回路１００と同じ構成を有しているので、詳しい説明は省略する。しかしながら、実施の形態２を説明する都合上で、図２に示した高耐圧スイッチ回路１００には、高耐圧スイッチＢＳＷを構成する高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２のそれぞれが有する寄生容量の例が、破線で示されている。
また、特に制限されないが、この実施の形態２においては、高耐圧スイッチ回路１００の入出力端子ｓ１に、超音波診断装置内の送受信回路が接続され、その入出力端子ｓ２に、超音波振動子が接続されているものとして、説明する。
先ず、高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２のそれぞれに付随する寄生容量の例を説明する。寄生容量は、各端子間に存在する。高耐圧ＭＯＳＦＥＴＨＮ１を例にすると、例えば、ドレイン端子Ｄとソース端子Ｓとの間には、ドレイン−ソース間寄生容量Ｃｄｓ１が存在し、ゲート端子Ｇとドレイン端子Ｄとの間にも、ゲート−ドレイン間寄生容量Ｃｇｄ１が存在する。同様に高耐圧ＭＯＳＦＥＴＨＮ２についても、ドレイン−ソース間寄生容量Ｃｄｓ２とゲート−ドレイン間寄生容量Ｃｇｄ２が存在している。
入力信号ＳＷＩＮ１によって、高耐圧ＭＯＳＦＥＴＨＮ１およびＨＮ２を、ともにオフにし、高耐圧スイッチＢＳＷをオフ状態にした場合でも、これらの寄生容量（ドレイン−ソース間容量Ｃｄｓ１、Ｃｄｓ２、ゲート−ドレイン間容量Ｃｇｄ１、Ｃｇｄ２）を介して、電荷の充放電が発生し、クロストークが発生する。高耐圧スイッチＢＳＷをオフ状態にしていても、クロストークが発生すると、オフアイソレーションの低下となる。この実施の形態２においては、クロストークによって発生するノイズ信号などが、出力先（超音波振動子）に伝達されないようにするために、高耐圧アナログスイッチ回路１００の入出力端子ｓ２と接地電圧Ｖｓｓとの間にＧＮＤクランプスイッチ回路２００が接続されている。
ＧＮＤクランプスイッチ回路２００は、実施の形態１において説明した高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２と同様の構造を有するｎチャンネル型高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４（第３高耐圧ＭＯＳＦＥＴおよび第４高耐圧ＭＯＳＦＥＴ）を有している。すなわち、図６に示したＭＯＳＦＥＴＨＮ１、ＨＮ２と同じ構造を有しており、ＭＯＳＦＥＴＨＮ３およびＨＮ４のそれぞれは、支持基板６０１を介して、導電性基板６００上に配置された絶縁性基板上の半導体領域に形成されている。勿論、絶縁層６０３によって、ＭＯＳＦＥＴＨＮ３、ＨＮ４が形成された半導体領域は、他の半導体領域（例えば、図６に示した半導体領域６０９〜６１１）から電気的に絶縁されている。
この２個の高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４のそれぞれのソース端子は、互いに接続され、共通ソース端子ＳＨに接続され。それぞれのゲート端子も互いに接続され、共通ゲート端子ＧＨに接続されている。高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４のそれぞれのボディ端子は、それぞれのソース端子に接続され、それぞれの裏面支持基板のノードｎ４、ｎ５は、接地電圧Ｖｓｓに接続されている。高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４の支持基板６０１は、高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２の支持基板６０１と共通であるため、図２では、それぞれの高耐圧ＭＯＳＦＥＴＨＮ１〜ＨＮ４の裏面支持基板のノードを、それぞれの高耐圧ＭＯＳＦＥＴ毎に別々（ノードｎ１、ｎ２、ｎ４およびｎ５）に示しているが、１個の共通ノードと見なしてもよい。なお、図２においても、Ｄ１は、ボディ端子とドレイン端子との間に形成されている寄生ダイオード（ボディダイオード）を示している。
また、高耐圧ＭＯＳＦＥＴＨＮ３のドレイン端子は、ノードｎ６において、入出力端子ｓ２に接続され、高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子は、後で説明するＧＮＤスイッチ回路ＧＳＷに接続されている。高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４のそれぞれの共通ソース端子ＳＨおよび共通ゲート端子ＧＨは、フローティングゲート電圧制御回路ＦＧＣ２（第２フローティングゲート電圧制御回路）に接続されている。このフローティングゲート電圧制御回路ＦＧＣ２は、実施の形態１において説明したフローティングゲート電圧制御回路ＦＧＣと同じ構成を有しており、入力信号ＳＷＩＮ１の代わりに入力信号ＳＷＩＮ２（第２制御信号）が供給されている。
送受信回路から、超音波振動子を駆動する際には、大振幅の駆動信号が、入出力端子ｓ１に供給され、高耐圧スイッチ回路１００がオン状態にされたとき、入出力端子ｓ２に、この高耐圧スイッチ回路１００を介して、大振幅の駆動信号が伝達される。そのため、ＧＮＤクランプスイッチ回路２００に含まれ、ノードｎ６に接続されているＭＯＳＦＥＴＨＮ３、ＨＮ４は高耐圧ＭＯＳＦＥＴとされている。
フローティングゲート電圧制御回路ＦＧＣ２に供給される入力信号ＳＷＩＮ２は、入力信号ＳＷＩＮ１と同様に、論理制御信号レベルの信号であり、その信号のロウレベルは、接地電圧（０Ｖ）であり、その信号のハイレベルは、電源電圧ＶＤＤの電圧（５Ｖ）と同じである。フローティングゲート電圧制御回路ＦＧＣ２は、フローティングゲート電圧制御回路ＦＧＣと同じ構成を有しているため、入力信号ＳＷＩＮ２のレベルが、ロウレベルのとき、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４の共通ソース端子ＳＨにおける電圧ＶＳを有する信号をラッチし、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４の共通ゲート端子ＧＨへ供給する。一方、入力信号ＳＷＩＮ２のレベルが、ハイレベル（ＶＤＤ）のときには、フローティング電圧（ＶＳ+ＶＤＤ）を有する信号をラッチし、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４の共通ゲート端子ＧＨへ供給する。
すなわち、フローティングゲート電圧制御回路ＦＧＣ２は、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４の共通ソース端子ＳＨにおける電圧ＶＳをロウレベルとして、共通ゲート端子ＧＨへ供給する。またフローティングゲート電圧制御回路ＦＧＣ２は、共通ソース端子ＳＨにおける電圧ＶＳに電源電圧ＶＤＤを重畳して形成したフローティング電圧（ＶＳ+ＶＤＤ）をハイレベルとして、共通ゲート端子ＧＨへ、供給することになる。
高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子に、接地電圧Ｖｓｓを供給し、高耐圧スイッチ回路１００がオフ状態にされている期間において、入力信号ＳＷＩＮ２は、例えばハイレベル（ＶＤＤ）にされる。これにより、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４の共通ゲート端子ＧＨには、フローティングゲート電圧制御回路ＦＧＣ２からフローティング電圧（ＶＳ+ＶＤＤ）が供給され、高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４のそれぞれが、オンする。その結果、高耐圧スイッチ回路１００がオフ状態の期間において、寄生容量Ｃｄｓ１、Ｃｄｓ２、Ｃｇｄ１、Ｃｇｄ２等によって、入出力端子ｓ２へ伝わったノイズ信号は、ＧＮＤクランプスイッチ回路２００内の高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４を介して、接地電圧Ｖｓｓへ流れ、吸収される。
入力信号ＳＷＩＮ２は、入力信号ＳＷＩＮ１に対して、相補的な信号とされる。すなわち、入力信号ＳＷＩＮ１がハイレベル（ＶＤＤ）のとき、入力信号ＳＷＩＮ２はロウレベル（接地電圧）とされ、入力信号ＳＷＩＮ１がロウレベル（Ｖｓｓ）のとき、入力信号ＳＷＩＮ２は、ハイレベル（ＶＤＤ）とされる。フローティングゲート電圧制御回路ＦＧＣ２は、フローティングゲート電圧制御回路ＦＧＣと同様に、電源電圧ＶＤＤで動作する。すなわち、接地電圧を超える電圧から５Ｖ以下の電圧の間の電圧を、電源電圧として動作する。そのため、ＧＮＤクランプスイッチ回路２００も低電圧の電源電圧で動作することが可能となる。
ＧＮＤクランプスイッチ回路２００に含まれる高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４においても、高耐圧ＭＯＳＦＥＴＨＮ１、ＨＮ２と同様に、各端子間に寄生容量が存在する。同図には、高耐圧ＭＯＳＦＥＴＨＮ３のドレイン端子−ソース端子間の寄生容量が、Ｃｄｓ３として示されており、ゲート端子−ドレイン端子間の寄生容量が、Ｃｇｄ３として示されている。同様に、高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子−ソース端子間の寄生容量が、Ｃｄｓ４として示されており、ゲート端子−ドレイン端子間の寄生容量が、Ｃｇｄ４として示されている。
入出力端子ｓ１、ｓ２間を信号（駆動信号あるいは超音波振動子からの信号）を伝達させるとき、入力信号ＳＷＩＮ１によって高耐圧スイッチ回路１００がオン状態にされる。このとき、ＧＮＤクランプスイッチ回路２００における高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４は、ともにオフとされる。すなわち、入力信号ＳＷＩＮ２がロウレベルにされ、共通ゲート端子ＧＨは、共通ソース端子ＳＨの電圧ＶＳとなる。このとき、高耐圧ＭＯＳＦＥＴＨＮ３およびＨＮ４における寄生容量、すなわちドレイン端子−ソース端子間の寄生容量Ｃｄｓ３、Ｃｄｓ４、ゲート端子−ドレイン端子間の寄生容量Ｃｇｄ３、ｃｇｄ４は、ノードｎ６に結合されることになる。ノードｎ６に結合されるこれらの寄生容量は、入出力端子ｓ１と入出力端子ｓ２との間を伝達する信号にとって、容量負荷として作用することになり、入出力端子間を伝達する信号の周波数特性を劣化させる要因となる。超音波診断装置においては、駆動信号は、例えば±１００Ｖ程度の大振幅（高振幅）であり、周波数も数十ＭＨｚ程度の高周波の信号であるため、ＧＮＤクランプスイッチ回路２００をオフ状態にしたときに、入出力端子に付随する容量の低減は極めて重要である。
実施の形態２においては、ＧＮＤクランプスイッチ回路２００における高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子は、直接接地電圧Ｖｓｓに接続されておらず、ＧＮＤスイッチ回路ＧＳＷを介して接地電圧Ｖｓｓに接続されている。
ＧＮＤスイッチ回路ＧＳＷは、高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子に接続されたノードｎ７と、接地電圧Ｖｓｓに接続されたノードｎ８と、ノードｎ７とノードｎ８との間に、互いに並列的に接続されたｎチャンネル型低耐圧ＭＯＳＦＥＴＭＮ１、ダイオードＤ０および抵抗Ｒ１と、入力信号ＳＷＩＮ２に基づいて低耐圧ＭＯＳＦＥＴＭＮ１のオン／オフを制御するバッファーとを備えている。低耐圧ＭＯＳＦＥＴＭＮ１は、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４に比べると、端子間に存在する寄生容量の値が小さい。すなわち、低耐圧ＭＯＳＦＥＴＭＮ１のドレイン端子−ソース端子間の寄生容量は、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４のドレイン端子−ソース端子間の寄生容量よりも小さく、そのゲート端子−ドレイン端子間の寄生容量も、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４のゲート端子−ドレイン端子間の寄生容量よりも小さい。
低耐圧ＭＯＳＦＥＴＭＮ１のゲート端子には、バッファーを介して入力信号ＳＷＩＮ２が供給される。バッファーは、低耐圧ＭＯＳＦＥＴＭＮ１が、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４と実質的に同時に、オン／オフするようにタイミングを調整するために設けられている。すなわち、低耐圧ＭＯＳＦＥＴＭＮ１と高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４とは、入力信号ＳＷＩＮ２に従って、同相的にオン／オフするように制御される。これにより、入力信号ＳＷＩＮ２によって、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４をオンさせるときには、高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子には、低耐圧ＭＯＳＦＥＴＭＮ１を介して接地電圧Ｖｓｓが供給されることになり、ノイズ信号等は、接地電圧Ｖｓｓへ吸収されることになる。一方、入力信号ＳＷＩＮ２によって、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４をともにオフさせるときには、低耐圧ＭＯＳＦＥＴＭＮ１もオフにされる。これにより、高耐圧ＭＯＳＦＥＴＨＮ４のドレイン端子は、低耐圧ＭＯＳＦＥＴＭＮ１の小さな寄生容量を介して接地電圧Ｖｓｓに接続されることになる。すなわち、低耐圧ＭＯＳＦＥＴＭＮ１に付随する小さな寄生容量が、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４に付随する寄生容量と直列に接続されることになる。その結果、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４および低耐圧ＭＯＳＦＥＴＭＮ１が、オフとなったときに、ノードｎ６に結合される容量は、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４に比べて、その値が小さな低耐圧ＭＯＳＦＥＴＭＮ１の寄生容量が支配的となり、ノードｎ６に結合される容量の低減を図ることが可能となる。ノードｎ６に結合される容量を低減することが可能であるため、入出力端子ｓ１、ｓ２間を伝達する信号に対する劣化を低減することが可能となる。
また、高耐圧ＭＯＳＦＥＴＨＮ３、ＨＮ４がともにオフしているとき、寄生容量Ｃｄｓ３、Ｃｄｓ４、Ｃｇｄ３、Ｃｇｄ４を介したクロストークが発生することが考えられる。超音波診断装置に、この実施の形態に係わる高耐圧スイッチ回路１００を用いる場合、入出力端子ｓ１、ｓ２間を、正負の大振幅の駆動信号が伝達することがある。この場合、寄生容量Ｃｄｓ３、Ｃｄｓ４、Ｃｇｄ３、Ｃｇｄ４を介したクロストークによって、低耐圧ＭＯＳＦＥＴＭＮ１に対して、正負の大振幅のノイズが印加され、低耐圧ＭＯＳＦＥＴＭＮ１が素子破壊を起こす恐れがある。
この実施の形態においては、低耐圧ＭＯＳＦＥＴＭＮ１の破壊を防ぐために、ダイオードＤ０が、ノードｎ７とノードｎ８間に接続されている。この場合、ダイオードＤ０のアノードが、ノードｎ７に接続され、そのカソードが、ノードｎ８に接続されている。一方、低耐圧ＭＯＳＦＥＴＭＮ１は、そのボディ端子がそのソース端子に接続されているため、ノードｎ７に、そのカソードが接続され、ノードｎ８に、そのアノードが接続されたボディダイオードＤ１が存在する。すなわち、ノードｎ７とノードｎ８との間に、順方向バイアスの方向が互いに異なる２個のダイオードが接続されることになり、双方向のクランプダイオードとして機能する。これにより、ノードｎ７における電圧が、正負の大振幅になるのを防ぐことが可能となる。また、ノードｎ７とノードｎ８との間に、ダイオードＤ０と並列に接続された抵抗Ｒ１は、クランプダイオードに蓄積された電荷を放電するように作用する。
ＧＮＤスイッチ回路ＧＳＷを設けることにより、ＧＮＤクランプスイッチ回路２００が、オフ状態にされているときに、ノードｎ６に付随する容量を低減することが可能となり、入出力端子ｓ１、ｓ２間を伝達する信号の劣化を低減することが可能となる。また、ＧＮＤスイッチ回路ＧＳＷにおけるダイオードＤ０および抵抗Ｒ１によって、ノードｎ６に付随する容量を低減するための低耐圧ＭＯＳＦＥＴが、破壊されるのを低減することが可能となる。
図２では、ＧＮＤクランプスイッチ回路２００を入出力端子ｓ２に接続する例を示したが、ＧＮＤクランプスイッチ回路２００を２個用意し、入出力端子ｓ１およびｓ２のそれぞれにＧＮＤクランプスイッチ回路２００を接続してもよい。
（実施の形態３）
図３は、実施の形態３に係わる半導体集積回路装置の構成を示すブロック図である。この実施の形態３においては、実施の形態２で説明した高耐圧スイッチ回路１００とＧＮＤクランプスイッチ回路２００が１個のチャネルとされ、複数個のチャネルが、半導体集積回路装置に形成されている。また、複数個のチャネルのそれぞれは、互いに同じ構成を有している。
同図において、３００−１〜３００−ｎのそれぞれは、チャネルを示しており、チャネル３００−１のみが、詳しく構成が示されている。チャネル３００−１〜３００−ｎは、互いに同じ構成であるため、ここでは、チャネル３００−１を代表として説明し、残りのチャネルについては説明を原則省略する。チャネル３００−１は、実施の形態２において説明した構成と、入力信号ＳＷＩＮ１から入力信号ＳＷＩＮ２を生成するインバータ回路３０１とを備えている。
すなわち、チャネル３００−１は、入出力端子ｓ１、ｓ２、高耐圧スイッチ回路１００、ＧＮＤクランプスイッチ回路２００、インバータ回路３０１および入力端子ＳＷＩＮを備えている。ここで、入出力端子ｓ１、ｓ２、高耐圧スイッチ回路１００およびＧＮＤクランプスイッチ回路２００は、実施の形態２と同じであるため、その説明は省略する。入力端子ＳＷＩＮに供給された入力信号ＳＷＩＮは、高耐圧スイッチ回路１００の入力信号ＳＷＩＮ１として、高耐圧スイッチ回路１００へ供給され、またインバータ回路３０１によって、位相反転され、ＧＮＤクランプスイッチ回路２００の入力信号ＳＷＩＮ２として、ＧＮＤクランプスイッチ回路２００へ供給される。半導体集積回路装置に設けられた電源電圧端子ＶＤＤから、各チャネル３００−１〜３００−ｎに電源電圧ＶＤＤが供給される。また、半導体集積回路装置に設けられた接地電圧端子Ｖｓｓから、各チャネルに接地電圧Ｖｓｓが供給される。
各チャネルにおいては、チャネル３００−１に示されているように、高耐圧スイッチ回路１００、ＧＮＤクランプスイッチ回路２００およびインバータ回路３０１に電源電圧ＶＤＤが供給され、ＧＮＤクランプスイッチ回路２００およびインバータ回路３０１には、接地電圧Ｖｓｓも供給されている。
この実施の形態３に係わる半導体集積回路装置は、さらに、論理制御回路３０２を備えている。この論理制御回路３０２には、電源電圧ＶＤＤおよび接地電圧Ｖｓｓが、半導体集積回路装置に設けられた電源電圧端子ＶＤＤおよび接地電圧端子Ｖｓｓから供給され、電源電圧ＶＤＤによって動作する。論理制御回路３０２は、半導体集積回路装置に設けられた入力端子Ｄｉｎからの入力信号Ｄｉｎに従って入力信号ＳＷＩＮを生成し、各チャネルへ供給する。
高耐圧スイッチ回路１００およびＧＮＤクランプスイッチ回路２００は、いずれも低電圧の電源電圧ＶＤＤで動作し、同じ電源電圧ＶＤＤで動作する論理制御回路３０２からの入力信号ＳＷＩＮに従って、オン／オフ動作を行う。入力信号（論理制御信号）ＳＷＩＮにおけるロウレベルは、実質的に０Ｖであり、ハイレベルは、実質的に電源電圧ＶＤＤの電圧である。ここで、電源電圧ＶＤＤの値は、接地電圧Ｖｓｓを超える電圧から５Ｖ以下の電圧の間の電圧（０Ｖ＜ＶＤＤ≦５Ｖの関係）で、低電圧である。
高耐圧スイッチ回路１００、ＧＮＤクランプスイッチ回路２００およびインバータ回路３０１のそれぞれは、この低電圧である電源電圧ＶＤＤを動作電圧として受電し、入力信号としても、０Ｖ〜電源電圧ＶＤＤの信号を受けて、オン／オフの動作および位相反転動作を行う。すなわち、高耐圧スイッチ回路１００は、０Ｖをロウレベルとし、電源電圧ＶＤＤをハイレベルとした入力信号（論理制御信号）ＳＷＩＮ１によりオンまたはオフの切り替えを行い、ＧＮＤクランプスイッチ回路２００は、高耐圧スイッチ回路１００と逆相で動作し、高耐圧スイッチ回路１００がオン状態の時、ＧＮＤクランプスイッチ回路２００はオフ状態になり、高耐圧スイッチ回路１００がオフ状態の時、ＧＮＤクランプスイッチ回路２００はオン状態となる。
このように、複数個のチャネルを同一基板上に集積した場合でも、それぞれのチャネルは、同じ低電圧の電源電圧ＶＤＤで動作する。この場合、論理制御回路３０２は、外部からの論理入力信号Ｄｉｎを受け、複数個のチャネルのオンまたはオフを制御する。以上の構成より、複数個のチャネルを１個の半導体集積回路装置に形成した場合においても、低電圧である電源電圧ＶＤＤとＳＯＩの裏面支持基板への接地電圧Ｖｓｓの給電で動作可能な高耐圧アナログスイッチ回路用の半導体集積回路装置を提供することが可能となり、高い電源電圧からの給電を必要とせず、安全性を担保することが可能となる。
なお、実施の形態３では、複数個のチャネル３００−１〜３００−ｎにおいて、図６に示した、支持基板（半導体基板）６０１、導電性基板６００および絶縁性基板６０２は、互いに共通とされている。
（実施の形態４）
図４は、実施の形態４に係わる超音波診断装置の要部を示すブロック図である。同図には、超音波診断装置に設けられている回路ブロックと、超音波振動子ブロックと、送波切換スイッチ回路が示されている。超音波診断装置に設けられている回路ブロックとしては、送波切換スイッチ回路に関連した部分、すなわち、送波切換スイッチ回路を制御する制御回路とが示されている。また、超音波振動子ブロックとしては、４個のブロックＰＢ１〜ＰＢ４が示されており、それぞれのブロックには、４個の超音波振動子が備えられている例が示されている。この実施の形態４においては、送波切換スイッチ回路は、１個の半導体集積回路装置４０５によって構成されている。
まず、超音波振動子ブロックＰＢ１〜ＰＢ４について説明する。ブロックＰＢ１〜ＰＢ４のそれぞれは、互いに同じ構成を有しているため、同図ではブロックＰＢ１についてのみ構成が示されている。ブロックＰＢ１は、４個の超音波振動子ＨＢ１〜ＨＢ４を有しており、それぞれの超音波振動子ＨＢ１〜ＨＢ４の一方の端子には、送波切換スイッチ回路用の半導体集積回路装置４０５の外部端子に接続され、他方の端子には、接地電圧Ｖｓｓが供給されている。超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれは、構成的には、互いに同じであるが、例えば発生する超音波の周波数が、ブロック間で異なっている。
それぞれの超音波振動子ＨＢ１〜ＨＢ４の一方の端子には、超音波を発生する期間（送信期間）において、半導体集積回路装置４０５から駆動信号が供給される。この場合、駆動信号は、接地電圧Ｖｓｓ（ＧＮＤ）を基準として、その電圧値が例えば±１００Ｖに変化する大振幅の信号である。駆動信号が、超音波振動子ＨＢ１〜ＨＢ４の一方の端子に供給されることにより、駆動信号の周波数に従って、超音波振動子ＨＢ１〜ＨＢ４は、超音波を発生する。
発生した超音波が、人体において反射し、反射された反射波は、超音波振動子によって、電気信号に変換され、この変換によって得られた電気信号が、超音波振動子から、半導体集積回路装置４０５の外部端子へ供給される（受信期間）。
超音波診断装置に設けられている送受信回路は、超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれに備えられている超音波振動子ＨＢ１〜ＨＢ４の個数に対応した個数の送受信回路を備えている。すなわち、この実施の形態においては、４個の送受信回路４０３−１〜４０３−４を備えている。４個の送受信回路のそれぞれは、超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれにおける超音波振動子ＨＢ１〜ＨＢ４に、１対１に対応している。例えば、送受信回路４０３−１は、超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれにおける超音波振動子ＨＢ１に対応し、送受信回路４０３−２は、超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれにおける超音波振動子ＨＢ２に対応し、送受信回路４０３−３は、超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれにおける超音波振動子ＨＢ３に対応し、
送受信回路４０３−４は、超音波振動子ブロックＰＢ１〜ＰＢ４のそれぞれにおける超音波振動子ＨＢ４に対応している。
見方を変えると、４個の超音波振動子ＨＢ１に対して、１個の送受信回路４０３−１が共通となっており、４個の超音波振動子ＨＢ２に対して、１個の送受信回路４０３−２が共通となっており、４個の超音波振動子ＨＢ３に対して、１個の送受信回路４０３−３が共通となっており、４個の超音波振動子ＨＢ４に対して、１個の送受信回路４０３−４が共通となっている。
送受信回路４０３−１〜４０３−４は、互いに同じ構成を有しているため、同図には、送受信回路４０３−１のみ構成が示されている。送受信回路４０３−１を代表として、送受信回路を説明すると、送受信回路４０３−１は、送信駆動回路４００と受信処理回路４０１とを備えている。送信駆動回路４００は、超音波診断装置内の図示しない回路ブロックによって形成された駆動信号Ｔｘ１を受け、この駆動信号Ｔｘ１に対応した大振幅の駆動信号を、半導体集積回路装置４０５の外部端子に供給する（送信期間）。一方、受信処理回路４０１は、例えばアナログフロントエンド回路により構成され、半導体集積回路装置４０５の外部端子から供給された小振幅の信号を受信し、増幅等の処理を行って、超音波診断装置の図示しない処理回路ブロックへ、受信信号Ｒｘ１として供給する。処理回路ブロック（図示しない）は、受信信号Ｒｘ１を処理して、診断のために例えば画像として表示する。
残りの送受信回路４０３−２〜４０３−４のそれぞれについても同様に、駆動信号Ｔｘ２〜Ｔｘ４を受け、半導体集積回路装置４０５の外部端子へ、大振幅の駆動信号を、送信期間において供給する。また、受信期間においては、半導体集積回路装置４０５からの小振幅の信号を受信し、増幅等を行い、受信信号Ｒｘ２〜Ｒｘ４として、処理回路ブロック（図示しない）へ供給する。
超音波診断装置に設けられている制御回路４０４は、超音波振動子ブロックＰＢ１〜ＰＢ４を選択するための入力信号ＤＩＮ１〜ＤＩＮ４を生成し、半導体集積回路装置４０５へ供給する。
この実施の形態４における半導体集積回路装置４０５は、送波切換スイッチ回路を構成している。半導体集積回路装置４０５は、特に制限されないが、この実施の形態においては、１６個のチャネルを有している。すなわち、実施の形態３において説明したチャネルを１６個有している。各チャネルは、同図では、ＳＷ−１〜ＳＷ−１６として示されている。チャネルＳＷ−１〜ＳＷ−１６のそれぞれは、実施の形態３で説明したチャネル３００−１と同じで、高耐圧スイッチ回路１００と、ＧＮＤクランプスイッチ回路２００と、インバータ回路３０１を備えている。図４においては、図面が複雑になるのを避けるために、高耐圧スイッチ回路１００およびＧＮＤクランプスイッチ回路２００のそれぞれが、スイッチの記号で示されている。また、インバータ回路３０１およびＧＮＤクランプスイッチ回路２００は、チャネルＳＷ−１、ＳＷ−５、ＳＷ−９およびＳＷ−１３についてのみ示しているが、他のチャネルのも含まれているものと理解して頂きたい。
この実施の形態４においては、チャネルＳＷ−１〜ＳＷ−１６が、４個のブロックに分けられ、それぞれのブロックが超音波振動子ブロックに１対１で対応している。すなわち、チャネルＳＷ−１〜ＳＷ−４が１個のブロックとされ、超音波振動子ブロックＰＢ１に対応し、チャネルＳＷ−５〜ＳＷ−８が１個のブロックとされ、超音波振動子ブロックＰＢ２に対応し、チャネルＳＷ−９〜ＳＷ−１２が１個のブロックとされ、超音波振動子ブロックＰＢ３に対応し、チャネルＳＷ−１３〜ＳＷ−１６が１個のブロックとされ、超音波振動子ブロックＰＢ４に対応している。各ブロックに対して、実施の形態３で説明した論理制御回路３０２が設けられている。すなわち、ブロックに対して設けられた論理制御回路３０２によって、そのブロックにおける高耐圧スイッチ回路１００およびＧＮＤクランプスイッチ回路２００のオン／オフが制御される。各論理制御回路３０２には、半導体集積回路装置４０５に設けられた外部端子ＤＩＮ１〜ＤＩＮ４を介して、制御回路４０４から入力信号ＤＩＮ１〜ＤＩＮ４が供給される。
例えば、同図において、一番上側に示されたチャネルＳＷ−１〜ＳＷ−４のブロックに対応した論理制御回路３０２には、外部端子ＤＩＮ１を介して、入力信号ＤＩＮ１が供給されている。残りのブロックに対応した論理制御回路３０２にも、同様にして、入力信号ＤＩＮ２〜ＤＩＮ４が供給されている。
超音波振動子ブロックＰＢ１〜ＰＢ４のうち、ユーザが用いたい超音波振動子ブロックを指定すると、その指定した超音波振動子ブロックに対応した入力信号ＤＩＮ１〜ＤＩＮ４が、例えばハイレベル（ＶＤＤ）とされ、残りの入力信号がロウレベル（Ｖｓｓ）とされる。入力信号、例えばＤＩＮ１がハイレベルにされ、残りの入力信号ＤＩＮ２〜ＤＩＮ４がロウレベルにされると、ハイレベルの入力信号ＤＩＮ１が供給された論理制御回路３０２は、ハイレベル（ＶＤＤ）の入力信号ＳＷＩＮ（図３）をインバータ回路３０１へ供給し、残りのブロックに対応した論理制御回路３０２は、ロウレベル（Ｖｓｓ）の入力信号ＳＷＩＮ（図３）をインバータ回路３０１へ供給する。これにより、実施の形態３において説明したように、チャネルＳＷ−１〜ＳＷ−４のそれぞれにおける高耐圧スイッチ回路１００がオン状態となり、ＧＮＤクランプスイッチ回路２００はオフ状態となる。このとき、残りのチャネルＳＷ−５〜ＳＷ−１６のそれぞれにおける高耐圧スイッチ回路１００はオフ状態となり、ＧＮＤクランプスイッチ回路２００はオン状態となる。
チャネルＳＷ−１〜ＳＷ−４のそれぞれの高耐圧スイッチ回路１００がオン状態となることによって、半導体集積回路装置４０５の外部入出力端子ＳＷ１＿Ａ〜ＳＷ４＿Ａのそれぞれと、半導体集積回路装置４０５の外部入出力端子ＳＷ１＿Ｐ〜ＳＷ４＿Ｐのそれぞれとが、高耐圧スイッチ回路１００を介して電気的に接続される。電気的に接続されている期間が、送信期間であれば、送受信回路４０３−１〜４０３−４のそれぞれからの大振幅の駆動信号が、超音波振動子ブロックＰＢ１内の超音波振動子ＨＢ１〜ＨＢ４のそれぞれの一方の端子に供給されることになる。これにより、超音波振動子ブロックＰＢ１における超音波振動子ＨＢ１〜ＨＢ４のそれぞれが、大振幅の駆動信号に従って、超音波を発生する。
これに対して、電気的に接続されている期間が、受信期間であれば、超音波振動子ブロックＰＢ１における超音波振動子ＨＢ１〜ＨＢ４のそれぞれにおいて変換された小振幅の電気信号が、半導体集積回路装置４０５を介して、送受信回路４０３−１〜４０３−４に供給され、送受信回路４０３−１〜４０３−４のそれぞれは、受信した小振幅の信号に対応した受信信号Ｒｘ１〜Ｒｘ４を、図示しない処理回路ブロックへ供給する。
なお、チャネルＳＷ−１〜ＳＷ−４のそれぞれにおける高耐圧スイッチ回路１００がオン状態にされているときには、チャネルＳＷ−５〜ＳＷ−１６のそれぞれは、オフ状態であるため、半導体集積回路装置４０５の外部入出力端子ＳＷ５＿Ａ〜ＳＷ１６＿Ａと、外部入出力端子ＳＷ５＿Ｐ〜ＳＷ１６＿Ｐとの間は電気的に分離され、外部入出力端子ＳＷ５＿Ｐ〜ＳＷ１６＿Ｐのそれぞれは、ＧＮＤクランプスイッチ回路２００によって接地電圧Ｖｓｓに、電気的に接続されている。
ユーザの指定により、入力信号ＤＩＮ２〜ＤＩＮ４のいずれかがハイレベル（ＶＤＤ）にされた場合も、同様に、ハイレベルにされた入力信号に対応する超音波振動子ブロックにおける超音波振動子と送受信回路４０３−１〜４０３−４とが、半導体集積回路装置４０５を介して電気的に接続される。すなわち、入力信号（論理制御信号）ＤＩＮ１〜ＤＩＮ４によって、１６個のチャネルの内の４個のチャネルを選択して、選択した４個のチャネルにおける高耐圧スイッチ回路１００を、実質的に同時にオン状態にすることができる。
この実施の形態４において、１６個のチャネルのそれぞれを構成する高耐圧スイッチ回路１００およびＧＮＤクランプスイッチ回路２００と、４個の論理制御回路３０２は、ＳＯＩ技術によって、１個の絶縁性基板に形成され、１個の半導体集積回路装置４０５とされている。すなわち、図６に示した支持基板６０１、導電性基板６００および絶縁性基板６０２は、１６個のチャネルに対して共通とされている。この半導体集積回路装置４０５には、特に制限されないが、電源電圧ＶＤＤが給電される外部電源端子ＶＤＤ、接地電圧Ｖｓｓが給電される外部接地電圧端子Ｖｓｓ、および論理インターフェイス用電源ＶＬＬが給電される外部電源端子ＶＬＬが設けられている。
外部電源端子ＶＤＤに給電されている電源電圧ＶＤＤが、１６個のチャネルのそれぞれにおける高耐圧スイッチ回路１００、インバータ回路３０１およびＧＮＤクランプスイッチ回路２００に電源電圧ＶＤＤとして供給される（図３参照）。また、外部接地電圧端子Ｖｓｓに給電されている接地電圧Ｖｓｓが、ＧＮＤクランプスイッチ回路２００、インバータ回路３０１および論理制御回路３０２に、接地電圧Ｖｓｓとして供給される（図３参照）。さらに、外部接地電圧端子Ｖｓｓに給電されている接地電圧Ｖｓｓは、各チャネルに対して共通とされている導電性基板６００にも供給され（図６参照）、ノードｎ１、ｎ２、ｎ４およびｎ５に接地電圧Ｖｓｓが供給される（図２参照）。
論理インターフェイス用電源ＶＬＬは、例えば４個の論理制御回路３０２へ供給される。この論理インターフェイス用電源ＶＬＬは、例えば、半導体集積回路装置４０５の外部から供給される入力信号ＤＩＮ１〜ＤＩＮ４の信号レベルを判定するための基準電圧として用いられる。そのため、入力信号ＤＩＮ１〜ＤＩＮ４の信号レベルに従って、論理インターフェイス用電源ＶＬＬの電圧値は、予め設定される。入力信号ＤＩＮ１〜ＤＩＮ４のそれぞれの信号レベルが、ハイレベルを５Ｖ（ＶＤＤ）とし、ロウレベルを実質的に０Ｖ（Ｖｓｓ）とするものであった場合、論理インターフェイス用電源ＶＬＬは、ハイレベルである５Ｖとロウレベルである０Ｖとの間の電圧とされる。論理制御回路３０２は、この論理インターフェイス用電源ＶＬＬの電圧を基準の電圧として、入力信号ＤＩＮ１〜ＤＩＮ４の電圧を判別し、入力信号ＳＷＩＮの電圧を定める。勿論、論理インターフェイス用電源ＶＬＬはなくてもよいし、電源電圧ＶＤＤを分圧することにより、論理インターフェイス用電源ＶＬＬの電圧としてもよい。
この実施の形態４においても、半導体集積回路装置４０５の電源電圧ＶＤＤは、接地電圧を超える電圧から５Ｖ以下までの間の電圧であり、接地電圧Ｖｓｓは、実質的に０Ｖである。そのため、送波切換スイッチ回路として用いられる半導体集積回路装置４０５は、５Ｖを超えるような高電源電圧を必要とせず、５Ｖ以下の低電源電圧のみで動作する。すなわち、高耐圧スイッチ回路１００を伝達する信号は、送信期間においては例えば±１００Ｖの大振幅のアナログ信号（駆動信号）となり、受信期間においては小振幅のアナログ信号となるが、半導体集積回路装置４０５へ供給する電源電圧ＶＤＤは、５Ｖ以下の低電源電圧のみでよい。
実施の形態４において示した半導体集積回路装置４０５と、超音波振動子ブロックＰＢ１〜ＰＢ４は、例えば１個のプローブに内蔵される。この場合、半導体集積回路装置４０５に供給する電源電圧ＶＤＤは、低電圧でよいため、超音波診断装置の安全性を確保することが可能となる。また、電源電圧ＶＤＤが低電圧であるため、超音波診断装置とプローブとを電気的に結ぶケーブルの配線を細くすることが可能である。また、論理インターフェイス用電源ＶＬＬを電源電圧ＶＤＤから生成するようにすれば、単一電源電圧化を行うことが可能となり、ケーブルの配線数を低減することも可能となる。これにより、プローブの取り扱い性を向上させることも可能である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。超音波診断装置を例として説明したが、高耐圧スイッチ回路を５Ｖ以下の低電源電圧で動作させることが可能となるため、医療機器分野における装置に留まらず、他の分野においても適用可能であり、装置の安全性の確保および／または携帯性の向上を図ることが可能である。また、ＭＯＳＦＥＴとして、ｎチャンネル型ＭＯＳＦＥＴを例として説明したが、勿論、ｐチャンネル型ＭＯＳＦＥＴであってもよい。
ＨＮ１〜ＨＮ４ 高耐圧ｎチャンネル型ＭＯＳＦＥＴ
ＳＨ 共通ソース端子
ＧＨ 共通ゲート端子
ｓ１〜ｓ２ 入出力端子
ＶＤＤ ０Ｖを超える電圧から５Ｖ以下の間の低電圧電源
ＶＳ 共通ソース端子における電圧
ＳＷＩＮ１、ＳＷＩＮ２ 入力端子（入力信号）
Ｄｉｎ 論理入力端子（入力信号）
Ｃｄｓ１〜Ｃｄｓ４ ソース−ドレイン間の寄生容量
Ｃｇｄ１〜Ｃｇｄ４ ゲート−ドレイン間の寄生容量
ＭＮ１ 低電圧ｎチャンネル型ＭＯＳＦＥＴ
Ｒ１ 抵抗
Ｄ０ ダイオード
ＳＷ１＿Ａ〜ＳＷ１６＿Ａ、ＳＷ１＿Ｐ〜ＳＷ１６＿Ｐ 外部入出力端子
ＤＩＮ１〜ＤＩＮ４ 外部入力端子（入力信号）
ＶＬＬ 論理インターフェイス用電源

Claims (6)

  1. 半導体基板の一主面に、絶縁性基板を介して配置された半導体領域に形成された高耐圧ＭＯＳＦＥＴを具備する半導体集積回路装置であって、
    前記半導体集積回路装置は、
    ソース端子、ドレイン端子およびゲート端子を有する第１導電型の第１高耐圧ＭＯＳＦＥＴと、
    前記第１高耐圧ＭＯＳＦＥＴのソース端子に接続されたソース端子、前記第１高耐圧ＭＯＳＦＥＴのゲート端子に接続されたゲート端子およびドレイン端子を有する第１導電型の第２高耐圧ＭＯＳＦＥＴと、
    接地電圧を超える電圧から５Ｖ以下の電圧の間の電圧を電源電圧として動作し、第１制御信号に従って、前記第１高耐圧ＭＯＳＦＥＴおよび前記第２高耐圧ＭＯＳＦＥＴをオン／オフ制御する第１フローティングゲート電圧制御回路であって、前記第１フローティングゲート電圧制御回路は、前記第１高耐圧ＭＯＳＦＥＴのソース端子と前記第１高耐圧ＭＯＳＦＥＴのゲート端子とに接続され、前記第１高耐圧ＭＯＳＦＥＴおよび前記第２高耐圧ＭＯＳＦＥＴをオンさせるとき、前記第１高耐圧ＭＯＳＦＥＴのソース端子における電圧を基準とし、該基準とした電圧に前記電源電圧を重畳して、前記第１高耐圧ＭＯＳＦＥＴおよび前記第２高耐圧ＭＯＳＦＥＴのそれぞれのゲート端子に供給する前記第１フローティングゲート電圧制御回路と、
    を具備し、
    前記半導体基板の一主面に対向する対向面には、接地電圧が供給され、前記半導体領域における前記第１高耐圧ＭＯＳＦＥＴのドレイン端子および前記第２高耐圧ＭＯＳＦＥＴのドレイン端子には、前記電源電圧を超える正の高電圧と接地電圧よりも低い負の高電圧との間で変化する信号が供給される、半導体集積回路装置。
  2. 請求項１に記載の半導体集積回路装置において、
    前記第１フローティングゲート電圧制御回路は、前記第１高耐圧ＭＯＳＦＥＴのドレイン端子および／または前記第２高耐圧ＭＯＳＦＥＴのそれぞれのゲート端子に供給される電圧を保持するラッチ回路を具備し、
    前記絶縁性基板を介して、前記半導体基板の一主面に配置された半導体領域には、前記第１高耐圧ＭＯＳＦＥＴおよび前記第２高耐圧ＭＯＳＦＥＴよりも耐圧の低い低耐圧ＭＯＳＦＥＴが形成される、半導体集積回路装置。
  3. 請求項２に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、前記第１高耐圧ＭＯＳＦＥＴのドレイン端子および／または前記第２高耐圧ＭＯＳＦＥＴのドレイン端子と接地電圧との間に接続された接地電圧クランプ回路を具備し、
    前記接地電圧クランプ回路は、
    前記第１高耐圧ＭＯＳＦＥＴのドレイン端子および／または前記第２高耐圧ＭＯＳＦＥＴのドレイン端子に接続されたドレイン端子、ソース端子およびゲート端子を有する第１導電型の第３高耐圧ＭＯＳＦＥＴと、
    前記第３高耐圧ＭＯＳＦＥＴの前記ソース端子に接続されたソース端子、接地電圧に接続されたドレイン端子および前記第３高耐圧ＭＯＳＦＥＴのゲート端子に接続されたゲート端子を有する第１導電型の第４高耐圧ＭＯＳＦＥＴと、
    接地電圧を超える電圧から５Ｖの電圧の間の電圧を電源電圧として動作し、前記第３高耐圧ＭＯＳＦＥＴおよび前記第４高耐圧ＭＯＳＦＥＴをオン／オフ制御する第２フローティングゲート電圧制御回路であって、前記第３高耐圧ＭＯＳＦＥＴのソース端子と前記第３高耐圧ＭＯＳＦＥＴのゲート端子とに接続され、前記第３高耐圧ＭＯＳＦＥＴのソース端子における電圧を基準電圧とし、前記第３高耐圧ＭＯＳＦＥＴおよび前記第４高耐圧ＭＯＳＦＥＴをオンさせるとき、前記基準電圧に前記電源電圧を重畳して、前記第３高耐圧ＭＯＳＦＥＴおよび前記第４高耐圧ＭＯＳＦＥＴのそれぞれのゲート端子に供給する第２フローティング電圧制御回路と、
    を具備する、
    半導体集積回路装置。
  4. 請求項３に記載の半導体集積回路装置において、
    前記接地電圧クランプ回路は、前記第４高耐圧ＭＯＳＦＥＴのドレイン端子に接続されたドレイン端子、接地電圧に接続されたソース端子、およびゲート端子を有する第１導電型の低耐圧ＭＯＳＦＥＴを具備し、
    前記低耐圧ＭＯＳＦＥＴのゲート端子には、前記電源電圧に対応した電圧を、一方の信号電圧とし、接地電圧に対応した電圧を、他方の信号電圧とした第２制御信号が供給されることにより、前記第３高耐圧ＭＯＳＦＥＴおよび前記第４高耐圧ＭＯＳＦＥＴのそれぞれと同期してオンするように制御される、半導体集積回路装置。
  5. 請求項４に記載の半導体集積回路装置において、
    前記接地電圧クランプ回路は、
    前記低耐圧ＭＯＳＦＥＴのソース端子とドレイン端子との間に接続され、前記低耐圧ＭＯＳＦＥＴのドレイン端子と前記低耐圧ＭＯＳＦＥＴが形成されている半導体領域との間に形成されるボディダイオードとによって、双方向ダイオードを形成するダイオードと、
    前記低耐圧ＭＯＳＦＥＴのドレイン端子とソース端子との間に接続された抵抗と、
    を具備する、半導体集積回路装置。
  6. 請求項３、４または５に記載の半導体集積回路装置において、
    前記半導体集積回路装置は、
    １個または複数個のチャンネルと、
    接地電圧を超える電圧から５Ｖ以下の電圧の間の電圧を電源電圧として動作し、前記１個または複数個のチャンネルに対して第３制御信号を供給する論理制御回路と、
    を具備し、
    前記１個または複数個のチャンネルは、前記第１高耐圧ＭＯＳＦＥＴと、前記第２高耐圧ＭＯＳＦＥＴと、前記第１フローティングゲート電圧制御回路と、前記接地電圧クランプ回路と、を具備し、前記論理制御回路からの前記第３制御信号に基づいて、前記第１フローティングゲート電圧制御回路における前記第１制御信号が生成され、前記接地電圧クランプ回路における前記第３高耐圧ＭＯＳＦＥＴおよび前記第４高耐圧ＭＯＳＦＥＴのオン／オフが、前記第３制御信号によって制御される、半導体集積回路装置。
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