JP4635713B2 - スイッチ回路及び半導体装置並びに超音波診断装置、半導体テスタ - Google Patents

スイッチ回路及び半導体装置並びに超音波診断装置、半導体テスタ Download PDF

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Description

本発明は、スイッチ回路及び半導体装置並びに超音波診断装置、半導体テスタに関する。
電源電圧より大きな入力信号を制御可能かつ、信号のオン・オフを低い損失で制御可能な、小型で大規模な半導体集積回路化できる図9(A)に示す構成のスイッチ回路が、特許文献1に開示されている。
図9(A)の主スイッチ回路10は、それぞれ信号源8、負荷9が接続された入出力端子6、7を持つ双方向主スイッチ1の制御端子Gと、ゲート駆動用の正の電圧源31およびグランドの間にそれぞれ逆阻止型駆動回路2a、2bが接続しており、逆阻止型駆動回路2a、2bと双方向主スイッチ1の間に容量13からなる制御信号の保持回路3を設けている。双方向主スイッチ1は、2つのnch型MOSFET11、12が互いにソース端子を接して接続されている。
逆阻止型駆動回路2aは、pch型MOSFET16aと、このpch型MOSFET16aのドレイン端子とにアノード端子を接続したダイオード15aとから構成される。逆阻止型駆動回路2bは、nch型MOSFET14bと、このnch型MOSFET14bのドレイン端子にカソード端子を接続したダイオード15bとから構成される。制御信号SD、パルス駆動信号PDを入力とする駆動信号生成回路124により、逆阻止型駆動回路2a、2bのオン・オフが制御される。
図9(A)に示したスイッチ回路の動作を説明する。主スイッチ回路10をオンにするには、制御信号SDを“L”としてから、パルス駆動信号PDを“L”とする。このときpch型MOSFET16aがオンになり、nch型MOSFET14bはオフになって、電圧源31からpch型MOSFET16a、ダイオード15a、容量13ならびにnch型MOSFET11、12のゲート・ソース間容量Cgs、nch型MOSFET11、12の内蔵ダイオード、信号源8、負荷9を電流が流れる。これにより容量13ならびにnch型MOSFET11、12のゲート・ソース間容量Cgsが充電され、nch型MOSFET11、12がオンになる。
主スイッチ回路10をオフにするには、制御信号SDを“H”としてから、パルス駆動信号PDを“L”とする。このときpch型MOSFET16aはオフになり、nch型MOSFET14bがオンになって、容量13ならびにゲート・ソース間容量Cgsからダイオード15b、nch型MOSFET14b、グランド、信号源8、負荷9、オン状態のnch型MOSFET11、12を電流が流れる。これにより容量13ならびにゲート・ソース間容量Cgsが放電されnch型MOSFET11、12がオフになる。
さらに図9(B)の駆動信号に示すように、双方向主スイッチ1のオン・オフの切換えならびに、オンまたはオフの状態を更新する時に、pch型MOSFET16aまたはnch型MOSFET14bのいずれか一方がパルス状にオンになる。オン・オフの切換えまたは更新後の制御信号SDは、保持回路3の容量13を十分大きく取ることで、次の切換えまたは状態の更新まで保持される。このようにして、双方向主スイッチ1のオン・オフを制御する。
特開2004−363997号公報(図1と、(0014)段落から(0023)段落の記載。)
図9(A)の従来技術の回路では、スイッチ回路がオフ状態の時の信号遮断性能、すなわち、入力信号が出力側にもれるノイズをいかに小さくできるかという性能が低い課題があった。
本発明の目的は、スイッチオフ時の信号遮断性能の改善と、スイッチ切換え時に発生するスパイク電圧の低減を低損失かつ小型の回路構成で実現することである。
本発明のスイッチ回路は、上記目的を達成するために、複数個のMOSFETのソース端子を互いに接続し、該複数個のMOSFETのドレイン端子がそれぞれ入出力端子である主スイッチと、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路と、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路とを備えたスイッチ回路において、前記接続したMOSFETのソース端子を接地電位に接続する短絡スイッチ回路を備えていると共に、該短絡スイッチ回路は、互いにソース端子を接続した複数個のMOSFETを有し、該複数個のMOSFETのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続され、かつ、前記短絡スイッチ回路が、該短絡スイッチ回路の複数個のMOSFET制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とする。

本発明のスイッチ回路によれば、入力信号が出力側にもれるノイズを小さくでき、貫通電流に起因して負荷の両端に発生するスパイク電圧も低減できる。
以下、本発明の詳細を図面に基づいて説明する。
図1(A)は本実施例のスイッチ回路の回路図である。主スイッチ回路10は、それぞれ信号源8、負荷9が接続された入出力端子6、7を備える双方向主スイッチ1aの制御端子G1とゲート駆動用の正の電圧源31およびグランドの間にそれぞれ逆阻止型駆動回路2a、2bが接続されており、逆阻止型駆動回路2a、2bと双方向主スイッチ1aとの間に容量13aからなる制御信号の保持回路3aが設けられている。
双方向主スイッチ1aは、2つのnch型MOSFET11a、12aが互いに主端子であるソース端子を接して接続し、別の主端子であるドレイン端子が入出力端子6、7に接続している。逆阻止型駆動回路2aは、pch型MOSFET16aと、pch型MOSFET16aのドレイン端子にアノード端子を接続したダイオード15aとから構成される。逆阻止型駆動回路2bは、nch型MOSFET14bと、nch型MOSFET14bのドレイン端子にカソード端子を接続したダイオード15bから構成される。逆阻止型駆動回路2a、2bのオン・オフを制御信号Set1、制御信号Rset1で制御する。
さらに、nch型MOSFET11a、12aのソース端子とグランドの間に短絡スイッチ回路21を配置した。すなわち、nch型MOSFET11a、12aのソース端子とグランドの間を接続する双方向主スイッチ1bと、双方向主スイッチ1bの制御端子G2とゲート駆動用の正の電圧源31およびグランドの間にそれぞれ逆阻止型駆動回路2c、2dを接続し、逆阻止型駆動回路2c、2dと双方向主スイッチ1bとの間に、容量13bからなる制御信号の保持回路3bを設けてある。双方向主スイッチ1bは、2つのnch型MOSFET11b、12bが互いにソース端子を接して接続している。
逆阻止型駆動回路2cは、pch型MOSFET16bと、pch型MOSFET16bのドレイン端子にアノード端子が接続されたダイオード15cとから構成される。逆阻止型駆動回路2dはnch型MOSFET14bのドレイン端子にカソード端子を接続したダイオード15dから構成される。逆阻止型駆動回路2c、2dのオン・オフを制御信号Set2、Rset2で制御する。
主スイッチ回路10をオンにするには、まず制御信号Set2を“L”として、nch型MOSFET11b、12bをオンにする。すなわちpch型MOSFET16bをオンし、電圧源31からpch型MOSFET16b、ダイオード15c、容量13bならびにnch型MOSFET11b、12bのゲート・ソース間容量Cgs、nch型MOSFET12bの内蔵ダイオードを電流が流れる。これにより容量13bならびにnch型MOSFET11b、12bのゲート・ソース間容量Cgsが充電されnch型MOSFET11b、12bがオンになる。
次に、制御信号Set1を“L”とする。このときpch型MOSFET16aがオンになり、電圧源31からpch型MOSFET16a、ダイオード15a、容量13aならびにnch型MOSFET11a、12aのゲート・ソース間容量Cgs、nch型MOSFET11a、12aの内蔵ダイオード、nch型MOSFET11b、12b、信号源8、負荷9を電流が流れる。これにより容量13aならびにnch型MOSFET11a、12aのゲート・ソース間容量Cgsが充電されnch型MOSFET11a、12aがオンになる。この時、nch型MOSFET11a、12aのソース端子S1は、nch型MOSFET11b、12bにより低い抵抗でグランドに接続されているため負荷9に電流が流れにくくなっているので、図9(A)に示した従来技術の回路に比べ負荷9の両端に発生するノイズが低減できる。nch型MOSFET11b、12b、のオン・オフ切換え時にも電流が流れるが、この場合nch型MOSFET12bのドレイン端子がグランドに接続されているため、切換え時の電流はスイッチから直接グランドに流れ込み、負荷9に電流が流れにくくノイズが発生しにくい。nch型MOSFET11a、12aがオンした後、制御信号Rset2を“H”とし、nch型MOSFET11b、12bをオフにして、信号源8と負荷9を導通状態とする。
主スイッチ回路10をオフにするには、オンにする場合と同様に、まず制御信号Set2を“L”とし、nch型MOSFET11b、12bをオンにする。次に、制御信号Rset1を“H”とする。この時nch型MOSFET14aがオンになり、容量13aならびにゲート・ソース間容量Cgsからダイオード15b、nch型MOSFET14a、グランド、信号源8、負荷9、オン状態のnch型MOSFET11a、12a、11b、12bを電流が流れる。これにより容量13aならびにゲート・ソース間容量Cgsが放電されnch型MOSFET11a、12aがオフになる。nch型MOSFET11a、12aがオフのとき,寄生容量等により入力信号より出力の負荷側に電流が流れる場合、ノイズが発生するが、nch型MOSFET11a、12aのソース端子S1はnch型MOSFET11b、12bにより低い抵抗でグランドに接続されているため負荷9に電流が流れにくくなり、図9(A)に示した従来技術の回路に比べ負荷9の両端に発生するノイズを低減できる。
このように本実施例のスイッチ回路では、ノイズが少なく、高い精度で信号のオン・オフ制御ができる。本実施例のスイッチ回路では、図1(B)の駆動信号に示すように、双方向主スイッチ1のオン・オフの切換えならびに、オンまたはオフの状態を更新する時にpch型MOSFET16aまたはnch型MOSFET14aのいずれか一方がパルス状にオンになる。オン・オフの切換えまたは更新後の制御信号は、保持回路3aの容量13aを十分大きな値にしてあるので、次の切換えまたは状態の更新まで保持される。そのため、pch型MOSFET16aまたはnch型MOSFET14aをパルス状にオンにしない場合と比較し、本実施例では損失を少なくできる。
双方向主スイッチ1aがオン、双方向主スイッチ1bがオフで、信号源8から±Voの信号入力があったとき電圧源31の電圧をVdcとすると、制御端子G1の電位は最大Vo+Vdc、最小−Vo+Vdcの間を変動する。このとき逆阻止型駆動回路2aでは、制御端子G1の電位がVdcより高い場合はダイオード15aによって、低い場合はオフ状態のnch型MOSFET14aによって回路をオフにするため、電流が流れない。また逆阻止型駆動回路2bでも、制御端子G1の電位がグランド電位(0V)より低い場合はダイオード15bによって、高い場合はオフ状態のpch型MOSFET16aによって回路をオフにするため、電流が流れない。
同様に、双方向主スイッチ1aがオン、双方向主スイッチ1bがオフで、信号源8から±Voの信号入力があったとき電圧源31の電圧をVdcとすると、制御端子G2の電位は最大Vdc、最小−Vo+Vdcの間を変動する。このとき逆阻止型駆動回路2cでは、制御端子G2の電位がVdcより高い場合はダイオード15cによって、低い場合はオフ状態のpch型MOSFET16bによって回路をオフにするため、電流が流れない。また逆阻止型駆動回路2dでも、制御端子G2の電位がグランド電位(0V)より低い場合はダイオード15dによって、高い場合はオフ状態のnch型MOSFET14bによって回路をオフにするため、電流が流れない。
双方向主スイッチ1aがオフ、双方向主スイッチ1bがオンで信号入力があった場合も同様に、逆阻止型駆動回路2a、2b、2c、2dがオフになるため、電流は流れない。このように本実施例の回路では、オン・オフ時の切換えもしくは更新時のみに電流が流れるため、損失を大幅に低減できる。
また、本実施例の回路では±Voの信号入力時の各素子の最大印加電圧はおおよそ、nch型MOSFET11a、12aではVo、pch型MOSFET16a、nch型MOSFET14aではVo+Vdc、ダイオード15a、15bではVo−Vdcであるから、それぞれの素子の耐圧をこれら印加電圧以上にすれば、0Vを中心に±Voの信号のオン・オフが可能となる。
図2(A)は本実施例のスイッチ回路の回路図である。本回路は、入出力端子6、7を持つ双方向主スイッチ1aの制御端子G1と電圧源31の間にそれぞれ逆阻止型駆動回路2e、2fが接続されており、逆阻止型駆動回路2e、2fと双方向主スイッチの間に制御信号の保持回路3cが設けられている。双方向主スイッチ1aは2つのnch型MOSFET11a、12aが互いにソース端子を接して接続されている。逆阻止型駆動回路2e、2fはpch型MOSFET14e、14fと、そのドレイン端子にアノード端子が接続されたダイオード15e、15fから構成される。
制御信号Set1、Rset1により、逆阻止型駆動回路2e、2fのオン・オフが制御される。保持回路3cは制御端子G1と、nch型MOSFET11a、12aのソースS1の間に接続された容量24b、nch型MOSFET22a、定電圧ダイオード23bと、nch型MOSFET22aのゲートとnch型MOSFET11a、12aのソースS1の間に接続された容量24a、nch型MOSFET22b、定電圧ダイオード23aにより構成される。この回路は双方向主スイッチ1aがオンの時にはnch型MOSFET22bがオン、nch型MOSFET22aがオフになり、双方向主スイッチ1aがオフの時にはnch型MOSFET22bがオフ、nch型MOSFET22aがオンになるラッチ回路である。
さらに、nch型MOSFET11a、12aのソース端子とグランドの間に短絡スイッチ回路26を配置した。すなわち、nch型MOSFET11a、12aのソース端子とグランドの間を接続する双方向主スイッチ1bと、双方向主スイッチ1bの制御端子G2とゲート駆動用の正の電圧源31およびグランドの間にそれぞれ逆阻止型駆動回路2g、2hが接続されており、逆阻止型駆動回路2g、2hと双方向主スイッチ1bの間に制御信号の保持回路3dが設けられている。
双方向主スイッチ1bは2つのnch型MOSFET11b、12bが互いにソース端子を接して接続されている。逆阻止型駆動回路2g、2hはpch型MOSFET14g、14hと、そのドレイン端子にアノード端子が接続されたダイオード15g、15hから構成される。制御信号Set2、Rset2により、逆阻止型駆動回路2g、2hのオン・オフが制御される。保持回路3dは制御端子G2と、nch型MOSFET11b、12bのソースS2の間に接続された容量24d、nch型MOSFET22g、定電圧ダイオード23dと、nch型MOSFET22gのゲートとnch型MOSFET11b、12bのソースS2の間に接続された容量24c、nch型MOSFET22h、定電圧ダイオード23cにより構成される。本回路が実施例1と異なる点は、保持回路3c、3dと、それらに接続した逆阻止型駆動回路2e、2f、2g、2hである。
本実施例のスイッチ回路をオフからオンに切換えるには、まず制御信号Set2を“L”とし、nch型MOSFET11b、12bをオンにする。すなわちpch型MOSFET14gをオンにし、電圧源31からpch型MOSFET14g、ダイオード15g、容量24dならびにnch型MOSFET11b、12bのゲート・ソース間容量Cgs、nch型MOSFET12bの内蔵ダイオードを電流が流れる。このとき当初はnch型MOSFET22gもオン状態であるのでnch型MOSFET22gにも電流が流れるが、このnch型MOSFET22gのオン抵抗による電圧降下により、nch型MOSFET22gのドレイン端子が接続されたnch型MOSFET22hのゲート電圧が上昇してオンになる。オンになったnch型MOSFET22hによりnch型MOSFET22gのゲート電圧が放電されオフになる。これによりnch型MOSFET11b、12bのゲート・ソース間容量Cgsが電圧源31の電圧Vdcまで充電されnch型MOSFET11b、12bがオンになる。
次に、制御信号Set1を“L”とする。このときpch型MOSFET14eがオンになり、電圧源31からpch型MOSFET14e、ダイオード15e、容量24bならびにnch型MOSFET11a、12aのゲート・ソース間容量Cgs、nch型MOSFET11a、12aの内蔵ダイオード、信号源8、負荷9を電流が流れる。このとき当初はnch型MOSFET22aもオン状態であるのでnch型MOSFET22aにも電流が流れるが、このnch型MOSFET22aのオン抵抗による電圧降下により、nch型MOSFET22aのドレイン端子が接続されたnch型MOSFET22bのゲート電圧が上昇してオンになる。オンになったnch型MOSFET22bによりnch型MOSFET22aのゲート電圧が放電されオフになる。
これによりnch型MOSFET11a、12aのゲート・ソース間容量Cgsが電圧源31の電圧Vdcまで充電されnch型MOSFET11a、12aがオンになる。また、nch型MOSFET11a、12aのソース端子S1はnch型MOSFET11b、12bによって低い抵抗でグランドに接続されているために負荷9には電流が流れにくくなっており、図9(A)に示した従来技術の回路に比べ負荷9の両端に発生するノイズを低減できる。nch型MOSFET11b、12bのオン・オフ切換え時にも電流が流れるが、この場合nch型MOSFET12bのドレイン端子がグランドに接続されているため、切換え時の電流はスイッチから直接グランドに流れ込むため、負荷に電流が流れにくくノイズが発生しにくい。nch型MOSFET11a、12aがオンした後、Rset2を“L”とし、nch型MOSFET11b、12bをオフすることで信号源8と負荷9を導通状態とする。
スイッチ回路をオンからオフに切換えるには、オンする場合と同様にまず制御信号Set2を“L”とし、nch型MOSFET11b、12bをオンにする。次に、制御信号Rset1を“L”とする。このときpch型MOSFET14fがオンになり、ダイオード15f、pch型MOSFET14f、容量24a、信号源8、負荷9、オン状態のnch型MOSFET11a、12a、nch型MOSFET11b、12bを電流が流れる。このとき始めはnch型MOSFET22bはオン状態であるが、nch型MOSFET22bのオン抵抗による電圧降下により、nch型MOSFET22bのドレイン端子にゲートが接続されたnch型MOSFET22aは、ゲート電圧が上昇してオンになる。これによりnch型MOSFET22bのゲート電圧ならびに容量24a、ゲート・ソース間容量Cgsが放電されnch型MOSFET22b、nch型MOSFET11a、12aがオフになる。nch型MOSFET11a、12aがオフのとき寄生容量等により入力信号から出力の負荷側に電流が流れる場合、負荷9の両端にノイズが発生するが、nch型MOSFET11a、12aのソース端子S1はnch型MOSFET11b、12bにより低い抵抗でグランドに接続されているため負荷9には電流が流れにくく、図9(A)に示した従来技術の回路に比べ負荷9の両端に発生するノイズが低減できる。このように本スイッチ回路により、ノイズの少ない高精度な信号のオン・オフ制御が可能となる。
本実施例の回路では図2(B)に示すような駆動信号を入力し、双方向主スイッチ1aのオン・オフの切換えならびに、状態の更新時のみpch型MOSFET14e、pch型MOSFET14f、pch型MOSFET14g、pch型MOSFET14hをオンにし、逆阻止型駆動回路2e、2f、2g、2hをオンにするため、実施例1と同様損失が少ない。また回路素子の耐圧も実施例1と同じ耐圧があればよく、図9(A)に示した従来技術の回路に比べ小型にできる。さらに本実施例の回路では、保持回路3c、3dにラッチ回路を用いているため、双方向主スイッチ1aがオフの時にはそのゲート・ソース間がオンになっているnch型MOSFET22a、22gで短絡されている。このため、入力信号のdv/dt影響でnch型MOSFET11a、12a、nch型MOSFET11b、12bのゲート・ドレイン間容量Cgdを介してゲートに電流Cgd・dV/dtが流れ込んでも、nch型MOSFET22a、22gを通して放電されるので、オフからオンに誤動作しにくい。
また双方向主スイッチ1aがオンの時には、nch型MOSFET22b、22hがオンしておりnch型MOSFET22a、22gのゲート・ソース間が短絡されるため、同様にnch型MOSFET22b、22hが入力信号の影響で誤オンしにくく、双方向主スイッチ1aのオンからオフへの誤動作も防ぐことができる。このため、本実施例のスイッチ回路では、よりdV/dtが高い、より大きな振幅や、高周波を多く含んだ入力信号を誤動作することなくオン・オフできる。また保持回路3cの容量24a、24bと定電圧ダイオード23a、23bとにより、制御端子Gに印加される電圧信号の変化が抑制されるので、誤動作の防止や素子の信頼性の向上に有効である。
図3(A)は本実施例のスイッチ回路の回路図である。本実施例の回路は、入出力端子6、7を持つ双方向主スイッチ1aの制御端子G1と電圧源31との間に、それぞれ逆阻止型駆動回路2e、2fを接続し、逆阻止型駆動回路2e、2fと双方向主スイッチ1aの間に制御信号の保持回路3cを設けている。
双方向主スイッチ1aは、2つのnch型MOSFET11a、12aが互いにソース端子を接して接続されている。逆阻止型駆動回路2e、2fはpch型MOSFET14e、14fと、それらの各ドレイン端子にアノード端子が接続されたダイオー15e、15fから構成される。制御信号Set1、Rset1により、逆阻止型駆動回路2e、2fのオン・オフを制御する。保持回路3cは、制御端子G1と、nch型MOSFET11a、12aのソースS1の間に接続された容量24b、nch型MOSFET22a、定電圧ダイオード23bと、nch型MOSFET22aのゲートとnch型MOSFET11a、12aのソースS1の間に接続された容量24a、nch型MOSFET22b、定電圧ダイオード23aにより構成される。
この保持回路3cは、双方向主スイッチ1aがオンの時にはnch型MOSFET22bがオンになり、nch型MOSFET22aがオフになる。双方向主スイッチ1aがオフの時にはnch型MOSFET22bがオフ、nch型MOSFET22aがオンになるラッチ回路である。さらに、nch型MOSFET11a、12aのソース端子S1とグランドとの間を接続する双方向主スイッチ1bと、双方向主スイッチ1bの制御端子G2とソース端子S2の間にnch型MOSFET28が接続されている。双方向主スイッチ1bは2つのnch型MOSFET11b、12bが互いにソース端子を接して接続されている。
本実施例のスイッチ回路をオフからオンに切換えるには、制御信号Set1を“L”とする。このときpch型MOSFET14eがオンになり、電圧源31からpch型MOSFET14e、ダイオード15e、容量24a、nch型MOSFET11b、nch型MOSFET12bならびにnch型MOSFET11a、nch型MOSFET12a、nch型MOSFET22b、nch型MOSFET28のゲート・ソース間容量Cgs、nch型MOSFET11a、nch型MOSFET12aの内蔵ダイオード、信号源8、負荷9を電流が流れる。
このとき当初はnch型MOSFET22aもオン状態であるのでnch型MOSFET22aにも電流が流れるが、このnch型MOSFET22aのオン抵抗による電圧降下により、nch型MOSFET22aのドレイン端子にゲートが接続されたnch型MOSFET22bのゲート電圧が上昇してオンになる。オンになったnch型MOSFET22bによりnch型MOSFET22aのゲート電圧が放電されオフになる。これによりnch型MOSFET11a、12a、28のゲート・ソース間容量Cgsが電圧源31の電圧Vdcまで充電されnch型MOSFET11a、12a、28がオンになる。この時、nch型MOSFET28がオンになることでnch型MOSFET11b、12bのゲート電圧ならびにゲート・ソース間容量Cgsが放電されnch型MOSFET11b、12bがオフになる。本実施例では、nch型MOSFET11b、12bのオフへの切換わりタイミングを、nch型MOSFET11a、12aのオンへの切換わりタイミングより遅らせるような素子サイズにしたので、nch型MOSFET11a、12aのソース端子S1はnch型MOSFET11b、12bにより低い抵抗でグランドに接続される。そのために、負荷9に電流が流れにくくなるので、図9(A)に示した従来技術の回路に比べ負荷9の両端に発生するノイズを低減できる。
主スイッチ回路25をオンからオフに切換えるには、制御信号Rset1を“L”とする。このときpch型MOSFET14fがオンになり、ダイオード15f、pch型MOSFET14f、容量24a、信号源8、負荷9、オン状態のnch型MOSFET11a、12aを電流が流れる。このとき始めはnch型MOSFET22bはオン状態であるが、nch型MOSFET22bのオン抵抗による電圧降下により、nch型MOSFET22bのドレイン端子にゲートが接続されたnch型MOSFET22a、11b、12bは、それぞれのゲート電圧が上昇してオンになる。nch型MOSFET22aをオンにすることにより、nch型MOSFET22bのゲート電圧ならびに容量24a、ゲート・ソース間容量Cgsが放電されnch型MOSFET22b、11a、12aがオフになる。nch型MOSFET11a、12aがオフのとき,寄生容量等により入力信号より出力の負荷側に電流が流れると、負荷9の両端にノイズが発生するが、nch型MOSFET11a、12aのソース端子S1はnch型MOSFET11b、12bにより、低い抵抗でグランドに接続されているため、負荷9には電流が流れにくい。そのため、図9(A)に示した従来技術の回路に比べ負荷の両端に発生するノイズを本実施例では低減できる。このように本実施例のスイッチ回路によって、ノイズが少ない高精度な信号のオン・オフ制御が可能となる。
本実施例の回路は図3(B)に示すような駆動信号を入力し、双方向主スイッチ1aのオン・オフの切換え並びに、状態の更新時のみpch型MOSFET14e、14fをオンにして逆阻止型駆動回路2e、2fをオンにするので、実施例1と同様に損失が少ない。また素子の耐圧も実施例1の図1と同じ耐圧があればよく、図9(A)に示した従来技術の回路に比べ小型化が可能である。さらに本実施例の回路では、逆阻止型駆動回路2e、2fおよび保持回路3cを主スイッチ回路25と短絡スイッチ回路27とで共通化してあるので、回路規模を小さくでき、集積回路にする際のチップ面積をコンパクトにできる。
なお、実施例2と本実施例では保持回路3c、3dに容量24a、24b、24c、24dを用いているが、nch型MOSFET122a、22b、22g、22hのゲート・ソース間容量Cgsが十分大きければ、これを容量24a、24b、24c、24dの代わりに用いることもできる。
図4は実施例1〜実施例3で説明したスイッチ回路をSOI半導体基板(Silicon on Insulator 半導体基板)に形成した半導体装置の説明図であり、図1のスイッチ回路の一部分についての断面構造を示す。図4では、支持基板49であるSi半導体基板上にSiO2層50が形成され、その上に形成されたn型Si層51、52、64、65が、SiO2層54、55、56、57を埋め込んだトレンチ分離溝で分離されている。
図4の横型のnch型MOSFET79、80は、それぞれのゲート端子76、ソース端子77を互いに接続しており、図1のスイッチ回路の双方向主スイッチ1aに相当する。図4でp型Si層53はチャネル、n+ 型Si層60、61はソース、n型Si層51、52はドレイン、n+型Si層58、59はドレインコンタクト層、67、69は絶縁ゲート電極、66、70はドレイン電極、68はソース電極である。また図4には、スイッチである横型のnch型MOSFET79、80の付随素子の例として、それぞれゲート電圧安定用の容量81とゲート保護のダイオード82とを示している。なおn+ 型Si層は、n型Si層と伝導型が同じでキャリア濃度は高い層を示す。
本実施例のスイッチ回路では素子間が絶縁膜であるSiO2 で分離されているため、寄生容量が少なく、入出力信号の高周波数側や、大振幅領域での特性の劣化が少ない。
なお、本実施例では、サイズ低減の観点から、スイッチを構成するnch型MOSFETのpチャネル層を共通としているが、n+ 型Si層60、61の間にトレンチ分離溝を設けnch型MOSFET79とnch型MOSFET80とを分離しても何ら問題はない。
図5は本発明のスイッチ回路を誘電体分離半導体基板上に集積した半導体装置で、図1のスイッチ回路の一部分の断面構造を示す。図5で、支持基板49であるSi基板上にSiO2層50が形成され、その上に形成されたn型Si層51、52、64がSiO2層50で絶縁分離されている。図5では横型のnch型MOSFET79、80がそれぞれのゲート端子76、ソース端子77を互いに接続しており、図1のスイッチ回路の双方向主スイッチ1aに相当する。ここでp型Si層53はチャネル、n+ 型Si層60、61はソース、n型Si層51、52はドレイン、n+ 型Si層58、59はドレインコンタクト層、67、69は絶縁ゲート電極、66、70はドレイン電極、68はソース電極である。また図5には、nch型MOSFET79、80の付随素子の例として、ゲート電圧安定用の容量81を示す。
本実施例でも実施例4と同様に、素子間が絶縁膜であるSiO2層で分離されているため、寄生容量が少なく、特に多数のスイッチを用いる場合において、入出力信号の高周波数側や、大振幅領域での特性の劣化が少ない。また、容易に高耐圧にできる。
なお、本実施例では、半導体基板上の素子サイズを低減するために、スイッチを構成するnch型MOSFETのpチャネル層を共通としているが、n+ 型Si層60、61の間にトレンチ分離溝を設けたり、SiO2層50で分離した単結晶半導体領域を設けてnch型MOSFET79とnch型MOSFET80とを分離しても何ら問題はない。
図6は実施例1〜実施例5に示すスイッチ回路を用いて構成した、本実施例の超音波診断装置のブロック構成図である。図6で、実線は超音波送受信信号の流れを示し、破線は制御信号の流れを示す。図6に示すように、本実施例の超音波診断装置は、被験体の計測対象の部位に対して超音波を送受信する超音波探触子99と、超音波探触子99に送信波の送信フォーカス処理をして超音波送信する送信手段である送信回路系100と、超音波探触子99から出力される受信波の受信フォーカス処理をする整相手段を含む受信回路系101と、受信回路系101から出力される受信信号を用いて超音波断面像などを表示する表示画像情報出力するを超音波表示回路系102と、超音波表示回路系102から出力される超音波画像情報を表示する、例えばモニタなどの画像表示器103とを有する。
本実施例の超音波診断装置は、超音波探触子99の振動子と送信回路系100、受信回路系101の間で伝達される超音波信号の切換え装置に、実施例1〜実施例5に示すスイッチ回路を図7のスイッチ回路104として備えている。このスイッチ回路104は、図7に示すように送信回路系100および受信回路系101と、超音波探触子99の間に設けられ、超音波探触子99内の超音波を送受信する複数の振動子に対して、複数の超音波送受信チャンネルの中から、1つの送受信チャンネルを選択する、あるいは全ての送受信チャンネルを遮断する。
本実施例の超音波診断装置は、実施例1〜実施例5に示すスイッチ回路を振動子と送信回路系、受信回路系の間で伝達される超音波信号の切換え装置に用いたことにより、スイッチ切換え時のスパイク電圧の低減、および、信号遮断性能の向上が可能である。スパイク電圧の低減により、スパイク電圧によって振動子で励起される超音波信号(ノイズ)、および受信回路系に入力される不要な超音波受信信号が低減される。また、基板への寄生容量が低減するために、高周波、大振幅の超音波信号を駆動可能となる。このように、本実施例の超音波診断装置によれば超音波信号のS/N比を改善し、超音波診断装置の画質の改善を図ることができる。
図8は実施例1〜実施例5に示すスイッチ回路を用いた本実施例の半導体テスタのブロック構成図である。図8において、実線は高圧信号の流れを示し、破線は制御信号の流れを示す。図8に示すように、半導体テスタは、被験体111の半導体に接触するプローブ112と、プローブ112に送信する試験信号を生成する試験信号発生装置115と、被験体111の半導体から出力される試験信号を測定する測定回路系116とを有する。
本実施例の半導体テスタは、プローブ112と試験信号発生装置115、測定回路系116の間で伝達される試験信号の切換え装置に、実施例1〜実施例5に示すスイッチ回路をスイッチ回路113として用いている。本実施例のスイッチ回路113は、試験信号発生装置115および測定回路系116と、プローブ112の間に設けられ、プローブ112内の複数の測定端子に対して、試験信号の印加または遮断を選択する。また、このスイッチ回路113は制御回路114によりオン・オフを制御される。
本実施例の半導体テスタは、実施例1〜実施例5に示すスイッチ回路を、測定端子と試験信号発生装置、測定回路系の間で伝達される試験信号の切換え装置に用いているので、スイッチ切換え時のスパイク電圧の低減、および、信号遮断性能が向上した。このようにスパイク電圧を低減できたので、被験体の半導体に印加されるノイズ、および受信回路系に入力されるノイズも低減してS/N比が改善し、半導体試験効率の改善を図ることができる。さらに、ディスクリートのリレー回路を用いることなく、半導体基板上に集積したスイッチ回路を用いるので、小型化、回路実装の簡易化が実現できる。
実施例1の回路図ならびに制御信号波形の説明図である。 実施例2の回路図ならびに制御信号波形の説明図である。 実施例3の回路図ならびに制御信号波形の説明図である。 実施例4の半導体装置の断面構造の説明図である。 実施例5の半導体装置の断面構造の説明図である。 実施例6の超音波診断装置のブロック構成図である。 実施例6の超音波診断装置のスイッチ回路部の詳細を示す構成図である。 実施例7の半導体テスタのブロック構成図である。 従来技術のの回路図ならびに制御信号波形の説明図である。
符号の説明
1、1a、1b…双方向主スイッチ、2a〜2h…逆阻止型駆動回路、3、3a〜3d…保持回路、4、5…制御信号端子、6、7…入出力端子、8…信号源、9…負荷、10、25…主スイッチ回路、11、11a、11b、12、12a、12b、14a、14b、22a、22b、22g、22h、28、79、80…nch型MOSFET、13、13a、13b、17、81、24a〜24d…容量、14e〜14h、16a、16b…pch型MOSFET、15a〜15h、82…ダイオード、18、19…抵抗、20、31…電圧源、21、26、27…短絡スイッチ回路、23a〜23d…定電圧ダイオード、49…支持基板、50、54〜57…SiO2 層、51、52、64、65…n型Si層、53、63…p型Si層、58〜62、78…n+ 型Si層、66、70…ドレイン電極、67、69…絶縁ゲート電極、68…ソース電極、72、74、75…電極、76…ゲート端子、77…ソース端子、99…超音波探触子、100…送信回路系、101…受信回路系、102…超音波表示回路系、103…画像表示器、104、113…スイッチ回路、105、114…制御回路、111…被験体、112…プローブ、115…試験信号発生装置、116…測定回路系、124…駆動信号生成回路。

Claims (11)

  1. 複数個のMOSFETのソース端子を互いに接続し、該複数個のMOSFETのドレイン端子がそれぞれ入出力端子である主スイッチと、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路と、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路とを備えたスイッチ回路において、
    前記接続したMOSFETのソース端子を接地電位に接続する短絡スイッチ回路を備えていると共に、該短絡スイッチ回路は、互いにソース端子を接続した複数個のMOSFETを有し、該複数個のMOSFETのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続され、かつ、前記短絡スイッチ回路が、該短絡スイッチ回路の複数個のMOSFET制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とするスイッチ回路。
  2. 請求項1に記載のスイッチ回路において、
    前記短絡スイッチ回路の別の保持回路が、容量であることを特徴とするスイッチ回路。
  3. 請求項に記載のスイッチ回路において、
    前記短絡スイッチ回路の別の保持回路が、複数の半導体スイッチ素子を備えたラッチ回路であることを特徴とするスイッチ回路。
  4. 請求項に記載のスイッチ回路において、
    前記逆阻止型駆動回路の正負双方向のそれぞれの耐電圧の絶対値が、前記制御端子への信号源と、前記入出力端子の電位差の絶対値以上であることを特徴とするスイッチ回路。
  5. 請求項に記載のスイッチ回路において、
    前記短絡スイッチ回路の複数個のMOSFET制御端子が、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路に接続されていることを特徴とするスイッチ回路。
  6. 複数個のMOSFETのソース端子を互いに接続し、該複数個のMOSFETのドレイン端子がそれぞれ入出力端子である主スイッチと、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路と、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路とを備えたスイッチ回路を、絶縁膜で素子形成領域を分離した半導体基板に形成した半導体装置において、
    前記絶縁膜で分離した素子形成領域に、前記接続したMOSFETのソース端子を接地電位に接続する短絡スイッチ回路を形成すると共に、前記絶縁膜で分離した素子形成領域に形成した短絡スイッチ回路は、互いにソース端子を接続した複数個のMOSFETを有し、該複数個のMOSFETのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続され、かつ、前記絶縁膜で分離した素子形成領域に形成した短絡スイッチ回路が、該短絡スイッチ回路の複数個のMOSFET制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とする半導体装置
  7. 請求項に記載の半導体装置において、
    前記絶縁膜で分離した素子形成領域に形成した短絡スイッチ回路は、前記短絡スイッチ回路の複数個のMOSFET制御端子が、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置した保持回路に接続されていることを特徴とする半導体装置
  8. 被検体に超音波を照射する探触子と、該探触子に超音波信号を送信する送信回路系と、前記探触子の出力信号を受信する受信回路系と、該受信回路系の出力信号を入力して画像表示情報を出力する表示回路系と、該表示情報を入力して画像表示する画像表示器とを備えた超音波診断装置において、
    前記探触子に送信回路系と受信回路系との接続を切り替えるスイッチ回路を有し、該スイッチ回路は、複数個のMOSFETのソース端子を互いに接続され、該複数個のMOSFETのドレイン端子がそれぞれ入出力端子である主スイッチ、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路を備えたスイッチ回路と、前記接続したMOSFETのソース端子を接地電位に接続する短絡スイッチ回路とを備え、該短絡スイッチ回路は、互いにソース端子を接続した複数個のMOSFETを有し、該短絡スイッチ回路の複数個のMOSFETのドレイン端子は、前記主スイッチのソース端子接続部と接地電位とに接続されていると共に、前記短絡スイッチ回路は、短絡スイッチ回路の複数個のMOSFET制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置された別の保持回路とを備えていることを特徴とする超音波診断装置。
  9. 請求項8に記載の超音波診断装置において、
    前記短絡スイッチ回路の複数個のMOSFET制御端子は、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路に接続されていることを特徴とする超音波診断装置
  10. 被検体に試験信号を加えるプローブと、該プローブに試験信号を送信する試験信号発生装置と、前記プローブの出力信号を測定する測定回路系とを備えた半導体テスタにおいて、
    前記プローブに試験信号発生装置と測定回路系との接続を切り替えるスイッチ回路と、該スイッチ回路の制御回路とを有し、該スイッチ回路が、複数個のMOSFETのソース端子を互いに接続され、該複数個のMOSFETのドレイン端子がそれぞれ入出力端子である主スイッチ、該主スイッチの制御信号をオン・オフし、該制御信号に対して正負双方向の値をとる電圧をオフにする逆阻止型駆動回路、該逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路を備えたスイッチ回路と、前記接続されたMOSFETのソース端子を接地電位に接続する短絡スイッチ回路とを有し、該短絡スイッチ回路が、互いにソース端子を接続した複数個のMOSFETを有し、該短絡スイッチ回路の複数個のMOSFETのドレイン端子が、前記主スイッチのソース端子接続部と接地電位とに接続されていると共に、前記短絡スイッチ回路は、短絡スイッチ回路の複数個のMOSFET制御端子に接続する別の逆阻止型駆動回路と、該別の逆阻止型駆動回路と短絡スイッチ回路との間に配置した別の保持回路とを備えていることを特徴とする半導体テスタ。
  11. 請求項10に記載の半導体テスタにおいて、
    前記短絡スイッチ回路の複数個のMOSFET制御端子は、前記逆阻止型駆動回路と前記主スイッチの制御端子との間に配置された保持回路に接続されていることを特徴とする半導体テスタ。
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