JP6154705B2 - 半導体スイッチ回路、信号処理装置、および、超音波診断装置 - Google Patents
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Description
本発明は、高耐圧の双方向アナログスイッチを備えた半導体スイッチ回路、およびそれを用いた信号処理装置および超音波診断装置に関する。
近年、超音波診断装置の普及につれて、さらなる小型化や低価格化が要求されている。超音波診断装置は、超音波を送受信するための圧電プローブと、この圧電プローブの駆動信号と超音波の信号とを送受信するための双方向アナログスイッチを備え、更に、この双方向アナログスイッチを駆動するための複数の電源を備える。現状の超音波診断装置は、複数の電源の搭載がネックになり、大幅な小型化が実現できないという問題がある。
特許文献１の課題には、「良好な線形性を有し、かつ電力損失の少ない双方向アナログスイッチの半導体装置を提供する。また、検出精度の高い超音波診断装置を提供する。」と記載され、その解決手段には、「双方向にオンまたはオフ可能なスイッチ回路と、前記スイッチ回路の駆動回路を内蔵した双方向アナログスイッチの半導体装置であって、前記駆動回路は第一および第二の電源に接続され、前記第一の電源電圧は、前記スイッチ回路の入出力端子に印加される信号の最大電圧値以上であり、前記第二の電源電圧は、前記スイッチ回路の入出力端子に印加される信号の最小電圧値以下であり、さらに前記駆動回路は前記第一の電源と前記スイッチ回路との間に、直列に接続されたツェナーダイオードとＰ型ＭＯＳＦＥＴを備えている。また、超音波診断装置であって、前記半導体装置を備える。」と記載されている。
図５に、比較例における超音波診断装置２Ａの要部構成を示す。
図５に示すように、比較例の超音波診断装置２Ａは、トリガ信号に基づいて送信信号を生成する送信駆動部７と、この送信信号をプローブ４に供給する電子スイッチ９Ａと、複数の圧電素子（不図示）で構成されるプローブ４と、可変電圧を供給する駆動用電源５と、固定電圧を供給するバイアス用電源３を備えている。超音波診断装置２Ａは、電子スイッチ９Ａの内部の複数の双方向アナログスイッチのスイッチング動作を行い、プローブ４の所定の圧電素子に送信信号を供給することにより、超音波走査を行うものである。
図５に示すように、比較例の超音波診断装置２Ａは、トリガ信号に基づいて送信信号を生成する送信駆動部７と、この送信信号をプローブ４に供給する電子スイッチ９Ａと、複数の圧電素子（不図示）で構成されるプローブ４と、可変電圧を供給する駆動用電源５と、固定電圧を供給するバイアス用電源３を備えている。超音波診断装置２Ａは、電子スイッチ９Ａの内部の複数の双方向アナログスイッチのスイッチング動作を行い、プローブ４の所定の圧電素子に送信信号を供給することにより、超音波走査を行うものである。
電子スイッチ９Ａは、プローブ４に設けられた複数の圧電素子に対応して、複数の双方向アナログスイッチである半導体スイッチ回路が設けられている。半導体スイッチ回路は、機械式リレーと比較して高信頼性・小型・高速スイッチング・低消費電力・低ノイズ・長寿命など、様々な利点を有している。
駆動用電源５は、交流電力（図ではＡＣ入力と記載）の供給を受けて、電圧制御信号に基づいて正負の駆動電圧を生成し、生成した正負の駆動電圧を送信駆動部７に供給するものである。
バイアス用電源３は、交流電力の供給を受けて、固定の正負のバイアス電圧を生成し、それら正負のバイアス電圧を電子スイッチ９Ａに供給するものである。この正負のバイアス電圧は、駆動用電源５が供給する正負の駆動電圧よりも高電圧である。
駆動用電源５は、交流電力（図ではＡＣ入力と記載）の供給を受けて、電圧制御信号に基づいて正負の駆動電圧を生成し、生成した正負の駆動電圧を送信駆動部７に供給するものである。
バイアス用電源３は、交流電力の供給を受けて、固定の正負のバイアス電圧を生成し、それら正負のバイアス電圧を電子スイッチ９Ａに供給するものである。この正負のバイアス電圧は、駆動用電源５が供給する正負の駆動電圧よりも高電圧である。
このように超音波診断装置２Ａは、送信駆動部７の動作に必要な駆動電圧を独自に生成する駆動用電源５と、電子スイッチ９の制御に必要なバイアス電圧を独自に生成するバイアス用電源３とが、それぞれ設けられる。これにより超音波診断装置２Ａは、部品点数が増加し、小型化の阻害要因となっていた。
図６は、比較例における高耐圧アナログスイッチ集積回路９０Ａのブロック図を示している。
比較例における電子スイッチ９Ａを構成する高耐圧アナログスイッチ集積回路９０Ａ（半導体スイッチ回路の一例）は、複数スイッチの動作切替を行うシフトレジスタ９１と、スイッチの動作状態を保持するラッチ回路９２と、出力スイッチ８Ａと、この出力スイッチ８Ａを駆動するレベルシフト制御回路１Ａとを備えている。
シフトレジスタ９１には、入力信号ＤＩＮを、入力信号ＣＬＫに同期してシフトしながら、ラッチ回路９２の各段に信号Ｄとして出力するものである。出力信号ＤＯＵＴは、ラッチ回路９２の最終段に出力した信号を出力するものである。
ラッチ回路９２は、複数段で構成され、信号Ｄおよび信号ＣＬを、入力信号ＬＥによりラッチするものである。ラッチ回路９２は、ラッチした各信号を、それぞれレベルシフト制御回路１Ａの各段に出力する。
比較例における電子スイッチ９Ａを構成する高耐圧アナログスイッチ集積回路９０Ａ（半導体スイッチ回路の一例）は、複数スイッチの動作切替を行うシフトレジスタ９１と、スイッチの動作状態を保持するラッチ回路９２と、出力スイッチ８Ａと、この出力スイッチ８Ａを駆動するレベルシフト制御回路１Ａとを備えている。
シフトレジスタ９１には、入力信号ＤＩＮを、入力信号ＣＬＫに同期してシフトしながら、ラッチ回路９２の各段に信号Ｄとして出力するものである。出力信号ＤＯＵＴは、ラッチ回路９２の最終段に出力した信号を出力するものである。
ラッチ回路９２は、複数段で構成され、信号Ｄおよび信号ＣＬを、入力信号ＬＥによりラッチするものである。ラッチ回路９２は、ラッチした各信号を、それぞれレベルシフト制御回路１Ａの各段に出力する。
レベルシフト制御回路１Ａは、複数段で構成され、ラッチ回路９２がラッチした各信号に基づいて、出力スイッチ８Ａの各段をオンオフするものである。
出力スイッチ８Ａは、複数段で構成されている。出力スイッチ８Ａの第１段は、入出力端子１０１−１と入出力端子１０２−１との間にアナログ電圧信号を伝達するか否かを切り替える。以降同様にして、出力スイッチ８Ａの第ｎ段は、入出力端子１０１−ｎと入出力端子１０２−ｎとの間にアナログ電圧信号を伝達するか否かを切り替える。
シフトレジスタ９１とラッチ回路９２とは、低圧電源ＶＤＤを駆動電源とする低圧回路である。出力スイッチ８Ａとレベルシフト制御回路１Ａとは、正の高圧電源ＶＰＰと負の高圧電源ＶＮＮを駆動電源とする高圧回路である。正の高圧電源ＶＰＰは、入出力端子１０１，１０２に印加される信号電圧よりも高く設定される。負の高圧電源ＶＮＮは、入出力端子１０１，１０２に印加される信号電圧よりも低く設定される。
出力スイッチ８Ａは、複数段で構成されている。出力スイッチ８Ａの第１段は、入出力端子１０１−１と入出力端子１０２−１との間にアナログ電圧信号を伝達するか否かを切り替える。以降同様にして、出力スイッチ８Ａの第ｎ段は、入出力端子１０１−ｎと入出力端子１０２−ｎとの間にアナログ電圧信号を伝達するか否かを切り替える。
シフトレジスタ９１とラッチ回路９２とは、低圧電源ＶＤＤを駆動電源とする低圧回路である。出力スイッチ８Ａとレベルシフト制御回路１Ａとは、正の高圧電源ＶＰＰと負の高圧電源ＶＮＮを駆動電源とする高圧回路である。正の高圧電源ＶＰＰは、入出力端子１０１，１０２に印加される信号電圧よりも高く設定される。負の高圧電源ＶＮＮは、入出力端子１０１，１０２に印加される信号電圧よりも低く設定される。
図７に、比較例における高耐圧アナログスイッチ集積回路９０Ａの一部の回路図を示す。図７は、比較例の高耐圧アナログスイッチ集積回路９０Ａの主要部となる出力スイッチ８Ａと、その駆動回路であるレベルシフト制御回路１Ａの１段分だけを示している。
図７に示すように、出力スイッチ８Ａは、ゲート同士とソース同士とが接続される２個のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）８５１，８５２で構成されるスイッチペア８５と、ＭＯＳＦＥＴ８６１で構成されるスイッチ部８６を備える。
ＭＯＳＦＥＴ８５１は、ドレインが入出力端子１０１に接続される。ＭＯＳＦＥＴ８５２は、ドレインが入出力端子１０２に接続される。ＭＯＳＦＥＴ８６１は、ソースが負の高圧電源ＶＮＮに接続されると共に、ドレインがＭＯＳＦＥＴ８５１，８５２のソース同士の接続ノードに接続される。
正の高圧電源ＶＰＰと負の高圧電源ＶＮＮとが駆動電源として供給されるレベルシフト制御回路１Ａは、スイッチ制御信号ＳＣＴＬに基づいて、この出力スイッチ８Ａを制御する。
図７に示すように、出力スイッチ８Ａは、ゲート同士とソース同士とが接続される２個のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）８５１，８５２で構成されるスイッチペア８５と、ＭＯＳＦＥＴ８６１で構成されるスイッチ部８６を備える。
ＭＯＳＦＥＴ８５１は、ドレインが入出力端子１０１に接続される。ＭＯＳＦＥＴ８５２は、ドレインが入出力端子１０２に接続される。ＭＯＳＦＥＴ８６１は、ソースが負の高圧電源ＶＮＮに接続されると共に、ドレインがＭＯＳＦＥＴ８５１，８５２のソース同士の接続ノードに接続される。
正の高圧電源ＶＰＰと負の高圧電源ＶＮＮとが駆動電源として供給されるレベルシフト制御回路１Ａは、スイッチ制御信号ＳＣＴＬに基づいて、この出力スイッチ８Ａを制御する。
スイッチペア８５は、入出力端子１０１と入出力端子１０２との間で高電圧信号の伝達と遮断とを行うアナログスイッチである。スイッチ部８６は、アナログスイッチをオフしたときの信号遮断性能であるオフアイソレーション特性向上のためのシャントとして作用する。
入出力端子１０１，１０２に高電圧信号が印加される場合、スイッチペア８５のゲート・ソース間には高電圧が印加される。そのため、スイッチペア８５を構成するＭＯＳＦＥＴ８５１，８５２は、ゲートの構造が高耐圧である必要がある。このような高耐圧ゲートのＭＯＳＦＥＴ８５１，８５２は、オン電圧が高いため、これを駆動するレベルシフト制御回路１Ａにも、高圧電源が供給される必要がある。
高耐圧アナログスイッチ集積回路は、低挿入損失と、正負両極性の高電圧信号に耐えうる高耐圧性能、高周波信号に対するオフアイソレーション性能（オフ状態のインピーダンス）が要求される。そのため、比較例の高耐圧アナログスイッチ集積回路は、正の高圧電源ＶＰＰと負の高圧電源ＶＮＮとを供給するバイアス用電源３（図５参照）が必要であり、小型化や低消費電力に対する阻害要因となっていた。
比較例の図７において、アナログスイッチのドライブ回路であるレベルシフト制御回路１Ａに供給する正の高圧電源ＶＰＰを低圧化した場合を検討する。スイッチペア８５が備えるＭＯＳＦＥＴ８５１，８５２は、挿入損失により充分なオン電圧が与えられず、最悪の場合にはスイッチとしての機能を失ってしまう虞がある。
また、負の高圧電源ＶＮＮを低圧またはグランド電位に設定すると、それより低い電位の信号が入出力端子１０１に印加された場合、スイッチペア８５のＭＯＳＦＥＴ８５１の寄生ダイオードにより、入出力端子１０１，１０２間の線路のインピーダンスが低下する。同様に、負の高圧電源ＶＮＮよりも低い電位の信号が入出力端子１０２に印加された場合、スイッチペア８５のＭＯＳＦＥＴ８５２の寄生ダイオードにより、入出力端子１０１，１０２間の線路のインピーダンスが低下する。どちらの場合であっても、スイッチペア８５のオフアイソレーション性能は維持できない。
そこで本発明は、低圧電源で制御可能な高耐圧の半導体スイッチ回路を提供することを課題とする。
前記した課題を解決するため、本発明のうち、半導体スイッチ回路の発明では、ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードで構成される第１スイッチペアと、ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードで構成される第２スイッチペアと、ゲート同士とソース同士が接続された２個のＭＯＳＦＥＴで構成される第３スイッチペアと、正の電源電圧が印加されることにより、前記第１スイッチペア、前記第２スイッチペア、および前記第３スイッチペアを駆動するフローティングゲート制御回路と、を備えている。前記第１スイッチペアと前記第２スイッチペアとは、２個の入出力端子間に、接続ノードを介して直列に接続される。当該第３スイッチペアは、前記第１スイッチペアと前記第２スイッチペアとの間の前記接続ノードとグランドとの間に接続される。前記フローティングゲート制御回路は、スイッチ制御信号を反転するインバータと、前記インバータの出力信号に基づき前記第１スイッチペアを駆動する第１ドライブ回路と、前記インバータの出力信号に基づき前記第２スイッチペアを駆動する第２ドライブ回路と、前記スイッチ制御信号に基づき前記第３スイッチペアを駆動する第３ドライブ回路と、を備える。前記第１、第２ドライブ回路は、Ｐチャネル型ＭＯＳＦＥＴと第１ダイオードと第２ダイオードと前記グランドに接続されたＮチャネル型ＭＯＳＦＥＴとを備え、前記Ｐチャネル型ＭＯＳＦＥＴと前記第１ダイオードと前記第２ダイオードと前記Ｎチャネル型ＭＯＳＦＥＴは直列接続されており、当該第１ダイオードと当該第２ダイオードの接続ノードが出力ノードを構成し、当該Ｐチャネル型ＭＯＳＦＥＴと当該Ｎチャネル型ＭＯＳＦＥＴのゲート同士が接続されて入力ノードを構成する。
このようにすることで、半導体スイッチ回路は、自身の駆動およびオフアイソレーション性能の維持に必須となっていた正または負の高圧電源を必要とせず、正負両極性の高電圧信号を低圧電源のみで制御可能である。
信号処理装置の発明では、請求項１に記載の半導体スイッチ回路を備える。
このようにすることで、信号処理装置は、半導体スイッチ回路の駆動およびオフアイソレーション性能の維持に必須となっていた正または負の高圧電源を必要としないので、装置の小型化、低価格化が可能である。また、電子スイッチの制御に必要だった高電圧の回路が減ることにより、それに伴う基板設計が容易になり、部品点数が減ることで故障確率が減少し、信号処理装置の信頼性が向上する。
超音波診断装置の発明では、請求項１に記載の半導体スイッチ回路と、前記半導体スイッチ回路が接続される圧電プローブと、を備える。
このようにすることで、超音波診断装置は、半導体スイッチ回路の駆動およびオフアイソレーション性能の維持に必須となっていた正または負の高圧電源を必要としないので、装置の小型化、低価格化が可能である。また、電子スイッチの制御に必要だった高電圧の回路が減ることにより、それに伴う基板設計が容易になり、部品点数が減ることで故障確率が減少し、超音波診断装置の信頼性が向上する。
その他の手段については、発明を実施するための形態のなかで説明する。
その他の手段については、発明を実施するための形態のなかで説明する。
本発明によれば、低圧電源で制御可能な高耐圧の半導体スイッチ回路を提供することが可能となる。
以降、本発明を実施するための形態を、各図を参照して詳細に説明する。
（第１の実施形態）
図１は、本実施形態における超音波診断装置２の要部を示す構成図である。
図１に示すように、本実施形態の超音波診断装置２は、トリガ信号に基づいて送信信号を生成する送信駆動部７と、送信信号をプローブ４に供給する電子スイッチ９と、複数の圧電素子（不図示）が設けられるプローブ４と、可変電圧を供給する駆動用電源５とを備えている。
電子スイッチ９は、半導体スイッチ回路で構成されている。本実施形態の電子スイッチ９では、比較例では必須であったバイアス用電源３（図５参照）を必要としない。そのため、本実施形態の高耐圧アナログスイッチ集積回路９０を電子スイッチ９に適用することで、比較例の超音波診断装置２Ａでは必須であったバイアス用電源３が不要である。よって、本実施形態の超音波診断装置２は、比較例の超音波診断装置２Ａよりも構成が簡単、かつ小型化、低価格化が可能となる。さらに、回路の高電圧部分が減少することにより、基板設計が容易になる。部品点数が減ることにより、故障率が減少し、超音波診断装置２の信頼性が向上する。
なお、本実施形態の半導体スイッチ回路は、超音波診断装置２への適用に限られず、アナログ信号を処理する任意の信号処理装置に適用してもよい。
（第１の実施形態）
図１は、本実施形態における超音波診断装置２の要部を示す構成図である。
図１に示すように、本実施形態の超音波診断装置２は、トリガ信号に基づいて送信信号を生成する送信駆動部７と、送信信号をプローブ４に供給する電子スイッチ９と、複数の圧電素子（不図示）が設けられるプローブ４と、可変電圧を供給する駆動用電源５とを備えている。
電子スイッチ９は、半導体スイッチ回路で構成されている。本実施形態の電子スイッチ９では、比較例では必須であったバイアス用電源３（図５参照）を必要としない。そのため、本実施形態の高耐圧アナログスイッチ集積回路９０を電子スイッチ９に適用することで、比較例の超音波診断装置２Ａでは必須であったバイアス用電源３が不要である。よって、本実施形態の超音波診断装置２は、比較例の超音波診断装置２Ａよりも構成が簡単、かつ小型化、低価格化が可能となる。さらに、回路の高電圧部分が減少することにより、基板設計が容易になる。部品点数が減ることにより、故障率が減少し、超音波診断装置２の信頼性が向上する。
なお、本実施形態の半導体スイッチ回路は、超音波診断装置２への適用に限られず、アナログ信号を処理する任意の信号処理装置に適用してもよい。
図２は、本実施形態における高耐圧アナログスイッチ集積回路９０の全体を示すブロック図である。
図２に示すように、本実施形態の電子スイッチ９を構成する高耐圧アナログスイッチ集積回路９０（半導体スイッチ回路の一例）は、比較例の高耐圧アナログスイッチ集積回路９０Ａ（図６参照）に対して、レベルシフト制御回路１Ａがフローティングゲート制御回路１に置き換わり、出力スイッチ８Ａが出力スイッチ８に置き換わり、更に比較例で供給される正の高圧電源ＶＰＰと負の高圧電源ＶＮＮとが供給されず、低圧電源ＶＤＣ，ＶＤＤが供給される。ここで低圧電圧ＶＤＣの電圧は、入出力端子１０１，１０２に印加される信号電圧の最大値よりも低く設定されていてもよい。
本実施形態の高耐圧アナログスイッチ集積回路９０は、多段構成の出力スイッチ８を集約して組み込んでいる。これにより、高耐圧アナログスイッチ集積回路９０は、圧電プローブ４の各圧電素子アレイに接続することができる。
図２に示すように、本実施形態の電子スイッチ９を構成する高耐圧アナログスイッチ集積回路９０（半導体スイッチ回路の一例）は、比較例の高耐圧アナログスイッチ集積回路９０Ａ（図６参照）に対して、レベルシフト制御回路１Ａがフローティングゲート制御回路１に置き換わり、出力スイッチ８Ａが出力スイッチ８に置き換わり、更に比較例で供給される正の高圧電源ＶＰＰと負の高圧電源ＶＮＮとが供給されず、低圧電源ＶＤＣ，ＶＤＤが供給される。ここで低圧電圧ＶＤＣの電圧は、入出力端子１０１，１０２に印加される信号電圧の最大値よりも低く設定されていてもよい。
本実施形態の高耐圧アナログスイッチ集積回路９０は、多段構成の出力スイッチ８を集約して組み込んでいる。これにより、高耐圧アナログスイッチ集積回路９０は、圧電プローブ４の各圧電素子アレイに接続することができる。
本実施形態の高耐圧アナログスイッチ集積回路９０は、比較例の高耐圧アナログスイッチ集積回路９０Ａと同一の入力信号ＤＩＮ、入力信号ＣＬＫ、入力信号ＬＥ、入力信号ＣＬによって制御可能であり、よって、比較例と同一のインタフェースに接続して使用することが可能である。つまり、超音波診断装置２は、本実施形態の高耐圧アナログスイッチ集積回路９０を使用しても、比較例の高耐圧アナログスイッチ集積回路９０Ａと同様な入出力信号インタフェースを接続し、比較例と同様な制御を行うことができる。そのため、本実施形態の高耐圧アナログスイッチ集積回路９０は、比較例の高耐圧アナログスイッチ集積回路９０Ａを容易に置き換えることができる。
図３は、本実施形態における高耐圧アナログスイッチ集積回路９０の一部を示す図である。
図３に示すように、高耐圧アナログスイッチ集積回路９０は、フローティングゲート制御回路１と、出力スイッチ８とを含んで構成される。図３において、フローティングゲート制御回路１と、出力スイッチ８とは１段分だけが示されている。
出力スイッチ８は、第１スイッチペア８１と、第２スイッチペア８２と、第３スイッチペア８３とを備え、入出力端子１０１，１０２が接続されている。
第１スイッチペア８１は、ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ８１１，８１２、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードＺＤ１で構成される。
第２スイッチペア８２は同様に、ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ８２１，８２２、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードＺＤ２で構成される。第１スイッチペア８１と第２スイッチペア８２とは、２個の入出力端子１０１，１０２間に直列に接続される。第１スイッチペア８１と第２スイッチペア８２とは、接続ノード８４で接続される。第１スイッチペア８１のＭＯＳＦＥＴ８１１のドレインは、入出力端子１０１に接続される。第２スイッチペア８２のＭＯＳＦＥＴ８２２のドレインは、入出力端子１０２に接続される。
第３スイッチペア８３は、ゲート同士とソース同士が接続された２個のＭＯＳＦＥＴ８３１，８３２で構成される。ＭＯＳＦＥＴ８３１のドレインは、第１スイッチペア８１と第２スイッチペア８２の接続ノード８４に接続される。ＭＯＳＦＥＴ８３２のドレインは、グランドに接続される。
図３に示すように、高耐圧アナログスイッチ集積回路９０は、フローティングゲート制御回路１と、出力スイッチ８とを含んで構成される。図３において、フローティングゲート制御回路１と、出力スイッチ８とは１段分だけが示されている。
出力スイッチ８は、第１スイッチペア８１と、第２スイッチペア８２と、第３スイッチペア８３とを備え、入出力端子１０１，１０２が接続されている。
第１スイッチペア８１は、ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ８１１，８１２、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードＺＤ１で構成される。
第２スイッチペア８２は同様に、ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ８２１，８２２、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードＺＤ２で構成される。第１スイッチペア８１と第２スイッチペア８２とは、２個の入出力端子１０１，１０２間に直列に接続される。第１スイッチペア８１と第２スイッチペア８２とは、接続ノード８４で接続される。第１スイッチペア８１のＭＯＳＦＥＴ８１１のドレインは、入出力端子１０１に接続される。第２スイッチペア８２のＭＯＳＦＥＴ８２２のドレインは、入出力端子１０２に接続される。
第３スイッチペア８３は、ゲート同士とソース同士が接続された２個のＭＯＳＦＥＴ８３１，８３２で構成される。ＭＯＳＦＥＴ８３１のドレインは、第１スイッチペア８１と第２スイッチペア８２の接続ノード８４に接続される。ＭＯＳＦＥＴ８３２のドレインは、グランドに接続される。
フローティングゲート制御回路１は、出力スイッチ８が含む第１スイッチペア８１、第２スイッチペア８２および第３スイッチペア８３を制御する。フローティングゲート制御回路１には、低圧電源ＶＤＣが供給され、ラッチ回路９２（図２参照）の各段からスイッチ制御信号ＳＣＴＬが入力される。スイッチ制御信号ＳＣＴＬは、出力スイッチ８の信号の伝達と遮断とを切り替える信号である。スイッチ制御信号ＳＣＴＬがＨレベルのとき、出力スイッチ８は入出力端子１０１，１０２間に信号を伝達する。スイッチ制御信号ＳＣＴＬがＬレベルのとき、出力スイッチ８は入出力端子１０１，１０２間を遮断する。
出力スイッチ８の第１スイッチペア８１、第２スイッチペア８２および第３スイッチペア８３を構成している各ＭＯＳＦＥＴ８１１，８１２，８２１，８２２，８３１，８３２は、高耐圧ＮチャネルのＭＯＳＦＥＴであり、入出力端子１０１，１０２の信号電圧以上の素子耐圧を有している。また、本実施形態の出力スイッチ８で使われるＭＯＳＦＥＴは、比較例の出力スイッチ８Ａ（図７参照）で使われるような高耐圧ゲートのＭＯＳＦＥＴではなく、比較的ゲート耐圧が低く、よってオン電圧の低い素子が使われる。
出力スイッチ８の第１スイッチペア８１、第２スイッチペア８２および第３スイッチペア８３を構成している各ＭＯＳＦＥＴ８１１，８１２，８２１，８２２，８３１，８３２は、高耐圧ＮチャネルのＭＯＳＦＥＴであり、入出力端子１０１，１０２の信号電圧以上の素子耐圧を有している。また、本実施形態の出力スイッチ８で使われるＭＯＳＦＥＴは、比較例の出力スイッチ８Ａ（図７参照）で使われるような高耐圧ゲートのＭＯＳＦＥＴではなく、比較的ゲート耐圧が低く、よってオン電圧の低い素子が使われる。
ＭＯＳＦＥＴ８１１、ＭＯＳＦＥＴ８１２、ＭＯＳＦＥＴ８２１、ＭＯＳＦＥＴ８２２は、チャネル幅などのデバイス電流性能に関わる構造を等しくしている。これにより、出力スイッチ８は、オン状態における、入出力端子１０１，１０２間の信号伝達の対称性を確保することができる。以下に、その効果が得られる理由を説明する。
超音波診断装置２の電子スイッチ９に用いられる高耐圧アナログスイッチ集積回路９０には、正負両極性の高電圧信号が印加される。アナログスイッチがオン状態のときに、正負両極性の高電圧信号を、両極性で対称性を維持しながら伝達することは極めて重要である。
アナログスイッチの性能は、入出力端子間のインピーダンスで決定される。アナログスイッチの入出力端子間のインピーダンスは、入出力端子間に存在する各ＭＯＳＦＥＴのオン抵抗と、各ＭＯＳＦＥＴの寄生ダイオードによるインピーダンスとを合成したものである。
アナログスイッチの性能は、入出力端子間のインピーダンスで決定される。アナログスイッチの入出力端子間のインピーダンスは、入出力端子間に存在する各ＭＯＳＦＥＴのオン抵抗と、各ＭＯＳＦＥＴの寄生ダイオードによるインピーダンスとを合成したものである。
出力スイッチ８における入出力端子１０１から入出力端子１０２までの経路には、ＭＯＳＦＥＴ８１１，８１２と、ＭＯＳＦＥＴ８２１，８２２とが存在する。入出力端子１０１から入出力端子１０２までのインピーダンスは、ＭＯＳＦＥＴ８１１のオン抵抗と、ＭＯＳＦＥＴ８１２の寄生ダイオードによるインピーダンスと、ＭＯＳＦＥＴ８２１のオン抵抗と、ＭＯＳＦＥＴ８２２の寄生ダイオードによるインピーダンスとを合成したものである。
入出力端子１０２から入出力端子１０１までのインピーダンスは、ＭＯＳＦＥＴ８２２のオン抵抗と、ＭＯＳＦＥＴ８２１の寄生ダイオードによるインピーダンスと、ＭＯＳＦＥＴ８１２のオン抵抗と、ＭＯＳＦＥＴ８１１の寄生ダイオードによるインピーダンスとを合成したものである。このように、入出力端子１０１，１０２の信号の方向と極性とにより、入出力端子１０１，１０２間における伝達経路のインピーダンスが異なる。
本実施形態では、第１スイッチペア８１が備えるＭＯＳＦＥＴ８１１，８１２と、第２スイッチペア８２が備えるＭＯＳＦＥＴ８２１，８２２とは、電流性能がすべて等しい。ここでＭＯＳＦＥＴの電流性能とは、例えば、オン抵抗および寄生ダイオードによるインピーダンスのことである。これにより、高耐圧アナログスイッチ集積回路９０は、正と負の両極性で合成インピーダンスを同一にすることができるので、出力スイッチ８がオン状態のときに、正負両極性の高電圧信号を両極性で対称性を維持しながら、入出力端子１０１，１０２間を伝達することができる。
入出力端子１０２から入出力端子１０１までのインピーダンスは、ＭＯＳＦＥＴ８２２のオン抵抗と、ＭＯＳＦＥＴ８２１の寄生ダイオードによるインピーダンスと、ＭＯＳＦＥＴ８１２のオン抵抗と、ＭＯＳＦＥＴ８１１の寄生ダイオードによるインピーダンスとを合成したものである。このように、入出力端子１０１，１０２の信号の方向と極性とにより、入出力端子１０１，１０２間における伝達経路のインピーダンスが異なる。
本実施形態では、第１スイッチペア８１が備えるＭＯＳＦＥＴ８１１，８１２と、第２スイッチペア８２が備えるＭＯＳＦＥＴ８２１，８２２とは、電流性能がすべて等しい。ここでＭＯＳＦＥＴの電流性能とは、例えば、オン抵抗および寄生ダイオードによるインピーダンスのことである。これにより、高耐圧アナログスイッチ集積回路９０は、正と負の両極性で合成インピーダンスを同一にすることができるので、出力スイッチ８がオン状態のときに、正負両極性の高電圧信号を両極性で対称性を維持しながら、入出力端子１０１，１０２間を伝達することができる。
次に、本実施形態の高耐圧アナログスイッチ集積回路９０のスイッチング動作について説明する。高耐圧アナログスイッチ集積回路９０において、第１スイッチペア８１と第２スイッチペア８２と第３スイッチペア８３とは、自身のゲート・ソース間容量に充放電することで、ドレイン端子間のインピーダンスを変化させて双方向アナログスイッチとして動作させている。すなわち、第１スイッチペア８１を構成するＭＯＳＦＥＴ８１１，８１２のゲート・ソース間容量に充電することで、各ＭＯＳＦＥＴ８１１，８１２がオンする。これにより、第１スイッチペア８１がオンする。ＭＯＳＦＥＴ８１１，８１２のゲート・ソース間容量が放電することにより、各ＭＯＳＦＥＴ８１１，８１２がオフしてスイッチ素子もオフ状態となる。第２スイッチペア８２や第３スイッチペア８３も、第１スイッチペア８１と同様に動作する。
高耐圧アナログスイッチ集積回路９０において、入出力端子１０１，１０２間に直接接続された第１スイッチペア８１と第２スイッチペア８２の組合せは、入出力端子１０１，１０２に印加された信号の伝達または遮断を行う双方向アナログスイッチとして機能する。第３スイッチペア８３は、オフアイソレーション性能を上げるためのシャントスイッチとして機能する。オフアイソレーション性能とは、アナログスイッチのオフ時における２つの入出力端子１０１，１０２間の信号遮断性能のことであり、オフ時のインピーダンスで示される。
第１スイッチペア８１と第２スイッチペア８２とは、同時に双方ともオンされるか、または、同時に双方ともオフされる。それに対して、第３スイッチペア８３は、第１スイッチペア８１および第２スイッチペア８２とは逆にオンオフされる。すなわち、第１スイッチペア８１および第２スイッチペア８２がオンのとき、第３スイッチペア８３はオフされる。第１スイッチペア８１および第２スイッチペア８２がオフのとき、第３スイッチペア８３はオンされる。
第１スイッチペア８１と第２スイッチペア８２と第３スイッチペア８３とは、スイッチ制御信号ＳＣＴＬに基づき、フローティングゲート制御回路１により制御される。フローティングゲート制御回路１は、各スイッチペアを構成している各ＭＯＳＦＥＴのゲート・ソース間容量に電荷を充電または放電するものである。フローティングゲート制御回路１は、自身に入力されるスイッチ制御信号ＳＣＴＬに基づいて、第１スイッチペア８１と第２スイッチペア８２と第３スイッチペア８３のオンオフを制御する。
例えば、フローティングゲート制御回路１は、スイッチ制御信号ＳＣＴＬがＨレベルのとき、第１スイッチペア８１および第２スイッチペア８２をオンし、第３スイッチペア８３をオフする。
フローティングゲート制御回路１は、スイッチ制御信号ＳＣＴＬがＬレベルのとき、第１スイッチペア８１および第２スイッチペア８２をオフし、第３スイッチペア８３をオンする。
フローティングゲート制御回路１は、スイッチ制御信号ＳＣＴＬがＬレベルのとき、第１スイッチペア８１および第２スイッチペア８２をオフし、第３スイッチペア８３をオンする。
スイッチ制御信号ＳＣＴＬがＨレベルに設定されるとフローティングゲート制御回路１により低圧電源ＶＤＣから第１スイッチペア８１および第２スイッチペア８２のゲート・ソース間容量に充電され、第１スイッチペア８１と第２スイッチペア８２はオン状態となり、入出力端子１０１，１０２間は低インピーダンスとなり、信号が伝達される。この時、第１スイッチペア８１と第２スイッチペア８２とは逆の論理動作をする第３スイッチペア８３のゲート・ソース間容量はグランドへの放電を行うため第３スイッチペア８３はオフする。
これとは逆に、スイッチ制御信号ＳＣＴＬがＬレベルに設定されるとフローティングゲート制御回路１により第１スイッチペア８１および第２スイッチペア８２のゲート・ソース間容量に溜まった電荷がグランドへ放電され、第１スイッチペア８１と第２スイッチペア８２はオフ状態となり、入出力端子１０１，１０２間は高インピーダンスとなり、信号が遮断される。この時、第１スイッチペア８１と第２スイッチペア８２とは逆の論理動作をする第３スイッチペア８３のゲート・ソース間容量は低圧電源ＶＤＣから充電され第３スイッチペア８３はオンする。
入出力端子１０１または入出力端子１０２に正の高電圧信号が印加された場合、各スイッチペアがオン状態において、各々の共通ソースはフローティング状態のため、ソースの電位は、高電圧信号の電位を持つことになる。そのため、各スイッチペアのゲートの電位を固定電位としてしまうと、各スイッチペアのゲート・ソース間には高電圧が印加され、そのままではゲート破壊を引き起こしてしまう。これを回避するために、本実施形態のフローティングゲート制御回路１は、各スイッチペアのゲート電圧を制御する。
フローティングゲート制御回路１は、各スイッチペアをオンオフ制御する際に、ゲート・ソース間容量に蓄えられた所定電荷を保ち、かつ、所定のゲート・ソース間電圧を保持するように制御する。このとき、フローティングゲート制御回路１は、各スイッチペアのゲート電圧をソースの電位に追従させる。
フローティングゲート制御回路１は、各スイッチペアをオンする際に、このスイッチペアのゲート・ソース間電圧が、低圧電源ＶＤＣで与えられた電圧を保つように制御する。フローティングゲート制御回路１は、各スイッチペアをオフする際に、このスイッチペアのゲート・ソース間電圧が、これを構成するＭＯＳＦＥＴの閾値以下の電圧を維持するように制御する。
フローティングゲート制御回路１は、各スイッチペアをオンする際に、このスイッチペアのゲート・ソース間電圧が、低圧電源ＶＤＣで与えられた電圧を保つように制御する。フローティングゲート制御回路１は、各スイッチペアをオフする際に、このスイッチペアのゲート・ソース間電圧が、これを構成するＭＯＳＦＥＴの閾値以下の電圧を維持するように制御する。
一方で、入出力端子１０１または入出力端子１０２に負の高電圧信号が印加された場合、第１スイッチペア８１を構成するＭＯＳＦＥＴ８１１またはＭＯＳＦＥＴ８１２の寄生ダイオードに流れる電流により、ＭＯＳＦＥＴ８１１，８１２のソースが接続されるノードは、負の高電圧信号の電位となる虞がある。これを回避するために、ＭＯＳＦＥＴ８１１，８１２のゲート・ソース間にはツェナーダイオードＺＤ１が逆方向に接続されている。本実施形態のツェナーダイオードＺＤ１は、ツェナー電圧が低圧電源ＶＤＣの電圧以上、かつ、ＭＯＳＦＥＴ８１１，８１２のゲート耐圧以下のものが使用されている。
この時、第１スイッチペア８１と同じオンオフ設定にある第２スイッチペア８２についても同様に、第２スイッチペア８２を構成するＭＯＳＦＥＴ８２１またはＭＯＳＦＥＴ８２２の寄生ダイオードに流れる電流により、ＭＯＳＦＥＴ８２１，８２２のソースが接続されるノードは、負の高電圧信号の電位となる虞がある。これを回避するために、ＭＯＳＦＥＴ８２１，８２２のゲート・ソース間にはツェナーダイオードＺＤ２が逆方向に接続されている。本実施形態のツェナーダイオードＺＤ２は、ツェナー電圧が低圧電源ＶＤＣの電圧以上、かつ、ＭＯＳＦＥＴ８２１，８２２のゲート耐圧以下のものが使用されている。
この時、第１スイッチペア８１と同じオンオフ設定にある第２スイッチペア８２についても同様に、第２スイッチペア８２を構成するＭＯＳＦＥＴ８２１またはＭＯＳＦＥＴ８２２の寄生ダイオードに流れる電流により、ＭＯＳＦＥＴ８２１，８２２のソースが接続されるノードは、負の高電圧信号の電位となる虞がある。これを回避するために、ＭＯＳＦＥＴ８２１，８２２のゲート・ソース間にはツェナーダイオードＺＤ２が逆方向に接続されている。本実施形態のツェナーダイオードＺＤ２は、ツェナー電圧が低圧電源ＶＤＣの電圧以上、かつ、ＭＯＳＦＥＴ８２１，８２２のゲート耐圧以下のものが使用されている。
アナログスイッチがオン状態で負の高電圧信号が入出力端子１０１または入出力端子１０２に印加された場合、第１スイッチペア８１においては、低圧電源ＶＤＣからフローティングゲート制御回路１、ツェナーダイオードＺＤ１を経由して電流が流れ、ＭＯＳＦＥＴ８１１，８１２のゲート・ソース間はツェナーダイオードＺＤ１のツェナー電位を保つ。
同じくオン状態にある第２スイッチペア８２においても、低圧電源ＶＤＣからフローティングゲート制御回路１、ツェナーダイオードＺＤ２を経由して電流が流れ、ＭＯＳＦＥＴ８２１，８２２のゲート・ソース間はツェナーダイオードＺＤ２のツェナー電位を保つ。
このようにして、低圧電源ＶＤＣのみで制御可能な高耐圧アナログスイッチ集積回路９０を実現し、比較例のような高圧電源による制御に比べて低消費電力による駆動が可能となる。
同じくオン状態にある第２スイッチペア８２においても、低圧電源ＶＤＣからフローティングゲート制御回路１、ツェナーダイオードＺＤ２を経由して電流が流れ、ＭＯＳＦＥＴ８２１，８２２のゲート・ソース間はツェナーダイオードＺＤ２のツェナー電位を保つ。
このようにして、低圧電源ＶＤＣのみで制御可能な高耐圧アナログスイッチ集積回路９０を実現し、比較例のような高圧電源による制御に比べて低消費電力による駆動が可能となる。
比較例の高耐圧アナログスイッチ集積回路９０Ａ（図７参照）では、高耐圧ゲート構造のＭＯＳＦＥＴで構成されており、これらＭＯＳＦＥＴのオン電圧は比較的高いのが特徴である。比較例のスイッチペア８５は、いわゆるソースフォロア回路であるため、入出力端子１０１，１０２に印加される信号電圧が高くなり、比較例のスイッチペア８５のゲート・ソース間電圧がスイッチ素子のオン電圧を下回ると、各ＭＯＳＦＥＴを充分にオンすることができず、入出力端子１０１，１０２間のインピーダンスが増大するため、アナログスイッチとしての信号伝達性能は著しく低下する。
これに対して、本実施形態の高耐圧アナログスイッチ集積回路９０（図３参照）は、低圧電源ＶＤＣのみが供給されて駆動する。出力スイッチ８を構成する各ＭＯＳＦＥＴは、比較例のような高耐圧ゲート構造ではなく、比較的耐圧が低い一般的なゲート構造の素子が使用可能であり、各スイッチのオン電圧を低くすることができる。すなわち、本実施形態の高耐圧アナログスイッチ集積回路９０は、信号電圧が低い領域から高い領域まで、減衰が少なく線形性に優れたアナログスイッチである。
（オフアイソレーション性能）
アナログスイッチのもう１つの重要な特性として、スイッチオフ時における入出力信号の遮断性であるオフアイソレーション性能（オフ時のインピーダンス）がある。アナログスイッチがオフの場合には、このアナログスイッチを構成しているＭＯＳＦＥＴのドレイン・ソース間のインピーダンスが極めて高くなり、入出力端子間が遮断される。しかし、入出力端子に印加される信号の周波数が高くなると、スイッチ素子を構成するＭＯＳＦＥＴの寄生容量の影響が無視できなくなり、オフアイソレーション性能が悪化する。このとき、アナログスイッチは、入出力端子間を充分に遮断できない。
アナログスイッチのもう１つの重要な特性として、スイッチオフ時における入出力信号の遮断性であるオフアイソレーション性能（オフ時のインピーダンス）がある。アナログスイッチがオフの場合には、このアナログスイッチを構成しているＭＯＳＦＥＴのドレイン・ソース間のインピーダンスが極めて高くなり、入出力端子間が遮断される。しかし、入出力端子に印加される信号の周波数が高くなると、スイッチ素子を構成するＭＯＳＦＥＴの寄生容量の影響が無視できなくなり、オフアイソレーション性能が悪化する。このとき、アナログスイッチは、入出力端子間を充分に遮断できない。
この問題を解決するための有効な手段は、アナログスイッチをＴスイッチ構成にする方法である。比較例の出力スイッチ８Ａ（図７参照）は、ＭＯＳＦＥＴ８５１とＭＯＳＦＥＴ８５２の接続ノードを、シャント用のＭＯＳＦＥＴ８６１で接地した、いわゆるＴスイッチ構成である。Ｔスイッチ構成は、アナログスイッチのオフアイソレーション性能の改善に有効であるが、比較例の出力スイッチ８Ａでは、シャント用のＭＯＳＦＥＴ８６１を信号電圧よりも低い電位に接地しなければ、まったく効果を発揮しない。
比較例の出力スイッチ８Ａでは、負の高圧電源ＶＮＮがシャント用ＭＯＳＦＥＴ８６１のソースに接続されており、負の高圧電源ＶＮＮよりも低電位である負の高電圧信号が入出力端子１０１，１０２に印加されない限り、高いオフアイソレーション性能を維持することができた。しかし、比較例の出力スイッチ８Ａにおいて、負の高圧電源ＶＮＮの電位よりも低電位である負の高電圧信号が入出力端子１０１に印加されたならば、負の高圧電源ＶＮＮからＭＯＳＦＥＴ８６１の寄生ダイオードとＭＯＳＦＥＴ８５１の寄生ダイオードとを介して、入出力端子１０１に電流が流れる。負の高圧電源ＶＮＮの電位よりも低電位である負の高電圧信号が入出力端子１０２に印加される場合も同様に、負の高圧電源ＶＮＮから入出力端子１０２に電流が流れる。そのため、出力スイッチ８Ａは、シャント用のＭＯＳＦＥＴ８６１によって、かえってオフアイソレーション性能を悪化させてしまう。
本実施形態の出力スイッチ８（図３参照）も、第１スイッチペア８１と第２スイッチペア８２の接続ノード８４を、シャント用の第３スイッチペア８３で接地したＴスイッチ構成である。出力スイッチ８は、シャント用の第３スイッチペア８３がグランドに接続されているが、オフアイソレーション性能を維持できる。
本実施形態の出力スイッチ８は、高電圧信号をそのままシャント用の素子で接地していない。出力スイッチ８は、オフ時の第１スイッチペア８１または第２スイッチペア８２のインピーダンスを経由して漏れた信号を、シャント用の第３スイッチペア８３でアイソレーションしている。出力スイッチ８は更に、入出力端子１０１，１０２のいずれかに負の高電圧信号が印加された際、ＭＯＳＦＥＴの寄生ダイオードによるグランドから信号源への逆流を、オフ状態のＭＯＳＦＥＴで遮断する。
例えば、出力スイッチ８は、オフ時において、入出力端子１０１に正の高電圧信号が印加されたならば、ＭＯＳＦＥＴ８１１が、この信号を遮断する。入出力端子１０２に負の高電圧信号が印加されたならば、ＭＯＳＦＥＴ８２１が、この信号を遮断する。
出力スイッチ８は、自身のオフ時において、第１スイッチペア８１と第２スイッチペア８２とをオフすると共に第３スイッチペア８３をオンする。このとき、第３スイッチペア８３が接続ノード８４をグランドに短絡し、オフされる第１スイッチペア８１と第２スイッチペア８２を経由することで入出力端子１０１，１０２間のインピーダンスが上昇する。これにより、出力スイッチ８は、入出力端子１０１と入出力端子１０２との間の信号の漏れを低減させている。このようにして、出力スイッチ８は、正負両極性の微小信号から高電圧信号まで広い信号電圧領域で高いオフアイソレーション性能を発揮することが可能である。
例えば、出力スイッチ８は、オフ時において、入出力端子１０１に正の高電圧信号が印加されたならば、ＭＯＳＦＥＴ８１１が、この信号を遮断する。入出力端子１０２に負の高電圧信号が印加されたならば、ＭＯＳＦＥＴ８２１が、この信号を遮断する。
出力スイッチ８は、自身のオフ時において、第１スイッチペア８１と第２スイッチペア８２とをオフすると共に第３スイッチペア８３をオンする。このとき、第３スイッチペア８３が接続ノード８４をグランドに短絡し、オフされる第１スイッチペア８１と第２スイッチペア８２を経由することで入出力端子１０１，１０２間のインピーダンスが上昇する。これにより、出力スイッチ８は、入出力端子１０１と入出力端子１０２との間の信号の漏れを低減させている。このようにして、出力スイッチ８は、正負両極性の微小信号から高電圧信号まで広い信号電圧領域で高いオフアイソレーション性能を発揮することが可能である。
本実施形態のスイッチ回路は、２つの入出力端子１０１，１０２のどちらの方向から見ても回路は対称的に構成されており、２つの入出力端子１０１，１０２のうちどちらを入力端子に選択しても同様の出力特性を得ることができる。このことはオフアイソレーション性能にも言えることである。
超音波診断装置２は、アナログスイッチの入力端子に印加される送信信号と、圧電素子から返ってくる受信信号とを取り扱う。本実施形態の高耐圧アナログスイッチ集積回路９０を、超音波診断装置２の電子スイッチ９に使用することで、送信と受信の両方の信号を対称的にアイソレーションすることが可能である。
超音波診断装置２は、アナログスイッチの入力端子に印加される送信信号と、圧電素子から返ってくる受信信号とを取り扱う。本実施形態の高耐圧アナログスイッチ集積回路９０を、超音波診断装置２の電子スイッチ９に使用することで、送信と受信の両方の信号を対称的にアイソレーションすることが可能である。
図４は、本実施形態におけるフローティングゲート制御回路１と出力スイッチ８とを示す回路図である。図４は、本実施形態のフローティングゲート制御回路１の内部構成について、その機能を得るために考えられる回路構成の例を示したものである。
図４に示すように、フローティングゲート制御回路１は、第１スイッチペア８１のドライブ回路１１と、第２スイッチペア８２のドライブ回路１２と、第３スイッチペア８３のドライブ回路１３と、スイッチ制御信号ＳＣＴＬを反転して出力するインバータＩＮＶ１とを含んで構成される。
図４に示すように、フローティングゲート制御回路１は、第１スイッチペア８１のドライブ回路１１と、第２スイッチペア８２のドライブ回路１２と、第３スイッチペア８３のドライブ回路１３と、スイッチ制御信号ＳＣＴＬを反転して出力するインバータＩＮＶ１とを含んで構成される。
ドライブ回路１１は、低圧電源ＶＤＣから第１スイッチペア８１のゲートに充電するための高耐圧ＰチャネルのＭＯＳＦＥＴ１１１と、第１スイッチペア８１のゲートからグランドに放電するための高耐圧ＮチャネルのＭＯＳＦＥＴ１１２と、高耐圧ダイオードＤ１，Ｄ３とを含んで構成される。ＭＯＳＦＥＴ１１１のゲートとＭＯＳＦＥＴ１１２のゲートとが接続されているノードには、インバータＩＮＶ１の出力側が接続される。逆流防止用の高耐圧ダイオードＤ１，Ｄ３は、ＭＯＳＦＥＴ１１１のドレインとＭＯＳＦＥＴ１１２のドレインとの間に、直列に順方向接続されている。高耐圧ダイオードＤ１のカソードと、高耐圧ダイオードＤ３のアノードとの接続ノードは、第１スイッチペア８１のゲートに接続される。
ドライブ回路１２は、ドライブ回路１１と同様に、低圧電源ＶＤＣから第２スイッチペア８２のゲートに充電するための高耐圧ＰチャネルのＭＯＳＦＥＴ１２１と、第２スイッチペア８２のゲートからグランドに放電するための高耐圧ＮチャネルのＭＯＳＦＥＴ１２２と、高耐圧ダイオードＤ２，Ｄ４とを含んで構成される。ＭＯＳＦＥＴ１２１のゲートとＭＯＳＦＥＴ１２２のゲートとが接続されているノードには、インバータＩＮＶ１の出力側が接続される。逆流防止用の高耐圧ダイオードＤ２，Ｄ４は、ＭＯＳＦＥＴ１２１のドレインとＭＯＳＦＥＴ１２２のドレインとの間に、直列に順方向接続されている。高耐圧ダイオードＤ２のカソードと、高耐圧ダイオードＤ４のアノードとの接続ノードは、第２スイッチペア８２のゲートに接続される。
ドライブ回路１３は、低圧電源ＶＤＣから第３スイッチペア８３のゲートに充電するための高耐圧ＰチャネルのＭＯＳＦＥＴ１３１と、第３スイッチペア８３のゲートからグランドに放電するためのＮチャネルのＭＯＳＦＥＴ１３２と、高耐圧ダイオードＤ５とを含んで構成される。ＭＯＳＦＥＴ１３１のゲートとＭＯＳＦＥＴ１３２のゲートとが接続されているノードには、スイッチ制御信号ＳＣＴＬが入力される。逆流防止用の高耐圧ダイオードＤ５は、ＭＯＳＦＥＴ１３１のドレインとＭＯＳＦＥＴ１３２のドレインとの間に順方向に接続されている。ＭＯＳＦＥＴ１３１のドレインと高耐圧ダイオードＤ５のアノードとの接続ノードは、第３スイッチペア８３のゲートに接続される。
次に、各スイッチ素子のゲート・ソース間容量に電荷が充電または放電されるまでの仕組みをフローティングゲート制御回路１を構成する素子単位で説明する。
最初に、スイッチ制御信号ＳＣＴＬがＨレベルの場合を説明する。このとき、スイッチ制御信号ＳＣＴＬには、低圧電源ＶＤＣとほぼ等しい電圧が印加される。インバータＩＮＶ１の出力はＬレベルとなり、グランドとほぼ等しい電圧となる。
ドライブ回路１３のＰチャネルのＭＯＳＦＥＴ１３１のゲート・ソース間には、電圧が印加されないためオフ状態となり、ＮチャネルのＭＯＳＦＥＴ１３２のゲート・ソース間には電圧が印加されるためオン状態となる。第３スイッチペア８３は、自身のゲート・ソース間容量からグランドに放電してオフ状態となる。
最初に、スイッチ制御信号ＳＣＴＬがＨレベルの場合を説明する。このとき、スイッチ制御信号ＳＣＴＬには、低圧電源ＶＤＣとほぼ等しい電圧が印加される。インバータＩＮＶ１の出力はＬレベルとなり、グランドとほぼ等しい電圧となる。
ドライブ回路１３のＰチャネルのＭＯＳＦＥＴ１３１のゲート・ソース間には、電圧が印加されないためオフ状態となり、ＮチャネルのＭＯＳＦＥＴ１３２のゲート・ソース間には電圧が印加されるためオン状態となる。第３スイッチペア８３は、自身のゲート・ソース間容量からグランドに放電してオフ状態となる。
ドライブ回路１１，１２のＰチャネルのＭＯＳＦＥＴ１１１，１２１のゲート・ソース間には電圧が印加されるためオン状態となり、ＮチャネルのＭＯＳＦＥＴ１１２，１２２のゲート・ソース間には電圧が掛からないためオフ状態となる。第１スイッチペア８１および第２スイッチペア８２は、自身のゲート・ソース間容量が低圧電源ＶＤＣにより充電され、オン状態となる。
次に、スイッチ制御信号ＳＣＴＬがＬレベルの場合を考える。このとき、スイッチ制御信号ＳＣＴＬは、グランドとほぼ等しい電圧となる。インバータＩＮＶ１の出力はＨレベルとなり、低圧電源ＶＤＣとほぼ等しい電圧となる。
ドライブ回路１３のＰチャネルのＭＯＳＦＥＴ１３１のゲート・ソース間には電圧が印加されるためオン状態となり、ＮチャネルのＭＯＳＦＥＴ１３２のゲート・ソース間には電圧が印加されないためオフ状態となる。第３スイッチペア８３は、自身のゲート・ソース間容量が低圧電源ＶＤＣから充電され、オン状態となる。
ドライブ回路１３のＰチャネルのＭＯＳＦＥＴ１３１のゲート・ソース間には電圧が印加されるためオン状態となり、ＮチャネルのＭＯＳＦＥＴ１３２のゲート・ソース間には電圧が印加されないためオフ状態となる。第３スイッチペア８３は、自身のゲート・ソース間容量が低圧電源ＶＤＣから充電され、オン状態となる。
ドライブ回路１１，１２のＰチャネルのＭＯＳＦＥＴ１１１，１２１のゲート・ソース間には電圧が印加されないためオフ状態となり、ＮチャネルのＭＯＳＦＥＴ１１２，１２２のゲート・ソース間には電圧が印加されるためオン状態となる。第１スイッチペア８１および第２スイッチペア８２は、自身のゲート・ソース間容量からグランドへ放電し、オフ状態となる。
本実施形態のフローティングゲート制御回路１は、入出力端子１０１または入出力端子１０２に高電圧信号が印加される場合でも、各スイッチ素子のゲート・ソース間容量は電荷の状態を維持し続けることを特徴としている。以下に、出力スイッチ８のオン時およびオフ時に、入出力端子１０１に正の高電圧信号および負の高電圧信号が印加された場合を、それぞれ説明する。
（Ａ） 出力スイッチ８のオン時・入出力端子１０１に正の高電圧信号が印加。
スイッチ制御信号ＳＣＴＬがＨレベルに設定されると、出力スイッチ８はオン状態となる。このとき、入出力端子１０１に正の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオン時には、第１スイッチペア８１と第２スイッチペア８２とはオン状態なので、各ゲート電位および各ソース電位は、印加された高電圧信号に追従する。
スイッチ制御信号ＳＣＴＬがＨレベルに設定されると、出力スイッチ８はオン状態となる。このとき、入出力端子１０１に正の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオン時には、第１スイッチペア８１と第２スイッチペア８２とはオン状態なので、各ゲート電位および各ソース電位は、印加された高電圧信号に追従する。
具体的には、第１スイッチペア８１および第２スイッチペア８２のゲート電位は、逆バイアス状態の高耐圧ダイオードＤ１，Ｄ２の素子耐圧と、オフ状態の高耐圧ＮチャネルのＭＯＳＦＥＴ１１２，１２２の素子耐圧によりフローティング状態となる。第１スイッチペア８１および第２スイッチペア８２のゲート・ソース間容量には、既に低圧電源ＶＤＣから電荷が充電された状態であるため、第１スイッチペア８１および第２スイッチペア８２のゲートの電圧は、入出力端子１０１に印加された高電圧信号の電圧に、低圧電源ＶＤＣの電圧を加えたものとなる。つまり、第１スイッチペア８１および第２スイッチペア８２のゲート・ソース間電圧は、低圧電源ＶＤＣとほぼ等しい一定の電圧を保つ。これにより、入出力端子１０１に正の高電圧信号が印加されても、第１スイッチペア８１および第２スイッチペア８２は、オン状態を維持することができる。
このとき、第３スイッチペア８３はオフ状態であるため、ＮチャネルのＭＯＳＦＥＴ８３１の素子耐圧により、正の高電圧信号は遮断される。
このとき、第３スイッチペア８３はオフ状態であるため、ＮチャネルのＭＯＳＦＥＴ８３１の素子耐圧により、正の高電圧信号は遮断される。
（Ｂ） 出力スイッチ８のオン時・入出力端子１０１に負の高電圧信号が印加。
スイッチ制御信号ＳＣＴＬがＨレベルに設定されると、出力スイッチ８はオン状態となる。このとき、入出力端子１０１に負の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオン時には、第１スイッチペア８１と第２スイッチペア８２とはオン状態なので、各ゲート電位および各ソース電位は、印加された高電圧信号に追従する。
スイッチ制御信号ＳＣＴＬがＨレベルに設定されると、出力スイッチ８はオン状態となる。このとき、入出力端子１０１に負の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオン時には、第１スイッチペア８１と第２スイッチペア８２とはオン状態なので、各ゲート電位および各ソース電位は、印加された高電圧信号に追従する。
具体的には、第１スイッチペア８１および第２スイッチペア８２のゲート電位は、逆バイアス状態の高耐圧ダイオードＤ３，Ｄ４の素子耐圧によりグランドからの逆流が阻止され、低圧電源ＶＤＣからＰチャネルのＭＯＳＦＥＴ１１１と高耐圧ダイオードＤ１とツェナーダイオードＺＤ１とを介して電流が流れる。同様に、低圧電源ＶＤＣからＰチャネルのＭＯＳＦＥＴ１２１と高耐圧ダイオードＤ２とツェナーダイオードＺＤ２とを介して電流が流れる。つまり、第１スイッチペア８１および第２スイッチペア８２のゲート・ソース間電圧は、ツェナーダイオードＺＤ１，ＺＤ２の持つツェナー電圧とほぼ等しい所定電圧を保つことになり、負の高電圧信号が印加されてもオン状態を維持することができる。
このとき、第３スイッチペア８３はオフ状態であるが、ＮチャネルのＭＯＳＦＥＴ８３１の寄生ダイオードにより、第３スイッチペア８３のゲート電位およびソース電位は負の高電圧信号に追従する。第３スイッチペア８３のゲートとグランドとの間には、高耐圧ダイオードＤ５が順方向に接続されているので、グランドから接続ノード８４への逆流は阻止される。第３スイッチペア８３のソースとグランドとの間には、ＭＯＳＦＥＴ８３２が接続されているので、同様にグランドから接続ノード８４への逆流は阻止される。
（Ｃ） 出力スイッチ８のオフ時・入出力端子１０１に正の高電圧信号が印加。
スイッチ制御信号ＳＣＴＬがＬレベルに設定されると、出力スイッチ８はオフ状態となる。このとき、入出力端子１０１に正の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオフ時には、第１スイッチペア８１はオフ状態のため、ＮチャネルのＭＯＳＦＥＴ８１１の素子耐圧により正の高電圧信号は遮断され、第１スイッチペア８１および第２スイッチペア８２の各ゲート電位および各ソース電位は高電圧にはならない。
スイッチ制御信号ＳＣＴＬがＬレベルに設定されると、出力スイッチ８はオフ状態となる。このとき、入出力端子１０１に正の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオフ時には、第１スイッチペア８１はオフ状態のため、ＮチャネルのＭＯＳＦＥＴ８１１の素子耐圧により正の高電圧信号は遮断され、第１スイッチペア８１および第２スイッチペア８２の各ゲート電位および各ソース電位は高電圧にはならない。
（Ｄ） 出力スイッチ８のオフ時・入出力端子１０１に負の高電圧信号が印加。
スイッチ制御信号ＳＣＴＬがＬレベルに設定されると、出力スイッチ８はオフ状態となる。このとき、入出力端子１０１に負の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオフ時には、第１スイッチペア８１はオフ状態であるが、高耐圧ＮチャネルのＭＯＳＦＥＴ８１１の寄生ダイオードにより、ゲート電圧およびソース電位は負の高電圧信号に追随する。しかし、グランドから第１スイッチペア８１のゲートへの逆流は、高耐圧ダイオードＤ３により阻止される。
出力スイッチ８の内部では、入出力端子１０１に印加された負の高電圧信号は、第１スイッチペア８１により遮断される。よって、第２スイッチペア８２および第３スイッチペア８３の各ゲート電位および各ソース電位は、高電圧にならない。
スイッチ制御信号ＳＣＴＬがＬレベルに設定されると、出力スイッチ８はオフ状態となる。このとき、入出力端子１０１に負の高電圧信号が印加された場合のフローティングゲート制御回路１の内部電位状態を検討する。
出力スイッチ８のオフ時には、第１スイッチペア８１はオフ状態であるが、高耐圧ＮチャネルのＭＯＳＦＥＴ８１１の寄生ダイオードにより、ゲート電圧およびソース電位は負の高電圧信号に追随する。しかし、グランドから第１スイッチペア８１のゲートへの逆流は、高耐圧ダイオードＤ３により阻止される。
出力スイッチ８の内部では、入出力端子１０１に印加された負の高電圧信号は、第１スイッチペア８１により遮断される。よって、第２スイッチペア８２および第３スイッチペア８３の各ゲート電位および各ソース電位は、高電圧にならない。
上記した（Ａ）〜（Ｄ）の説明は、入出力端子１０１に正負の高電圧信号を印加した場合の説明である。しかし、本実施形態の高耐圧アナログスイッチ集積回路９０は、入出力端子１０１と入出力端子１０２とが対称的に構成された双方向アナログスイッチなので、入出力端子１０２に正負の高電圧信号を印加した場合でも、同様に動作する。
（変形例）
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば上記した実施形態は、本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。また、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
各実施形態に於いて、制御線や情報線は、説明上必要と考えられるものを示しており、製品上必ずしも全ての制御線や情報線を示しているとは限らない。実際には、殆ど全ての構成が相互に接続されていると考えてもよい。
１ フローティングゲート制御回路
１１１，１２１，１３１ ＭＯＳＦＥＴ （高耐圧Ｐチャネル）
１１２，１２２，１３２ ＭＯＳＦＥＴ （高耐圧Ｎチャネル）
１１ ドライブ回路
１２ ドライブ回路
１３ ドライブ回路
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ 高耐圧ダイオード
１Ａ レベルシフト制御回路
２，２Ａ 超音波診断装置 （信号処理装置）
３ バイアス用電源（固定）
５ 駆動用電源（可変）
７ 送信駆動部
８，８Ａ 出力スイッチ
８１ 第１スイッチペア
８１１，８１２，８２１，８２２，８３１，８３２ ＭＯＳＦＥＴ（高耐圧Ｎチャネル）
ＺＤ１，ＺＤ２ ツェナーダイオード
８２ 第２スイッチペア
８３ 第３スイッチペア
８４ 接続ノード
９，９Ａ 電子スイッチ
９０，９０Ａ 高耐圧アナログスイッチ集積回路
９１ シフトレジスタ
９２ ラッチ回路
１０１，１０２ 入出力端子
ＩＮＶ１ インバータ
ＳＣＴＬ スイッチ制御信号
ＶＤＤ 低圧電源
ＶＤＣ 低圧電源
ＶＰＰ 正の高圧電源
ＶＮＮ 負の高圧電源
ＤＩＮ 入力信号
ＣＬＫ 入力信号
ＬＥ 入力信号
ＣＬ 入力信号
１１１，１２１，１３１ ＭＯＳＦＥＴ （高耐圧Ｐチャネル）
１１２，１２２，１３２ ＭＯＳＦＥＴ （高耐圧Ｎチャネル）
１１ ドライブ回路
１２ ドライブ回路
１３ ドライブ回路
Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５ 高耐圧ダイオード
１Ａ レベルシフト制御回路
２，２Ａ 超音波診断装置 （信号処理装置）
３ バイアス用電源（固定）
５ 駆動用電源（可変）
７ 送信駆動部
８，８Ａ 出力スイッチ
８１ 第１スイッチペア
８１１，８１２，８２１，８２２，８３１，８３２ ＭＯＳＦＥＴ（高耐圧Ｎチャネル）
ＺＤ１，ＺＤ２ ツェナーダイオード
８２ 第２スイッチペア
８３ 第３スイッチペア
８４ 接続ノード
９，９Ａ 電子スイッチ
９０，９０Ａ 高耐圧アナログスイッチ集積回路
９１ シフトレジスタ
９２ ラッチ回路
１０１，１０２ 入出力端子
ＩＮＶ１ インバータ
ＳＣＴＬ スイッチ制御信号
ＶＤＤ 低圧電源
ＶＤＣ 低圧電源
ＶＰＰ 正の高圧電源
ＶＮＮ 負の高圧電源
ＤＩＮ 入力信号
ＣＬＫ 入力信号
ＬＥ 入力信号
ＣＬ 入力信号
Claims (10)
- ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードで構成される第１スイッチペアと、
ゲート同士とソース同士とが接続された２個のＭＯＳＦＥＴ、および、ゲート・ソース間に逆方向に接続されたツェナーダイオードで構成される第２スイッチペアと、
ゲート同士とソース同士が接続された２個のＭＯＳＦＥＴで構成される第３スイッチペアと、
正の電源電圧が印加されることにより、前記第１スイッチペア、前記第２スイッチペア、および前記第３スイッチペアを駆動するフローティングゲート制御回路と、
を備えており、
前記第１スイッチペアと前記第２スイッチペアとは、２個の入出力端子間に、接続ノードを介して直列に接続され、
当該第３スイッチペアは、前記第１スイッチペアと前記第２スイッチペアとの間の前記接続ノードとグランドとの間に接続され、
前記フローティングゲート制御回路は、
スイッチ制御信号を反転するインバータと、
前記インバータの出力信号に基づき前記第１スイッチペアを駆動する第１ドライブ回路と、
前記インバータの出力信号に基づき前記第２スイッチペアを駆動する第２ドライブ回路と、
前記スイッチ制御信号に基づき前記第３スイッチペアを駆動する第３ドライブ回路と、
を備え、
前記第１、第２ドライブ回路は、
Ｐチャネル型ＭＯＳＦＥＴと第１ダイオードと第２ダイオードと前記グランドに接続されたＮチャネル型ＭＯＳＦＥＴとを備え、
前記Ｐチャネル型ＭＯＳＦＥＴと前記第１ダイオードと前記第２ダイオードと前記Ｎチャネル型ＭＯＳＦＥＴは直列接続されており、当該第１ダイオードと当該第２ダイオードの接続ノードが出力ノードを構成し、当該Ｐチャネル型ＭＯＳＦＥＴと当該Ｎチャネル型ＭＯＳＦＥＴのゲート同士が接続されて入力ノードを構成する、
ことを特徴とする半導体スイッチ回路。 - 前記第３ドライブ回路は、
Ｐチャネル型ＭＯＳＦＥＴとダイオードと前記グランドに接続されたＮチャネル型ＭＯＳＦＥＴとを備え、
前記Ｐチャネル型ＭＯＳＦＥＴと前記ダイオードと前記Ｎチャネル型ＭＯＳＦＥＴは直列接続されており、当該Ｐチャネル型ＭＯＳＦＥＴと当該ダイオードの接続ノードが出力ノードを構成し、当該Ｐチャネル型ＭＯＳＦＥＴと当該Ｎチャネル型ＭＯＳＦＥＴのゲート同士が接続されて入力ノードを構成する、
ことを特徴とする請求項１に記載の半導体スイッチ回路。 - 前記フローティングゲート制御回路は、入力されるスイッチ制御信号に基づいて、前記第１スイッチペアおよび前記第２スイッチペアをオンし、かつ前記第３スイッチペアをオフするか、または、前記第１スイッチペアおよび前記第２スイッチペアをオフし、かつ前記第３スイッチペアをオンするかを切り替える、
ことを特徴とする請求項１に記載の半導体スイッチ回路。 - 前記第１スイッチペア、前記第２スイッチペア、および、前記第３スイッチペアの組合せと、前記フローティングゲート制御回路とを複数集積した、
ことを特徴とする請求項１に記載の半導体スイッチ回路。 - 前記入出力端子の一方の電圧を他方に伝達するか、または、前記入出力端子の他方の電圧を一方に伝達する双方向アナログスイッチである、
ことを特徴とする請求項１に記載の半導体スイッチ回路。 - 前記第１スイッチペアを構成するＭＯＳＦＥＴと、前記第２スイッチペアを構成するＭＯＳＦＥＴとは、電流性能がすべて等しい、
ことを特徴とする請求項１に記載の半導体スイッチ回路。 - 前記フローティングゲート制御回路は、前記入出力端子に印加される最大電圧よりも低い低圧電源が供給される、
ことを特徴とする請求項１に記載の半導体スイッチ回路。 - 前記第１スイッチペアと前記第２スイッチペアにおいて、
各ツェナーダイオードのツェナー電圧は、前記低圧電源の電圧以上、かつ、各ＭＯＳＦＥＴのゲート耐圧以下である、
ことを特徴とする請求項７に記載の半導体スイッチ回路。 - 請求項１に記載の半導体スイッチ回路を備える、
ことを特徴とする信号処理装置。 - 請求項１に記載の半導体スイッチ回路と、
前記半導体スイッチ回路が接続される圧電プローブと、
を備えることを特徴とする超音波診断装置。
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