JP3068985B2 - 半導体リレー - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
- H03K17/6874—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor in a symmetrical configuration
Description
【０００１】
【産業上の利用分野】本発明は半導体リレーに関するも
ので、特に高周波信号を伝達する応用に使用されるもの
である。
ので、特に高周波信号を伝達する応用に使用されるもの
である。
【０００２】
【従来の技術】図９に、半導体リレーの従来技術の一例
を示す。この半導体リレーは、ＬＥＤ１０１からなる一
次側と、このＬＥＤ１０１から光を受けるフォトダイオ
ードアレイ１０２、抵抗１０３および抵抗１０３に並列
に接続されたダイオードアレイ１０４、Ｎチャネル型の
Ｊ−ＦＥＴ１０５と、逆直列に接続された一対のＭＯＳ
ＦＥＴ１０６からなる二次側とからなっている。ここ
で、ダイオードアレイ１０４と、Ｎチャネル型Ｊ−ＦＥ
Ｔ１０５は、ＭＯＳＦＥＴ１０６のゲートに蓄積された
電荷を放電させる為の放電回路を形成する。
を示す。この半導体リレーは、ＬＥＤ１０１からなる一
次側と、このＬＥＤ１０１から光を受けるフォトダイオ
ードアレイ１０２、抵抗１０３および抵抗１０３に並列
に接続されたダイオードアレイ１０４、Ｎチャネル型の
Ｊ−ＦＥＴ１０５と、逆直列に接続された一対のＭＯＳ
ＦＥＴ１０６からなる二次側とからなっている。ここ
で、ダイオードアレイ１０４と、Ｎチャネル型Ｊ−ＦＥ
Ｔ１０５は、ＭＯＳＦＥＴ１０６のゲートに蓄積された
電荷を放電させる為の放電回路を形成する。
【０００３】ＬＥＤ１０１が通電していない状態では、
フォトダイオードアレイ１０２には電圧は生じず、Ｊ−
ＦＥＴ１０５はＯＮする。すると、Ｎチャネル型ＭＯＳ
ＦＥＴ１０６の基板とゲートは短絡し、ＭＯＳＦＥＴ１
０６は共にＯＦＦする。
フォトダイオードアレイ１０２には電圧は生じず、Ｊ−
ＦＥＴ１０５はＯＮする。すると、Ｎチャネル型ＭＯＳ
ＦＥＴ１０６の基板とゲートは短絡し、ＭＯＳＦＥＴ１
０６は共にＯＦＦする。
【０００４】一方、ＬＥＤ１０１を通電し、フォトダイ
オードアレイ１０２に光を照射すると、フォトダイオー
ドアレイ２に順方向の起電力が生じ、ＪＦＥＴ１０５が
ＯＦＦすると共にＭＯＳＦＥＴ１０６のゲートに正の電
圧が加わる。その結果ＭＯＳＦＥＴ１０６はＯＮし、出
力端子１０８間が接続される。
オードアレイ１０２に光を照射すると、フォトダイオー
ドアレイ２に順方向の起電力が生じ、ＪＦＥＴ１０５が
ＯＦＦすると共にＭＯＳＦＥＴ１０６のゲートに正の電
圧が加わる。その結果ＭＯＳＦＥＴ１０６はＯＮし、出
力端子１０８間が接続される。
【０００５】
【発明が解決しようとする課題】この半導体リレーはＯ
ＦＦの状態では、ＭＯＳＦＥＴ１０６の端子１０８間は
分離されているが、一定の容量が存在するので、高周波
ではインピーダンスの低下により完全なＯＦＦとはなら
ない。インピーダンスは次の式で表される。
ＦＦの状態では、ＭＯＳＦＥＴ１０６の端子１０８間は
分離されているが、一定の容量が存在するので、高周波
ではインピーダンスの低下により完全なＯＦＦとはなら
ない。インピーダンスは次の式で表される。
【０００６】 Ｚ＝１／２πＣｆ …（１） ここで、Ｃは端子間容量、ｆは入力信号の周波数であ
る。
る。
【０００７】例えば、Ｃ＝１００ｐＦ，ｆ＝１０ＭＨｚ
の場合、インピーダンスは１５９Ωとなる。これはＯＦ
Ｆというにはあまりに小さい値である。十分に高いイン
ピーダンスとするには、Ｃは１ｐＦ程度まで小さくする
必要がある。この場合、インピーダンスは１．５９ＫΩ
である。
の場合、インピーダンスは１５９Ωとなる。これはＯＦ
Ｆというにはあまりに小さい値である。十分に高いイン
ピーダンスとするには、Ｃは１ｐＦ程度まで小さくする
必要がある。この場合、インピーダンスは１．５９ＫΩ
である。
【０００８】図１０に示す様に、出力端子間の容量は、
パッケージの端子間容量ＣｐｉｎとＭＯＳＦＥＴ１０６
のジャンクション容量Ｃjunctionとからなる。一般的に
端子間容量Ｃｐｉｎは１ｐＦ以下であるのに対して、Ｍ
ＯＳＦＥＴ１０６のジャンクション容量Ｃjunctionは数
十から数百ｐＦであり、従って、出力端子容量のほとん
どはジャンクション容量Ｃjunctionによるものである。
パッケージの端子間容量ＣｐｉｎとＭＯＳＦＥＴ１０６
のジャンクション容量Ｃjunctionとからなる。一般的に
端子間容量Ｃｐｉｎは１ｐＦ以下であるのに対して、Ｍ
ＯＳＦＥＴ１０６のジャンクション容量Ｃjunctionは数
十から数百ｐＦであり、従って、出力端子容量のほとん
どはジャンクション容量Ｃjunctionによるものである。
【０００９】ジャンクション容量ＣjunctionはＭＯＳＦ
ＥＴ１０６の空乏層によるもので、次の式で表される。
ＥＴ１０６の空乏層によるもので、次の式で表される。
【００１０】 Ｃjunction＝εａ／ｌ …（２） ここで、εは半導体の誘電率、ａはジャンクションの面
積、ｌは空乏層の幅である。Ｃjunctionを小さくするに
は、空乏層の幅１を狭くし、ジャンクションの面積を小
さくすることが必要である。しかし、このどちらもＭＯ
ＳＦＥＴのＯＮ抵抗を大きくすることが、次のＯＮ抵抗
Ｒonを表す式から分かる。
積、ｌは空乏層の幅である。Ｃjunctionを小さくするに
は、空乏層の幅１を狭くし、ジャンクションの面積を小
さくすることが必要である。しかし、このどちらもＭＯ
ＳＦＥＴのＯＮ抵抗を大きくすることが、次のＯＮ抵抗
Ｒonを表す式から分かる。
【００１１】 Ｒon＝ρｌ／ａ …（３） ここでρは抵抗率である。
【００１２】一方、耐圧は空乏層の幅によって決定す
る。従って、半導体の種類を変えない限り、抵抗の値を
決めるのはジャンクションの面積である。図１１は出力
端子容量及びＯＮ抵抗とチップサイズとの相関を示すグ
ラフである。上記説明から予測される様に、ＯＮ抵抗は
チップサイズが小さくなるに従い大きくなり、一方出力
端子容量はチップサイズが大きくなるに従い増大するこ
とがこの図から分かる。一般的に、半導体リレーの性能
の指標として出力端子容量ｘＯＮ抵抗が用いられる。
る。従って、半導体の種類を変えない限り、抵抗の値を
決めるのはジャンクションの面積である。図１１は出力
端子容量及びＯＮ抵抗とチップサイズとの相関を示すグ
ラフである。上記説明から予測される様に、ＯＮ抵抗は
チップサイズが小さくなるに従い大きくなり、一方出力
端子容量はチップサイズが大きくなるに従い増大するこ
とがこの図から分かる。一般的に、半導体リレーの性能
の指標として出力端子容量ｘＯＮ抵抗が用いられる。
【００１３】図１２は出力端子容量とＯＮ抵抗の積とチ
ップサイズとの相関を示すグラフである。このグラフか
ら分かる様に、ジャンクションの面積を調整しても、全
体的な性能を向上させることはできなかった。尚、ここ
でチップサイズとジャンクションの面積はほぼ比例す
る。この様に、ＯＮ抵抗を下げることとＯＦＦ抵抗を大
きくするという半導体リレーに対する基本的な要求は、
技術的には互いに相反するものとなってしまっている。
ップサイズとの相関を示すグラフである。このグラフか
ら分かる様に、ジャンクションの面積を調整しても、全
体的な性能を向上させることはできなかった。尚、ここ
でチップサイズとジャンクションの面積はほぼ比例す
る。この様に、ＯＮ抵抗を下げることとＯＦＦ抵抗を大
きくするという半導体リレーに対する基本的な要求は、
技術的には互いに相反するものとなってしまっている。
【００１４】本発明は、上述の様な従来の問題点を解決
するためになされたもので、その目的は、ＯＮ抵抗の増
大なしに、簡単な構成で端子間容量を低減することがで
きる半導体リレーを提供することである。
するためになされたもので、その目的は、ＯＮ抵抗の増
大なしに、簡単な構成で端子間容量を低減することがで
きる半導体リレーを提供することである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体リレーは、逆直列に接続された
２つのＭＯＳＦＥＴ２組が直列に接続され、これら２組
のＭＯＳＦＥＴを同時にＯＮ／ＯＦＦさせる手段と、前
記ＭＯＳＦＥＴの接続中点と接地点との間に設けられた
スイッチとを備えたことを特徴とする。即ち、図１に示
した様に、ＭＯＳＦＥＴ１０６の中点にスイッチ８を設
けて、不必要な電荷を放出する径路を形成したものであ
る。
に、本発明による半導体リレーは、逆直列に接続された
２つのＭＯＳＦＥＴ２組が直列に接続され、これら２組
のＭＯＳＦＥＴを同時にＯＮ／ＯＦＦさせる手段と、前
記ＭＯＳＦＥＴの接続中点と接地点との間に設けられた
スイッチとを備えたことを特徴とする。即ち、図１に示
した様に、ＭＯＳＦＥＴ１０６の中点にスイッチ８を設
けて、不必要な電荷を放出する径路を形成したものであ
る。
【００１６】
【作用】前記ＭＯＳＦＥＴの接続中点と接地点との間に
設けられたスイッチは、半導体リレーがＯＦＦのとき
に、出力端子に蓄積される電荷を放出し出力容量を減少
させる。これにより、ＯＮ抵抗を押さえたままＯＦＦ抵
抗を大きくすることが可能となる。
設けられたスイッチは、半導体リレーがＯＦＦのとき
に、出力端子に蓄積される電荷を放出し出力容量を減少
させる。これにより、ＯＮ抵抗を押さえたままＯＦＦ抵
抗を大きくすることが可能となる。
【００１７】
【実施例】以下、図面を参照して本発明の実施例につい
て説明する。
て説明する。
【００１８】図２に、本発明による半導体リレーの第１
実施例を示す。
実施例を示す。
【００１９】この半導体リレーは、ＬＥＤ１からなる一
次側と、このＬＥＤ１から光を受けるフォトダイオード
アレイ２、抵抗３および抵抗３に並列に接続されたダイ
オードアレイ４、Ｎチャネル型のＪ−ＦＥＴ５と、逆直
列に接続された一対のＮチャネル型ＭＯＳＦＥＴ６から
なる出力用半導体リレーが二次側を構成している。これ
らＭＯＳＦＥＴ６はエンハンスメント型である。ダイオ
ードアレイ４と、Ｎチャネル型Ｊ−ＦＥＴ５は、ＭＯＳ
ＦＥＴ６のゲートに蓄積された電荷を放電させる為の放
電回路を形成する。ここで、二次側は出力端子７間に直
列に設けられている。即ち、４つのＭＯＳＦＥＴ６が出
力端子７間に直列に２組設けられている。
次側と、このＬＥＤ１から光を受けるフォトダイオード
アレイ２、抵抗３および抵抗３に並列に接続されたダイ
オードアレイ４、Ｎチャネル型のＪ−ＦＥＴ５と、逆直
列に接続された一対のＮチャネル型ＭＯＳＦＥＴ６から
なる出力用半導体リレーが二次側を構成している。これ
らＭＯＳＦＥＴ６はエンハンスメント型である。ダイオ
ードアレイ４と、Ｎチャネル型Ｊ−ＦＥＴ５は、ＭＯＳ
ＦＥＴ６のゲートに蓄積された電荷を放電させる為の放
電回路を形成する。ここで、二次側は出力端子７間に直
列に設けられている。即ち、４つのＭＯＳＦＥＴ６が出
力端子７間に直列に２組設けられている。
【００２０】本発明の特徴は、これら２つの出力用半導
体リレーの中点に接地用半導体リレー８を設けた点にあ
る。即ち出力用半導体リレーと同じ構成を有する半導体
リレー８が、これら２つの出力用半導体リレーの中点と
グランドの間に設けられている。但し、接地用半導体リ
レー８のＬＥＤ１ａはＬＥＤ１とは別に設けられ、出力
用半導体リレーとは独立にＯＮ／ＯＦＦ可能となってい
る。
体リレーの中点に接地用半導体リレー８を設けた点にあ
る。即ち出力用半導体リレーと同じ構成を有する半導体
リレー８が、これら２つの出力用半導体リレーの中点と
グランドの間に設けられている。但し、接地用半導体リ
レー８のＬＥＤ１ａはＬＥＤ１とは別に設けられ、出力
用半導体リレーとは独立にＯＮ／ＯＦＦ可能となってい
る。
【００２１】ＬＥＤ１が通電していない状態では、フォ
トダイオードアレイ２には電圧は生じずＪ−ＦＥＴ５は
ＯＮする。すると、Ｎチャネル型ＭＯＳＦＥＴ６の基板
とゲートは短絡し、共にＯＦＦする。一方、ＬＥＤ１を
通電し、フォトダイオードアレイ２に光を照射すると、
フォトダイオードアレイ２に順方向の起電力が生じ、Ｊ
−ＦＥＴ５がＯＦＦすると共にＭＯＳＦＥＴ６のゲート
に正の電圧が加わる。その結果ＭＯＳＦＥＴ６はＯＮ
し、出力端子７間が接続される。
トダイオードアレイ２には電圧は生じずＪ−ＦＥＴ５は
ＯＮする。すると、Ｎチャネル型ＭＯＳＦＥＴ６の基板
とゲートは短絡し、共にＯＦＦする。一方、ＬＥＤ１を
通電し、フォトダイオードアレイ２に光を照射すると、
フォトダイオードアレイ２に順方向の起電力が生じ、Ｊ
−ＦＥＴ５がＯＦＦすると共にＭＯＳＦＥＴ６のゲート
に正の電圧が加わる。その結果ＭＯＳＦＥＴ６はＯＮ
し、出力端子７間が接続される。
【００２２】以上の様に基本的動作は、従来のものと同
じである。
じである。
【００２３】次に本発明の特徴である接地用半導体リレ
ー８の動作を説明する。半導体リレーのＯＦＦ抵抗は、
端子間容量により減少してしまうものである。つまり、
出力端子に蓄積される電荷が高周波信号を通過させる媒
体となっている。そこで、本発明では、出力用半導体リ
レーがＯＦＦの場合、即ちＬＥＤ１が発光していない時
は、ＬＥＤ１ａを発光させ接地用半導体リレー８をＯＮ
させる。これにより、出力用半導体リレーの夫々の出力
端子の一方は接地され電荷が放出される。従って、高周
波信号であっても出力端子間を通過することができなく
なり、ＯＦＦ抵抗を大きくすることができる。
ー８の動作を説明する。半導体リレーのＯＦＦ抵抗は、
端子間容量により減少してしまうものである。つまり、
出力端子に蓄積される電荷が高周波信号を通過させる媒
体となっている。そこで、本発明では、出力用半導体リ
レーがＯＦＦの場合、即ちＬＥＤ１が発光していない時
は、ＬＥＤ１ａを発光させ接地用半導体リレー８をＯＮ
させる。これにより、出力用半導体リレーの夫々の出力
端子の一方は接地され電荷が放出される。従って、高周
波信号であっても出力端子間を通過することができなく
なり、ＯＦＦ抵抗を大きくすることができる。
【００２４】一方、出力用半導体リレーがＯＮの場合、
即ちＬＥＤ１が発光している時は、ＬＥＤ１ａへの通電
を停止し、接地用半導体リレー８をＯＦＦさせる。これ
により、出力端子７間は接続される。即ち、出力用半導
体リレーがＯＦＦの場合のみ、接地用半導体リレー８を
導通させ高周波信号を通してしまい余分な電荷を放出さ
せ、この半導体リレー全体のＯＦＦ抵抗を大幅に改善す
ることができる。
即ちＬＥＤ１が発光している時は、ＬＥＤ１ａへの通電
を停止し、接地用半導体リレー８をＯＦＦさせる。これ
により、出力端子７間は接続される。即ち、出力用半導
体リレーがＯＦＦの場合のみ、接地用半導体リレー８を
導通させ高周波信号を通してしまい余分な電荷を放出さ
せ、この半導体リレー全体のＯＦＦ抵抗を大幅に改善す
ることができる。
【００２５】出力用半導体リレーの夫々の出力端子から
十分に電荷を引き抜くには、接地用半導体リレー８のＯ
Ｎ抵抗を十分小さくしておく必要がある。
十分に電荷を引き抜くには、接地用半導体リレー８のＯ
Ｎ抵抗を十分小さくしておく必要がある。
【００２６】図３は接地用半導体リレーのＯＮ抵抗と出
力端子１７間のＯＦＦ時の出力容量との相関を示す図で
ある。この図から分かる様に、出力容量を１ｐＦ又はそ
れ以下とするには、接地用半導体リレーのＯＮ抵抗を１
００Ω又はそれ以下とすればよい。
力端子１７間のＯＦＦ時の出力容量との相関を示す図で
ある。この図から分かる様に、出力容量を１ｐＦ又はそ
れ以下とするには、接地用半導体リレーのＯＮ抵抗を１
００Ω又はそれ以下とすればよい。
【００２７】図４に、本発明による半導体リレーの第２
実施例を示す。この半導体リレーは、出力用半導体リレ
ーのＭＯＳＦＥＴ６ａがデプレッション型であることを
除き第１実施例と同じである。即ち、ここでは、ＬＥＤ
１に通電すればＭＯＳＦＥＴがＯＦＦし、ＬＥＤ１への
通電を止めればＭＯＳＦＥＴがＯＮする。従って、接地
用半導体リレーのＬＥＤを出力用半導体リレーのＬＥＤ
と共通することができる。
実施例を示す。この半導体リレーは、出力用半導体リレ
ーのＭＯＳＦＥＴ６ａがデプレッション型であることを
除き第１実施例と同じである。即ち、ここでは、ＬＥＤ
１に通電すればＭＯＳＦＥＴがＯＦＦし、ＬＥＤ１への
通電を止めればＭＯＳＦＥＴがＯＮする。従って、接地
用半導体リレーのＬＥＤを出力用半導体リレーのＬＥＤ
と共通することができる。
【００２８】図５に、本発明による半導体リレーの第３
実施例を示す。この半導体リレーは、接地用半導体リレ
ー８のＭＯＳＦＥＴ６ａがデプレッション型であること
を除き第１実施例とほぼ同じである。即ち、ここでは、
ＬＥＤ１に通電すればＭＯＳＦＥＴ６ａはＯＦＦし、Ｌ
ＥＤ１への通電を止めればＭＯＳＦＥＴ６ａはＯＮす
る。従って、やはりＬＥＤを共通とすることができる。
実施例を示す。この半導体リレーは、接地用半導体リレ
ー８のＭＯＳＦＥＴ６ａがデプレッション型であること
を除き第１実施例とほぼ同じである。即ち、ここでは、
ＬＥＤ１に通電すればＭＯＳＦＥＴ６ａはＯＦＦし、Ｌ
ＥＤ１への通電を止めればＭＯＳＦＥＴ６ａはＯＮす
る。従って、やはりＬＥＤを共通とすることができる。
【００２９】図６に、本発明による半導体リレーの第４
実施例を示す。ここで接地用半導体リレー９は、フォト
ダイオードアレイ２のマイナス側にゲートが接続された
Ｊ−ＦＥＴ１３と、負荷抵抗１４とからなっている。こ
こでも、ＬＥＤ１に通電すればＭＯＳＦＥＴａははＯＦ
Ｆし、ＬＥＤ１への通電を止めればＭＯＳＦＥＴ６はＯ
Ｎする。従って、やはりＬＥＤを共通とすることができ
る。
実施例を示す。ここで接地用半導体リレー９は、フォト
ダイオードアレイ２のマイナス側にゲートが接続された
Ｊ−ＦＥＴ１３と、負荷抵抗１４とからなっている。こ
こでも、ＬＥＤ１に通電すればＭＯＳＦＥＴａははＯＦ
Ｆし、ＬＥＤ１への通電を止めればＭＯＳＦＥＴ６はＯ
Ｎする。従って、やはりＬＥＤを共通とすることができ
る。
【００３０】
【発明の効果】図７は本発明による出力用半導体リレー
における、出力端子容量及びＯＮ抵抗とチップサイズと
の相関を示すグラフである。本発明では、出力用半導体
リレーは２つ直列に設けられているため、ＯＮ抵抗は２
倍に出力端子容量は２分の１となっている。しかし、Ｏ
Ｎ抵抗が１００Ωの接地用半導体リレーを設けることに
よって、出力端子容量を１ｐＦまで減少させることがで
きるので、図８の出力端子容量とＯＮ抵抗の積とチップ
サイズとの相関を示すグラフに示す様に、全体的な性能
を表す出力端子容量ｘＯＮ抵抗は従来の８０（ｐＦ・
Ω）から２（ｐＦ・Ω）まで大幅に向上した。又、接地
用半導体リレーをエンハンスメント型ＭＯＳＦＥＴで構
成する場合、そのＯＮ抵抗を１０Ω以下まで下げること
が可能であり、この場合出力端子容量ｘＯＮ抵抗は従来
の０．６（ｐＦ・Ω）まで向上し、従来の１／１００以
上の改善効果がある。
における、出力端子容量及びＯＮ抵抗とチップサイズと
の相関を示すグラフである。本発明では、出力用半導体
リレーは２つ直列に設けられているため、ＯＮ抵抗は２
倍に出力端子容量は２分の１となっている。しかし、Ｏ
Ｎ抵抗が１００Ωの接地用半導体リレーを設けることに
よって、出力端子容量を１ｐＦまで減少させることがで
きるので、図８の出力端子容量とＯＮ抵抗の積とチップ
サイズとの相関を示すグラフに示す様に、全体的な性能
を表す出力端子容量ｘＯＮ抵抗は従来の８０（ｐＦ・
Ω）から２（ｐＦ・Ω）まで大幅に向上した。又、接地
用半導体リレーをエンハンスメント型ＭＯＳＦＥＴで構
成する場合、そのＯＮ抵抗を１０Ω以下まで下げること
が可能であり、この場合出力端子容量ｘＯＮ抵抗は従来
の０．６（ｐＦ・Ω）まで向上し、従来の１／１００以
上の改善効果がある。
【図１】本発明による半導体リレーの概念図を示す。
【図２】本発明による半導体リレーの第１実施例を示
す。
す。
【図３】接地用半導体リレーのＯＮ抵抗と出力端子１７
間のＯＦＦ時の出力容量との相関を示す。
間のＯＦＦ時の出力容量との相関を示す。
【図４】本発明による半導体リレーの第２実施例を示
す。
す。
【図５】本発明による半導体リレーの第３実施例を示
す。
す。
【図６】本発明による半導体リレーの第４実施例を示
す。
す。
【図７】本発明による出力用半導体リレーの出力端子容
量及びＯＮ抵抗とチップサイズとの相関を示す。
量及びＯＮ抵抗とチップサイズとの相関を示す。
【図８】本発明による出力用半導体リレーの出力端子容
量とＯＮ抵抗の積とチップサイズとの相関を示す。
量とＯＮ抵抗の積とチップサイズとの相関を示す。
【図９】半導体リレーの従来例を示す。
【図１０】出力端子間容量の内訳を示す。
【図１１】従来の半導体リレーの出力端子容量及びＯＮ
抵抗とチップサイズとの相関を示す。
抵抗とチップサイズとの相関を示す。
【図１２】従来の半導体リレーの出力端子容量とＯＮ抵
抗の積とチップサイズとの相関を示す。
抗の積とチップサイズとの相関を示す。
１，１ａ，１０１ ＬＥＤ ２，１０２ フォトダイオードアレイ ３，１０３ 抵抗 ４，１０４ 放電回路 ５，１０５ Ｊ−ＦＥＴ ６，６ａ，１０６ ＭＯＳＦＥＴ ７，１０８ 出力端子 ８ 接地用半導体リレー
フロントページの続き (56)参考文献 特開 平３−46819（ＪＰ，Ａ) 特開 平２−309811（ＪＰ，Ａ) 特開 昭62−132422（ＪＰ，Ａ) 特開 昭62−35712（ＪＰ，Ａ) 特開 平６−244694（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (7)
- 【請求項１】 逆直列に接続された２つのＭＯＳＦＥＴ
が２組直列に接続され、これら２組のＭＯＳＦＥＴを同
時にＯＮ／ＯＦＦさせる手段と、前記ＭＯＳＦＥＴの接
続中点と接地点との間に設けられたスイッチとを具備し
たことを特徴とする半導体リレー。 - 【請求項２】 前記スイッチは、前記ＭＯＳＦＥＴがＯ
ＦＦの場合に前記ＭＯＳＦＥＴの接続中点を接地し、前
記ＭＯＳＦＥＴがＯＮの場合に前記ＭＯＳＦＥＴの接続
中点を前記接地点から分離することを特徴とする請求項
１に記載の半導体リレー。 - 【請求項３】 前記スイッチは、半導体スイッチである
ことを特徴とする請求項１に記載の半導体リレー。 - 【請求項４】 前記スイッチは、逆直列に接続された２
つのＭＯＳＦＥＴからなることを特徴とする請求項１に
記載の半導体リレー。 - 【請求項５】 前記半導体スイッチは、双方向性ＭＯＳ
ＦＥＴからなることを特徴とする請求項１に記載の半導
体リレー。 - 【請求項６】 前記半導体スイッチは、Ｊ−ＦＥＴから
なることを特徴とする請求項１に記載の半導体リレー。 - 【請求項７】 前記ＭＯＳＦＥＴを同時にＯＮ／ＯＦＦ
させる手段は、ＬＥＤを光源としたフォトダイオードの
起電力によって駆動していることを特徴とする請求項１
に記載の半導体リレー。
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