JP7404778B2 - 半導体リレーモジュールおよび半導体リレー回路 - Google Patents

半導体リレーモジュールおよび半導体リレー回路 Download PDF

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Description

本開示は、半導体リレーモジュールおよび半導体リレー回路に関する。
特許文献１には、２つの出力用半導体リレーと１つの接地用半導体リレーとを備えた半導体リレーが開示されている。２つの出力用半導体リレーは、互いに直列に接続されている。接地用半導体リレーは、２つの出力用半導体リレーの接続点と接地点との間に設けられている。
この半導体リレーでは、出力用半導体リレーと接地用半導体リレーとのそれぞれが、逆直列に接続された２つのＭＯＳＦＥＴを有している。ＭＯＳＦＥＴにはフォトダイオードアレイが接続されている。また、半導体リレーには、第１入力回路と第２入力回路とが設けられている。第１入力回路は第１のＬＥＤを有している。２つの出力用半導体リレーのフォトダイオードアレイは、第１のＬＥＤの発光により起電力を発生させて、各出力用半導体リレーのＭＯＳＦＥＴをＯＮするように構成されている。第２入力回路は、第２のＬＥＤを有している。接地用半導体リレーのフォトダイオードアレイは、この第２のＬＥＤの発光により起電力を発生させて、接地用半導体リレーのＭＯＳＦＥＴをＯＮするように構成されている。
特開平７－４６１０９号公報
上記の半導体リレーでは、共通の第１入力回路によって、２つの出力用半導体リレーのオン／オフが制御される。しかし、このような構成では、安定した動作特性を確保することは容易ではない。また、第１、第２入力回路はそれぞれ２つの入力端子に接続されている。そのため、結線等が複雑化し、回路基板の設計が困難になる場合がある。
そこで、本開示は、安定した動作特性を確保すると共に、回路基板の設計を容易に行える半導体リレーモジュールを提供することを課題とする。
本開示の一態様に係る半導体リレーモジュールは、第１半導体リレーと、第２半導体リレーと、第３半導体リレーと、パッケージと、第１入力端子と、第２入力端子と、第３入力端子と、第１出力端子と、第２出力端子と、第３出力端子と、第１接続線とを含む。第１半導体リレーは、第１入力回路と第１出力回路とを含む。第２半導体リレーは、第２入力回路と第２出力回路とを含む。第３半導体リレーは、第３入力回路と第３出力回路とを含む。
パッケージは、第１半導体リレーと、第２半導体リレーと、第３半導体リレーとを内部に収容する。第１入力端子と、第２入力端子と、第３入力端子とは、パッケージに設けられ、一部がパッケージの外部に露出するようにそれぞれ配置される。第１出力端子と、第２出力端子と、および第３出力端子とは、パッケージに設けられ、一部がパッケージの外部に露出するようにそれぞれ配置される。第１接続線は、パッケージ内で第１出力回路と第２出力回路とを接続する。
第１入力回路と第２入力回路とは、パッケージ内で第１入力端子と第２入力端子とに接続される。第２入力回路は、パッケージ内で第１入力回路と直列に接続される。第３入力回路は、パッケージ内で第１入力端子又は第２入力端子と、第３入力端子とに接続される。第１出力回路は、パッケージ内で第１出力端子と第１接続線とに接続される。第２出力回路は、パッケージ内で第２出力端子と第１接続線とに接続される。第３出力回路は、パッケージ内で第３出力端子と第１接続線とに接続される。
第１入力端子と第２入力端子とに電流が流れ、第３入力端子に電流が流れない第１状態で、第１出力回路と第２出力回路とがオン状態となり、第３出力回路がオフ状態となることで、第１出力端子と第２出力端子とが導通し、且つ、第１接続線と第３出力端子とが非導通となる。第１入力端子と第２入力端子とに電流が流れず、第３入力端子に電流が流れている第２状態で、第１出力回路と第２出力回路とがオフ状態となり、第３出力回路がオン状態となることで、第１出力端子と第２出力端子とが非導通となり、且つ、第１接続線と第３出力端子とが導通する。
本開示の一態様に係る半導体リレーモジュールによれば、第１半導体リレーと、第２半導体リレーと、第３半導体リレーとのそれぞれに対して入力回路が設けられている。そのため、安定した動作特性を確保することができる。また、第２入力回路は、パッケージ内で第１入力回路に直列に接続される。そのため、第１入力回路と第２入力回路とを流れる電流のばらつきが低減される。それにより、第１半導体リレーと第２半導体リレーとの動作時間のばらつきが低減される。そのため、さらに安定した動作特性を確保することができる。また、パッケージの内部で、各半導体リレーの入力回路が入力端子に接続されている。そのため、回路基板の設計を容易に行える半導体リレーモジュールを実現することができる。
第１実施形態に係る半導体リレー回路の一例を示す構成図である。 第１実施形態に係る半導体リレーモジュールの一例を示す構成図である。 半導体リレーモジュールの動作の一例を示すタイミングチャートである。 第２実施形態に係る半導体リレー回路の一例を示す構成図である。 第２実施形態に係る半導体リレーモジュールの一例を示す構成図である。 第２実施形態に係る半導体リレーモジュールの一例を示す構成図である。 半導体リレーモジュールの他の例を示す構成図である。 半導体リレーモジュールの動作の他の例を示すタイミングチャートである。
以下、本開示の一例を図面に従って説明する。なお、以下の説明では、必要に応じて特定の方向あるいは位置を示す用語を用いるが、それらの用語の使用は図面を参照した開示の理解を容易にするためであって、それらの用語の意味によって本開示の技術的範囲が限定されるものではない。また、以下の説明は、本質的に例示に過ぎず、本開示、その適用物、あるいは、その用途を制限することを意図するものではない。さらに、図面は模式的なものであり、各寸法の比率等は現実のものとは必ずしも合致していなくてもよい。
図１は、本開示の第１実施形態に係る半導体リレー回路１ａの一例を示す構成図である。図１に示すように、半導体リレー回路１ａは、半導体リレーモジュール２ａと、電源端子３と、制御端子４と、制御回路５とを含む。半導体リレーモジュール２ａは、第１半導体リレー１０と、第２半導体リレー２０と、第３半導体リレー３０と、パッケージ７０と、第１入力端子７１と、第２入力端子７２と、第３入力端子７３とを含む。
パッケージ７０は、第１半導体リレー１０と、第２半導体リレー２０と、第３半導体リレー３０とを内部に収容する。パッケージ７０は、例えば絶縁性を有する樹脂で形成されている。ただし、パッケージ７０は、樹脂に限らず、セラミック等の他の材料製であってもよい。パッケージ７０は、例えば平面視で長方形状を有している。ただし、パッケージ７０は、長方形状に限らず、他の形状であってもよい。
第１入力端子７１と、第２入力端子７２と、第３入力端子７３とは、パッケージ７０に設けられる。第１入力端子７１と、第２入力端子７２と、第３入力端子７３との各々は、一部がパッケージ７０の外部に露出するように配置されている。半導体リレーモジュール２ａは、第１出力端子８１と、第２出力端子８２と、第３出力端子８３とをさらに含む。第１出力端子８１と、第２出力端子８２と、第３出力端子８３とは、パッケージ７０に設けられている。第１出力端子８１と、第２出力端子８２と、第３出力端子８３との各々は、一部がパッケージ７０の外部に露出するように配置されている。
半導体リレーモジュール２ａでは、パッケージ７０の内部で、第１半導体リレー１０と、第２半導体リレー２０と、第３半導体リレー３０とが、パッケージ７０の長手方向に並んで配置されている。第３半導体リレー３０は、パッケージ７０の長手方向において、第１半導体リレー１０と第２半導体リレー２０との間に配置されている。
第１半導体リレー１０は、第１入力回路１１と第１出力回路１２とを含む。第１入力回路１１に電流が流れているときには、第１出力回路１２はオン状態となる。第１入力回路１１に電流が流れていないときには、第１出力回路１２はオフ状態となる。第２半導体リレー２０は、第２入力回路２１と第２出力回路２２とを含む。第２入力回路２１に電流が流れているときには、第２出力回路２２はオン状態となる。第２入力回路２１に電流が流れていないときには、第２出力回路２２はオフ状態となる。第３半導体リレー３０は、第３入力回路３１と第３出力回路３２とを含む。第３入力回路３１に電流が流れているときには、第３出力回路３２はオン状態となる。第３入力回路３１に電流が流れていないときには、第３出力回路３２はオフ状態となる。なお、オン状態とは、出力回路において電流が流れる状態を意味する。オフ状態とは、出力回路において電流が流れない状態を意味する。
第１入力回路１１と第２入力回路２１とは、パッケージ７０内で第１入力端子７１と第２入力端子７２とに接続されている。第１入力回路１１は、パッケージ７０内で第１入力端子７１に接続されている。第２入力回路２１は、パッケージ７０内で第２入力端子７２に接続されている。第２入力回路２１は、パッケージ７０内で第１入力端子７１に直列に接続されている。第３入力回路３１は、パッケージ７０内で第１入力端子７１と、第３入力端子７３とに接続されている。
詳細には、第１入力回路１１は、接続線７４を介して第１入力端子７１に接続されている。第１入力回路１１は、接続線７５を介して第２入力回路２１に直列に接続されている。第２入力回路２１は、接続線７７を介して第２入力端子７２に接続されている。第３入力回路３１は、接続線７８を介して第１入力端子７１に接続されている。第３入力回路３１は、接続線７９を介して第３入力端子７３に接続されている。接続線７４，７５，７７，７８，７９は、パッケージ７０内に配置されている。
第１出力回路１２は、パッケージ７０内で第１出力端子８１と第１接続線８０とに接続されている。第２出力回路２２は、パッケージ７０内で第２出力端子８２と第１接続線８０とに接続されている。第１出力回路１２と第２出力回路２２とは、パッケージ７０内で第１接続線８０を介して互いに直列に接続されている。第３出力回路３２は、パッケージ７０内で第３出力端子８３と第１接続線８０とに接続されている。第１接続線８０は、パッケージ７０内に配置されている。
図２は、半導体リレーモジュール２ａの一例を示す構成図である。図２に示すように、第１半導体リレー１０の第１入力回路１１は、第１入力部１３と、第２入力部１４と、発光素子１５とを含む。第１入力部１３は、第１入力端子７１に接続されている。発光素子１５は、第１入力部１３と第２入力部１４とに接続されている。発光素子１５は、第１入力回路１１に電流が流れることで、発光する。
第２半導体リレー２０の第２入力回路２１は、第１入力部２３と、第２入力部２４と、発光素子２５とを含む。第１入力部２３は、第１入力回路１１の第２入力部１４に直列に接続されている。第２入力部２４は、第２入力端子７２に接続されている。発光素子２５は、第１入力部２３と第２入力部２４とに接続されている。発光素子２５は、第２入力回路２１に電流が流れることで、発光する。
第３半導体リレー３０の第３入力回路３１は、第１入力部３３と、第２入力部３４と、発光素子３５とを含む。第１入力部３３は、第１入力端子７１に接続されている。第２入力部３４は、第３入力端子７３に接続されている。発光素子３５は、第１入力部３３と第２入力部３４とに接続されている。発光素子３５は、第３入力回路３１に電流が流れることで、発光する。
第１半導体リレー１０の第１出力回路１２は、第１出力部１６と、第２出力部１７と、２つのＭＯＳＦＥＴ１８，１９とを含む。第１出力部１６は、第１出力端子８１に接続されている。第２出力部１７は、第１接続線８０に接続されている。ＭＯＳＦＥＴ１８，１９は、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続されている。ＭＯＳＦＥＴ１８，１９は、発光素子２５の発光の有無に応じてオン状態とオフ状態とに切り替えられる。ＭＯＳＦＥＴ１８，１９がオン状態で、第１出力部１６と第２出力部１７とが導通する。ＭＯＳＦＥＴ１８，１９がオフ状態で、第１出力部１６と第２出力部１７とは非導通となる。
第２半導体リレー２０の第２出力回路２２は、第１出力部２６と、第２出力部２７と、２つのＭＯＳＦＥＴ２８，２９とを含む。第１出力部２６は、第１接続線８０に接続されている。第２出力部２７は、第２出力端子８２に接続されている。ＭＯＳＦＥＴ２８，２９は、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続されている。ＭＯＳＦＥＴ２８，２９は、発光素子２５の発光の有無に応じてオン状態とオフ状態とに切り替えられる。ＭＯＳＦＥＴ２８，２９がオン状態で、第１出力部２６と第２出力部２７とが導通する。ＭＯＳＦＥＴ２８，２９がオフ状態で、第１出力部２６と第２出力部２７とは非導通となる。
第３半導体リレー３０の第３出力回路３２は、第１出力部３６と、第２出力部３７と、２つのＭＯＳＦＥＴ３８，３９とを含む。第１出力部３６は、第１接続線８０に接続されている。第２出力部３７は、第３出力端子８３に接続されている。ＭＯＳＦＥＴ３８，３９は、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続されている。ＭＯＳＦＥＴ３８，３９は、発光素子２５の発光の有無に応じてオン状態とオフ状態とに切り替えられる。ＭＯＳＦＥＴ３８，３９がオン状態で、第１出力部３６と第２出力部３７とが導通する。ＭＯＳＦＥＴ３８，３９がオフ状態で、第１出力部３６と第２出力部３７とは非導通となる。
図１に示すように、第１入力端子７１と第２入力端子７２と第３入力端子７３とは、制御回路５を介して、電源端子３と制御端子４とに接続されている。電源端子３には、電源電圧が供給される。制御端子４には、入力信号が供給される。
制御回路５は、第１回路９１と、第２回路９２と、第３回路９３とを含む。第１回路９１は、電源端子３と第１入力端子７１とを接続している。第２回路９２は、トランジスタ９４と抵抗９５とを介して、制御端子４と第２入力端子７２とを接続している。第３回路９３は、トランジスタ９６，９７と抵抗９８とを介して、制御端子４と第３入力端子７３とを接続している。トランジスタ９６は、抵抗９９を介して電源端子３に接続されている。なお、制御回路５の構成は、図１に示すものに限らず、変更されてもよい。
第１出力端子８１は、第１外部出力端子６に接続されている。第２出力端子８２は、第２外部出力端子７に接続されている。第３出力端子８３は、接地点ＧＮＤに接続されている。すなわち、第３出力端子８３は、第１接続線８０を接地するための接地端子である。
制御回路５は、制御端子４に供給される入力信号に応じて、半導体リレーモジュール２ａの各入力端子の通電状態を、第１状態と第２状態とに切り替える。第１状態は、第１入力端子７１と第２入力端子７２とに電流が流れ、第３入力端子７３に電流が流れない状態である。第２状態は、第１入力端子７１と第２入力端子７２とに電流が流れず、第３入力端子７３に電流が流れる状態である。
図３は、入力信号の電圧制御に応じた半導体リレーモジュール２ａの動作を示すタイミングチャートである。図３Ａは、制御端子４に供給される入力信号の電圧の変化を示す。図３Ｂは、第１半導体リレー１０の第１出力回路１２と第２半導体リレー２０の第２出力回路２２のオン／オフの状態の変化を示す。図３Ｃは、第３半導体リレー３０の第３出力回路３２のオン／オフの状態の変化を示す。図３Ｄは、第１出力端子８１と第２出力端子８２との間の導通／非導通の状態の変化を示す。
図３Ａに示すように時間Ｔ１で、制御端子４にオン（＋）の入力信号が供給されると、制御回路５は、半導体リレーモジュール２ａの各入力端子７１－７３への通電状態を第１状態とする。すなわち、第１入力端子７１と第２入力端子７２とに電流が流れ、第３入力端子７３に電流が流れない。それにより、第１入力回路１１と第２入力回路２１とに電流が流れることで、図３Ｂに示すように、時間Ｔ１から少し遅れた時間Ｔ１’で、第１出力回路１２と第２出力回路２２とがオン状態となる。また、第３入力回路３１には電流が流れないため、図３Ｃに示すように、第３出力回路３２はオフ状態である。それにより、図３Ｄに示すように、時間Ｔ１’で第１出力端子８１と第２出力端子８２とが導通する。このとき、第１接続線８０と第３出力端子８３とは非導通となる。
次に、図３Ａに示すように時間Ｔ２で、制御端子４への入力信号がオフにされると、制御回路５は、半導体リレーモジュール２ａの各入力端子７１－７３への通電状態を第２状態とする。すなわち、第１入力端子７１と第２入力端子７２とに電流が流れず、第３入力端子７３に電流が流れる。それにより、第１入力回路１１と第２入力回路２１とに電流が流れないことで、図３Ｂに示すように、時間Ｔ２から少し遅れた時間Ｔ２’で第１出力回路１２と第２出力回路２２とがオフ状態となる。また、図３Ｃに示すように、時間Ｔ２’から少し遅れた時間Ｔ２”で、第３出力回路３２がオン状態となる。それにより、図３Ｄに示すように、時間Ｔ２’以降で第１出力端子８１と第２出力端子８２とが非導通となる。また、時間Ｔ２”以降で第１接続線８０と第３出力端子８３とが導通することで、第１接続線８０が第３出力端子８３を介して接地される。それにより、良好なアイソレーション特性を得ることができる。
以下、上記と同様に、図３Ａに示すように時間Ｔ３で、制御端子４にオンの入力信号が供給されると、図３Ｃに示すように、時間Ｔ３から少し遅れた時間Ｔ３”で、第３出力回路３２がオフ状態となる。また、図３Ｂに示すように、時間Ｔ３”から少し遅れた時間Ｔ３’で、第１出力回路１２と第２出力回路２２とがオン状態となる。それにより、図３Ｄに示すように、第１出力端子８１と第２出力端子８２とが導通する。また、第１接続線８０と第３出力端子８３とは非導通となる。
次に、図３Ａに示すように時間Ｔ４で、制御端子４への入力信号がオフにされると、図３Ｂに示すように、時間Ｔ４から少し遅れた時間Ｔ４’で第１出力回路１２と第２出力回路２２とがオフ状態となる。また、図３Ｃに示すように、時間Ｔ４’から少し遅れた時間Ｔ４”で、第３出力回路３２がオン状態となる。それにより、図３Ｄおよび図４に示すように、時間Ｔ４’以降で第１出力端子８１と第２出力端子８２とが非導通となる。また、時間Ｔ４”以降で第１接続線８０と第３出力端子８３とが導通する。
以上説明した本実施形態に係る半導体リレーモジュール２ａでは、第１半導体リレー１０の第１出力回路１２と、第２半導体リレー２０の第２出力回路２２とが、互いに直列に接続されており、同時にオン状態とオフ状態とに切り替えられる。また、第１出力端子８１と第２出力端子８２とが非導通のときに、第１接続線８０が第３出力端子８３と導通することで接地される。それにより、第１出力端子８１と第２出力端子８２との間で、良好なアイソレーション特性を得ることができる。
第２入力回路２１は、第１入力回路１１に直列に接続される。そのため、発光素子１５，２５のＶＦ特性のばらつきの影響を抑えて、第１入力回路１１を流れる電流（ＩＦ）と第２入力回路２１を流れる電流（ＩＦ）とを同じ、或いは概ね同じにすることができる。それにより、第１半導体リレー１０と第２半導体リレー２０との動作時間のばらつきが低減される。そのため、さらに安定した動作特性を実現することができる。
また、半導体リレーモジュール２ａでは、各半導体リレー１０，２０，３０の入力回路１１，２１，３１は、パッケージ７０の内部で入力端子７１，７２，７３にそれぞれ接続されている。また各半導体リレー１０，２０，３０の出力回路１２，２２，３２は、パッケージ７０の内部で出力端子８１，８２，８３にそれぞれ接続されている。そのため、回路基板上で配線同士が交差するような複雑な配線構成を回避して、配線を簡素化することができる。それにより、高周波信号の伝達損失を低減できると共に、回路基板の設計を容易に行える半導体リレーモジュール２ａを実現できる。
なお、第１半導体リレー１０と第２半導体リレー２０とが低オン抵抗型の半導体リレーであり、第３半導体リレー３０が低端子間容量型の半導体リレーであってもよい。すなわち、第１半導体リレー１０の出力オン抵抗と、第２半導体リレー２０の出力オン抵抗とが、それぞれ第３半導体リレー３０の出力オン抵抗よりも小さく、且つ、第３半導体リレー３０の出力端子間容量が、第１半導体リレー１０の出力端子間容量と、第２半導体リレー２０の出力端子間容量よりも小さくてもよい。それにより、良好なインサーションロスおよびアイソレーション特性を実現することができる。
或いは、第１～第３半導体リレー１０，２０，３０の全てが、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーであってもよい。低端子容量型の半導体リレーの出力端子間容量は、０．８ｐＦ以下であるのがより好ましく、０．２ｐＦ以下であることがさらに好ましい。
次に、本開示の第２実施形態に係る半導体リレー回路１ｂについて説明する。図４は、第２実施形態に係る半導体リレー回路１ｂの一例を示す構成図である。図４において、第２実施形態に係る半導体リレー回路１ｂの構成のうち第１実施形態と同じものには、同じ符号を付している。例えば、電源端子３と、制御端子４と、制御回路５と、第１半導体リレー１０と、第２半導体リレー２０と、第３半導体リレー３０と、パッケージ７０と、第１入力端子７１と、第２入力端子７２と、第３入力端子７３と、第１出力端子８１と、第２出力端子８２と、第３出力端子８３とは、第１実施形態と同様であるため、詳細な説明を省略する。
半導体リレー回路１ｂは、半導体リレーモジュール２ｂを含む。半導体リレーモジュール２ｂは、上述した半導体リレーモジュール２ａの構成に加えて、第４半導体リレー４０と、第５半導体リレー５０と、第６半導体リレー６０と、第４出力端子８４と、第５出力端子８５と、第２接続線８６とをさらに含む。第４～第６半導体リレー４０，５０，６０は、第１～第３半導体リレー１０，２０，３０が並ぶ方向と平行に並んで配置されている。第４～第６半導体リレー４０，５０，６０は、第１～第３半導体リレー１０，２０，３０に対して、第１～第３半導体リレー１０，２０，３０が並ぶ方向と交差する方向に配置されている。ただし、第４～第６半導体リレー４０，５０，６０との配置は、変更されてもよい。例えば、第１～第６半導体リレー１０，２０，３０，４０，５０，６０が、パッケージ７０の長手方向に一列に並んで配置されてもよい。
第４半導体リレー４０は、第４入力回路４１と第４出力回路４２とを含む。第４入力回路４１に電流が流れているときには、第４出力回路４２はオン状態となる。第４入力回路４１に電流が流れていないときには、第４出力回路４２はオフ状態となる。第５半導体リレー５０は、第５入力回路５１と第５出力回路５２とを含む。第５入力回路５１に電流が流れているときには、第５出力回路５２はオン状態となる。第５入力回路５１に電流が流れていないときには、第５出力回路５２はオフ状態となる。第６半導体リレー６０は、第６入力回路６１と第６出力回路６２とを含む。第６入力回路６１に電流が流れているときには、第６出力回路６２はオン状態となる。第６入力回路６１に電流が流れていないときには、第６出力回路６２はオフ状態となる。
第４出力端子８４と第５出力端子８５とは、パッケージ７０に設けられ、一部がパッケージ７０の外部に露出するようにそれぞれ配置されている。第２接続線８６は、パッケージ７０内で第４出力回路４２と第５出力回路５２とを接続している。第４出力端子８４は、第３外部出力端子８に接続されている。第５出力端子８５は、第４外部出力端子９に接続されている。
第４入力回路４１と第５入力回路５１とは、パッケージ７０内で第１入力端子７１と第２入力端子７２とに接続されている。第５入力回路５１は、パッケージ７０内で第４入力回路４１と直列に接続されている。第１入力回路１１と第２入力回路２１と第４入力回路４１と第５入力回路５１とは、パッケージ７０内で互いに直列に接続されている。第４入力回路４１は、パッケージ７０内で第２入力回路２１に接続されている。第５入力回路５１は、パッケージ７０内で第２入力端子７２に接続されている。第６入力回路６１は、パッケージ７０内で第３入力端子７３に接続されている。第６入力回路６１は、パッケージ７０内で第３入力回路３１と直列に接続されている。
第４出力回路４２は、パッケージ７０内で第４出力端子８４と第２接続線８６とに接続されている。第５出力回路５２は、パッケージ７０内で第５出力端子８５と第２接続線８６とに接続されている。第６出力回路６２は、パッケージ７０内で第３出力端子８３と第２接続線８６とに接続されている。
図５および図６は、半導体リレーモジュール２ｂの構成の一例を示す図である。図６に示すように、第４半導体リレー４０の第４入力回路４１は、第１入力部４３と、第２入力部４４と、発光素子４５とを含む。第１入力部４３は、第２入力回路２１の第２入力部２４に接続されている。第５半導体リレー５０の第５入力回路５１は、第１入力部５３と、第２入力部５４と、発光素子５５とを含む。第１入力部５３は、第４入力回路４１の第２入力部４４に接続されている。第２入力部５４は、第２入力端子７２に接続されている。第６半導体リレー６０の第６入力回路６１は、第１入力部６３と、第２入力部６４と、発光素子６５とを含む。第１入力部６３は、第３入力回路３１の第２入力部３４に接続されている。第２入力部６４は、第３入力端子７３に接続されている。第４～第６半導体リレー４０，５０，６０の発光素子４５，５５，６５の構成は、上記の第１～第３半導体リレー１０，２０，３０の発光素子１５，２５，３５と同様であるため、詳細な説明を省略する。
第４半導体リレー４０の第４出力回路４２は、第１出力部４６と、第２出力部４７と、２つのＭＯＳＦＥＴ４８，４９とを含む。第１出力部４６は、第４出力端子８４に接続されている。第２出力部４７は、第２接続線８６に接続されている。第５半導体リレー５０の第５出力回路５２は、第１出力部５６と、第２出力部５７と、２つのＭＯＳＦＥＴ５８，５９とを含む。第１出力部５６は、第２接続線８６に接続されている。第２出力部５７は、第５出力端子８５に接続されている。第６半導体リレー６０の第６出力回路６２は、第１出力部６６と、第２出力部６７と、２つのＭＯＳＦＥＴ６８，６９とを含む。第１出力部６６は、第２接続線８６に接続されている。第２出力部６７は、第３出力端子８３に接続されている。第４～第６半導体リレーのＭＯＳＦＥＴ４８，４９，５８，５９，６８，６９の構成は、上記の第１～第３半導体リレーのＭＯＳＦＥＴ１８，１９，２８，２９，３８，３９と同様であるため、詳細な説明を省略する。
半導体リレーモジュール２ｂでは、第１入力端子７１と第２入力端子７２とに電流が流れ、第３入力端子７３に電流が流れない第１状態では、第１出力回路１２と第２出力回路２２と第４出力回路４２と第５出力回路５２とがオン状態となり、第３出力回路３２と第６出力回路６２とがオフ状態となる。それにより、第１出力端子８１と第２出力端子８２とが導通し、第４出力端子８４と第５出力端子８５とが導通し、第１接続線８０と第３出力端子８３とが非導通となり、第２接続線８６と第３出力端子８３とが非導通となる。
第１入力端子７１と第２入力端子７２とに電流が流れず、第３入力端子７３に電流が流れる第２状態では、第１出力回路１２と第２出力回路２２と第４出力回路４２と第５出力回路５２とがオフ状態となり、第３出力回路３２と第６出力回路６２とがオン状態となる。それにより、第１出力端子８１と第２出力端子８２とが非導通となり、第４出力端子８４と第５出力端子８５とが非導通となり、第１接続線８０と第３出力端子８３とが導通し、且つ、第２接続線８６と第３出力端子８３とが導通する。
以上説明した第２実施形態に係る半導体リレーモジュール２ｂは、第１実施形態に係る半導体リレーモジュール２ａと同様に、制御端子４に供給される入力信号の電圧制御によって制御される。その場合、第４出力回路４２と第５出力回路５２とは、図３Ｂに示す第１出力回路１２および第２出力回路２２と同様に、オン状態とオフ状態とに切り替えられる。また、第６出力回路６２は、図３Ｃに示す第３出力回路３２と同様に、オン状態とオフ状態とに切り替えられる。それにより、第４出力端子８４と第５出力端子８５とは、図３Ｄに示す第１出力端子８１と第２出力端子８２と同様に、導通状態と非導通状態とに切り替えられる。
半導体リレーモジュール２ｂでは、第１半導体リレー１０の第１出力回路１２と第２半導体リレー２０の第２出力回路２２とが、互いに直列に接続されており、第４半導体リレー４０の第４出力回路４２と第５半導体リレー５０の第５出力回路５２とが、互いに直列に接続されている。そして、これらの出力回路が、同時にオン状態とオフ状態とに切り替えられる。
第３半導体リレー３０は、第１出力回路１２と第２出力回路２２とを接続する第１接続線８０の接地点ＧＮＤへの接続を制御する。また、第６半導体リレー６０は、第４出力回路４２と第５出力回路５２とを接続する第２接続線８６の接地点ＧＮＤへの接続を制御する。それにより、第１出力端子８１と第２出力端子８２との間、および、第４出力端子８４と第５出力端子８５との間でアイソレーション特性を向上させることができる。
また、第１実施形態に係る半導体リレーモジュール２ａと同様に、第２実施形態に係る半導体リレーモジュール２ｂにおいても、回路基板上で配線同士が交差するような複雑な配線構成を回避して、配線を簡素化することができる。それにより、高周波信号の伝達損失を低減できると共に、回路基板の設計を容易に行える半導体リレーモジュール２ｂを実現できる。
以上、本発明の一実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で種々の変更が可能である。
半導体リレー回路、半導体リレーモジュール、および半導体リレーの構造は、上記の実施形態のものに限らず、変更されてもよい。半導体リレーモジュールに含まれる半導体リレーの数は、３つ或いは６つに限らない。半導体リレーの数は、４つ以上、或いは７つ以上であってもよい。
第３入力回路３１は、パッケージ７０内で第２入力端子７２と第３入力端子７３とに接続されてもよい。第６入力回路６１は、パッケージ７０内で第２入力端子７２と第３入力端子７３とに接続されてもよい。
第１実施形態に係る半導体リレーモジュール２ａにおける、第１～第３半導体リレー１０，２０，３０の配置は、上記の実施形態のものに限らず、変更されてもよい。例えば、図７に示すように、第１半導体リレー１０と第３半導体リレー３０との間に、第２半導体リレー２０が配置されてもよい。第２実施形態に係る半導体リレーモジュール２ｂについても同様に、第１～第６半導体リレー１０，２０，３０，４０，５０，６０の配置は、上記の実施形態のものに限らず、変更されてもよい。入力端子および／または出力端子の配置は、上記の実施形態のものに限らず、変更されてもよい。
制御回路５の構成は、上記の実施形態のものに限らず、変更されてもよい。例えば、制御回路５は、第２入力端子７２と第３入力端子７３とへの入力信号の電流制御により、半導体リレーモジュール２ａの各入力端子への通電状態を、第１状態と第２状態とに切り替えるように構成されてもよい。
図８は、入力信号の電流制御に応じた半導体リレーモジュール２ａの動作を示すタイミングチャートである。図８Ａは、第２入力端子７２に供給される入力信号の電流の変化を示す。図８Ｂは、第３入力端子７３に供給される入力信号の電流の変化を示す。図８Ｃは、第１半導体リレー１０の第１出力回路１２と第２半導体リレー２０の第２出力回路２２のオン／オフの状態の変化を示す。図８Ｃは、第３半導体リレー３０の第３出力回路３２のオン／オフの状態の変化を示す。図８Ｅは、第１出力端子８１と第２出力端子８２との導通／非導通の状態の変化を示す。
図８Ａおよび図８Ｂに示すように時間Ｔ１で、第２入力端子７２にオンの入力信号が供給され、且つ、第３入力端子７３への入力信号がオフにされると、半導体リレーモジュール２ａの各入力端子への通電状態は、第１状態となる。すなわち、第１入力端子７１と第２入力端子７２とに電流が流れ、第３入力端子７３に電流が流れない。それにより、第１入力回路１１と第２入力回路２１とに電流が流れることで、図８Ｃに示すように、時間Ｔ１から少し遅れた時間Ｔ１’で、第１出力回路１２と第２出力回路２２とがオン状態となる。また、第３入力回路３１には電流が流れないことで、図８Ｄに示すように、第３出力回路３２がオフ状態となる。それにより、図８Ｅに示すように、時間Ｔ１’で第１出力端子８１と第２出力端子８２とが導通する。このとき、第１接続線８０と第３出力端子８３とは非導通となる。
次に、図８Ａに示すように時間Ｔ２で、第２入力端子７２への入力信号がオフにされ、図８Ｂに示すように時間Ｔ３で、第３入力端子７３にオンの入力信号が供給されると、半導体リレーモジュール２ａの各入力端子への通電状態は、第２状態となる。すなわち、第１入力端子７１と第２入力端子７２とに電流が流れず、第３入力端子７３に電流が流れる。それにより、第１入力回路１１と第２入力回路２１とに電流が流れないことで、図８Ｃに示すように、時間Ｔ２から少し遅れた時間Ｔ２’で第１出力回路１２と第２出力回路２２とがオフ状態となる。また、図８Ｄに示すように、時間Ｔ３から少し遅れた時間Ｔ３’で、第３出力回路３２がオン状態となる。それにより、図８Ｅに示すように、時間Ｔ２’以降で第１出力端子８１と第２出力端子８２とが非導通となる。また、時間Ｔ３’以降で第１接続線８０と第３出力端子８３とが導通する。そのため、図８Ｅに示すように、第１出力端子８１と第２出力端子８２とが非導通であるときに、第１接続線８０が第３出力端子８３を介して接地される。
以下、上記と同様に、図８Ｂに示すように時間Ｔ４で、第３入力端子７３への入力信号がオフにされると、図８Ｄに示すように、時間Ｔ４から少し遅れた時間Ｔ４’で、第３出力回路３２がオフ状態となる。また、図８Ａに示すように、時間Ｔ５で第２入力端子７２にオンの入力信号が供給されると、図８Ｃに示すように、時間Ｔ５から少し遅れた時間Ｔ５’で、第１出力回路１２と第２出力回路２２とがオン状態となる。それにより、時間Ｔ４’以降で第１接続線８０と第３出力端子８３とは非導通となる。また、図８Ｅに示すように、時間Ｔ５’以降で、第１出力端子８１と第２出力端子８２とが導通する。
次に、図８Ａに示すように時間Ｔ６で、第２入力端子７２への入力信号がオフにされると、図８Ｃに示すように、時間Ｔ６から少し遅れた時間Ｔ６’で第１出力回路１２と第２出力回路２２とがオフ状態となる。また、図８Ｂに示すように時間Ｔ７で、第３入力端子７３にオンの入力信号が供給にされると、図８Ｄに示すように、時間Ｔ７から少し遅れた時間Ｔ７’で、第３出力回路３２がオン状態となる。それにより、図８Ｅに示すように、時間Ｔ６’以降で第１出力端子８１と第２出力端子８２とが非導通となる。また、時間Ｔ７’以降で第１接続線８０と第３出力端子８３とが導通する。
なお、第２実施形態に係る半導体リレーモジュール２ｂについても、第２入力端子７２と第３入力端子７３とへの入力信号の電流制御により、上記と同様に制御されてもよい。
第２実施形態において、第４入力回路４１と第５入力回路５１とは、第１入力回路１１と第２入力回路２１とに対して、並列に接続されてもよい。第６入力回路６１は、第３入力回路３３に対して並列に接続されてもよい。
本発明によれば、安定した動作特性を確保すると共に、回路基板の設計を容易に行える半導体リレーモジュールを実現できる。
３・・・電源端子、 ４・・・制御端子、 ５・・・制御回路、 １１・・・第１入力回路、 １２・・・第１出力回路、 １０・・・第１半導体リレー、 ２０・・・第２半導体リレー、 ２１・・・第２入力回路、 ２２・・・第２出力回路、 ３０・・・第３半導体リレー、 ３１・・・第３入力回路、 ３２・・・第３出力回路、 ４０・・・第４半導体リレー、 ４１・・・第４入力回路、 ４２・・・第４出力回路、 ５０・・・第５半導体リレー、 ５１・・・第５入力回路、 ５２・・・第５出力回路、 ６１・・・第６入力回路、 ６２・・・第６出力回路、 ６０・・・第６半導体リレー、 ７０・・・パッケージ、 ７１・・・第１入力端子、 ７２・・・第２入力端子、 ７３・・・第３入力端子、 ８０・・・第１接続線、 ８１・・・第１出力端子、 ８２・・・第２出力端子、 ８３・・・第３出力端子、 ８４・・・第４出力端子、 ８５・・・第５出力端子、 ８６・・・第２接続線

Claims (5)

  1. 第１入力回路と第１出力回路とを含む第１半導体リレーと、
    第２入力回路と第２出力回路とを含む第２半導体リレーと、
    第３入力回路と第３出力回路とを含む第３半導体リレーと、
    前記第１半導体リレーと、前記第２半導体リレーと、前記第３半導体リレーとを内部に収容するパッケージと、
    前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１入力端子、第２入力端子、および第３入力端子と、
    前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１出力端子、第２出力端子、および第３出力端子と、
    前記パッケージ内で前記第１出力回路と前記第２出力回路とを接続する第１接続線と、
    第４入力回路と第４出力回路とを含む第４半導体リレーと、
    第５入力回路と第５出力回路とを含む第５半導体リレーと、
    第６入力回路と第６出力回路とを含む第６半導体リレーと、
    前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第４出力端子および第５出力端子と、
    前記パッケージ内で前記第４出力回路と前記第５出力回路とを接続する第２接続線と、
    を備え、
    前記第１入力回路と前記第２入力回路とは、前記パッケージ内で前記第１入力端子と前記第２入力端子とに接続され、
    前記第２入力回路は、前記パッケージ内で前記第１入力回路と直列に接続され、
    前記第３入力回路は、前記パッケージ内で前記第１入力端子と、前記第３入力端子とに接続され、
    前記第１出力回路は、前記パッケージ内で前記第１出力端子と前記第１接続線とに接続され、
    前記第２出力回路は、前記パッケージ内で前記第２出力端子と前記第１接続線とに接続され、
    前記第３出力回路は、前記パッケージ内で前記第３出力端子と前記第１接続線とに接続され、
    前記第４入力回路と前記第５入力回路とは、前記パッケージ内で前記第１入力端子と前記第２入力端子とに接続され、
    前記第５入力回路は、前記パッケージ内で前記第４入力回路と直列に接続され、
    前記第６入力回路は、前記パッケージ内で前記第１入力端子と、前記第３入力端子とに接続され、
    前記第４出力回路は、前記パッケージ内で前記第４出力端子と前記第２接続線とに接続され、
    前記第５出力回路は、前記パッケージ内で前記第５出力端子と前記第２接続線とに接続され、
    前記第６出力回路は、前記パッケージ内で前記第３出力端子と前記第２接続線とに接続され、
    前記第１入力端子と前記第２入力端子とに電流が流れ、前記第３入力端子に前記電流が流れない第１状態で、前記第１出力回路と前記第２出力回路とがオン状態となり、前記第３出力回路がオフ状態となることで、前記第１出力端子と前記第２出力端子とが導通し、且つ、前記第１接続線と前記第３出力端子とが非導通となり、
    前記第１入力端子と前記第２入力端子とに前記電流が流れず、前記第３入力端子に前記電流が流れている第２状態で、前記第１出力回路と前記第２出力回路とがオフ状態となり、前記第３出力回路がオン状態となることで、前記第１出力端子と前記第２出力端子とが非導通となり、且つ、前記第１接続線と前記第３出力端子とが導通する、
    半導体リレーモジュール。
  2. 前記第１入力回路と、前記第２入力回路と、前記第４入力回路と、前記第５入力回路とは、前記パッケージ内で互いに直列に接続される、
    請求項１に記載の半導体リレーモジュール。
  3. 前記第３入力回路と前記第６入力回路とは、前記パッケージ内で互いに直列に接続される、
    請求項１又は２に記載の半導体リレーモジュール。
  4. 前記第１状態で、前記第１出力回路と前記第２出力回路と前記第４出力回路と前記第５出力回路とがオン状態となり、前記第３出力回路と前記第６出力回路とがオフ状態となることで、前記第１出力端子と前記第２出力端子とが導通し、前記第４出力端子と前記第５出力端子とが導通し、前記第１接続線と前記第３出力端子とが非導通となり、前記第２接続線と前記第３出力端子とが非導通となり、
    前記第２状態で、前記第１出力回路と前記第２出力回路と前記第４出力回路と前記第５出力回路とがオフ状態となり、前記第３出力回路と前記第６出力回路とがオン状態となることで、前記第１出力端子と前記第２出力端子とが非導通となり、前記第４出力端子と前記第５出力端子とが非導通となり、前記第１接続線と前記第３出力端子とが導通し、且つ、前記第２接続線と前記第３出力端子とが導通する、
    請求項１から３のいずれかに記載の半導体リレーモジュール。
  5. 請求項１から４のいずれかに記載の前記半導体リレーモジュールと、
    前記第１入力端子に接続された電源端子と、
    制御端子と、
    前記制御端子と、前記第１入力端子と、前記第２入力端子と、前記第３入力端子とに接続された制御回路と、
    をさらに備え、
    前記制御回路は、前記制御端子に供給される入力信号に応じて、前記第１状態と前記第２状態とを切り替える、
    半導体リレー回路。
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