JP2019047276A - 半導体リレーモジュール - Google Patents

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Abstract

【課題】回路基板の設計を容易に行える半導体リレーモジュールを提供すること。
【解決手段】半導体リレーモジュールにおいて、パッケージの内部で、第１半導体リレーの一対の入力部の一方を第１入力端子に接続し、第１半導体リレーの一対の入力部の他方を第２入力端子に接続し、第２半導体リレーの一対の入力部の一方を第２入力端子に接続し、第２半導体リレーの一対の入力部の他方を第１入力端子に接続し、第３半導体リレーの一対の入力部の一方を第３入力端子に接続し、第３半導体リレーの一対の入力部の他方を第１入力端子または第２入力端子に接続する。
【選択図】図２

Description

本開示は、半導体リレーモジュールに関する。
特許文献１には、直列に接続された二組のＭＯＳＦＥＴと、これら二組のＭＯＳＦＥＴの接続中点と接地点との間に設けられた半導体スイッチとを備えた半導体リレーモジュールが開示されている。この半導体リレーモジュールでは、各組のＭＯＳＦＴが、逆直列に接続された２つのＭＯＳＦＥＴで構成され、それぞれにフォトダイオードアレイが接続されている。各フォトダイオードアレイは、ＬＥＤを発光させることにより起電力を発生させて、接続されているＭＯＳＦＥＴをＯＮするようになっている。すなわち、前記半導体リレーでは、ＬＥＤの発光の有無により、二組のＭＯＳＦＥＴが同時にＯＮ／ＯＦＦするようになっている。
特開平７−４６１０９号公報
しかし、前記半導体リレーモジュールでは、各組のＭＯＳＦＥＴをＯＮ／ＯＦＦさせるＬＥＤが、それぞれ２つの端子を介して接続されているため、結線等が複雑化し、回路基板の設計が困難になる場合がある。
そこで、本開示は、回路基板の設計を容易に行える半導体リレーモジュールを提供することを課題とする。
本開示の一例の半導体リレーモジュールは、
直列に接続された第１半導体リレーおよび第２半導体リレーと、
前記第１半導体リレーおよび前記第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーと、
前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーを内部に収容するパッケージと、
前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１入力端子、第２入力端子および第３入力端子と
を備え、
前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の入力部を有し、
前記パッケージの内部で、前記第１半導体リレーの前記一対の入力部の一方が前記第１入力端子に接続され、前記第１半導体リレーの前記一対の入力部の他方が前記第２入力端子に接続されており、前記第２半導体リレーの前記一対の入力部の一方が前記第２入力端子に接続され、前記第２半導体リレーの前記一対の入力部の他方が前記第１入力端子に接続されており、前記第３半導体リレーの前記一対の入力部の一方が前記第３入力端子に接続され、前記第３半導体リレーの前記一対の入力部の他方が前記第１入力端子または前記第２入力端子に接続されている。
前記半導体リレーモジュールによれば、パッケージの内部で、各半導体リレーの一対の入力部が、各半導体リレーに対応する１つの入力端子にそれぞれ接続されている。すなわち、各半導体リレーに対して対応する１つの入力端子がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュールを実現できる。
本開示の一実施形態の半導体リレーモジュールを用いた回路構成図。 図１の半導体リレーモジュールの構成図。 図１の半導体リレーモジュールの他の例を示す構成図。
以下、本開示の一例を添付図面に従って説明する。なお、以下の説明では、必要に応じて特定の方向あるいは位置を示す用語（例えば、「上」、「下」、「右」、「左」を含む用語）を用いるが、それらの用語の使用は図面を参照した開示の理解を容易にするためであって、それらの用語の意味によって本開示の技術的範囲が限定されるものではない。また、以下の説明は、本質的に例示に過ぎず、本開示、その適用物、あるいは、その用途を制限することを意図するものではない。さらに、図面は模式的なものであり、各寸法の比率等は現実のものとは必ずしも合致していない。
図１に、本開示の一例である半導体リレーモジュール１を用いた回路構成図の一例を示す。半導体リレーモジュール１は、図１に示すように、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０と、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０を内部に収容するパッケージ２と、パッケージ２に設けられた第１入力端子４１、第２入力端子５１および第３入力端子６１とを備える。
第１入力端子４１、第２入力端子５１および第３入力端子６１の各々は、一部がパッケージ２の外部に露出するようにそれぞれ配置されている。第１入力端子４１は、電源電圧ＶＣＣが供給される電源端子４３に接続され、第２入力端子５１は、ＣＯＮＴ端子５３に接続されている。また、第３入力端子６１は、第１入力端子４１および電源端子４３を接続する接続線７１の中点４５と、第２入力端子５１およびＣＯＮＴ端子５３を接続する接続線７２の中点５５とを接続する接続線７３の中点６３に接続されている。
また、半導体リレーモジュール１は、パッケージ２に設けられた第１出力端子４２、第２出力端子５２および第３出力端子６２をさらに備えている。第１出力端子４２、第２出力端子５２および第３出力端子６２の各々は、一部がパッケージ２の外部に露出するようにそれぞれ配置されている。第１出力端子４２は、第１外部出力端子４４に接続され、第２出力端子５２は、第２外部出力端子５４に接続され、第３出力端子６２は、接地点６４に接続されている。
図２に示すように、前記半導体リレーモジュール１では、図２の平面視において長方形状のパッケージ２の内部で、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０がパッケージ２の長手方向に沿って一列に並んでいると共に、第１半導体リレー１０および第２半導体リレー２０の間に、第３半導体リレー３０が配置されている。これにより、パッケージ２の短手方向が小さくまとまった半導体リレーモジュール１を実現できる。
また、前記半導体リレーモジュール１では、第１半導体リレー１０および第２半導体リレー２が相互に直列に接続され、第３半導体リレー３０が、第１半導体リレー１０および第２半導体リレー２０の接続中点３４、６５と接地点６４（図１に示す）との間に配置されている。
第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々は、一対の入力部である第１入力部１１１、２１１、３１１および第２入力部１１２、２１２、３１２を有している。各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２および各入力端子４１、５１、６１は、パッケージ２の内部で接続されて、各入力端子４１、５１、６１を介して、各半導体リレー１０、２０、３０に電源端子４３およびＣＯＮＴ端子５３の各々からの入力信号が入力される。
詳しくは、各半導体リレー１０、２０、３０は、各入力部１１１、２１１、３１１、１１２、２１２、３１２に接続されかつ各入力部１１１、２１１、３１１、１１２、２１２、３１２を介して入力された信号に応じて発光する発光素子１１、２１、３１と、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続され、発光素子１１、２１、３１の発光の有無に応じてそれぞれオンオフされる２つのＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３とを有している。
第１半導体リレー１０の第１入力部１１１は、第１入力端子４１に接続されている。また、第１半導体リレー１０の第２入力部１１２は、第２半導体リレー２０の第２入力部２１２および第２入力端子５１を接続する接続線の中点２４を介して第２入力端子５１に接続されている。
第２半導体リレー２０の第２入力部２１２は、第２入力端子５１に接続されている。また、第２半導体リレー２０の第１入力部２１１は、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４を介して第１出力端子４１に接続されている。
第３半導体リレー３０の第２入力端子３１２は、第３入力端子６１に接続されている。また、第３半導体リレー３０の第１入力部３１１は、第１半導体リレー１０および第２半導体リレー２０の接続中点６５（すなわち、第２半導体リレー２０の第１入力部２１１と、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４とを接続する接続線の中点）を介して第１入力端子４１に接続されている。
すなわち、半導体リレーモジュール１では、各半導体リレー１０、２０、３０の発光素子１１、２１、３１と各入力端子４１、５１、６１とで入力回路部３を構成している。この入力回路部３では、パッケージ２の内部で、第１半導体リレー１０の一対の入力部１１１、１１２の一方が第１入力端子４１に接続され、第１半導体リレー１０の一対の入力部１１１、１１２の他方が第２入力端子５１に接続されている。また、パッケージ２の内部で、第２半導体リレー２０の一対の入力部２１１、２１２の一方が第２入力端子５１に接続され、第２半導体リレー２０の一対の入力部２１１、２１２の他方が第１入力端子４１に接続されている。さらに、パッケージ２の内部で、第３半導体リレー３０の一対の入力部３１１、３１２の一方が第３入力端子６１に接続され、第３半導体リレー３０の一対の入力部３１１、３１２の他方が第１入力端子４１に接続されている。
また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々は、一対の出力部１２１、１３１、２２１、２３１、３２１、３３１を有している。各半導体リレー１０、２０、３０の各出力部１２１、１３１、２２１、２３１、３２１、３３１および各出力端子４２、５２、６２は、パッケージ２の内部で接続されて、各出力端子４２、５２、６２を介して、各半導体リレー１０、２０、３０からの出力信号が出力される。
詳しくは、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各ＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３は、それぞれ出力部１２１、１３１、２２１、２３１、３２１、３３１を有している。
第１半導体リレー１０のＭＯＳＦＥＴ１２の出力部１２１は、第１出力端子４２に接続され、第２半導体リレー２０のＭＯＳＦＥＴ２３の出力部２３１は、第２出力端子５２に接続され、第３半導体リレー３０のＭＯＳＦＥＴ３３の出力部３３１は、第３出力端子６２に接続されている。また、第１半導体リレー１０のＭＯＳＦＥＴ１３の出力部１３１と第２半導体リレー２０のＭＯＳＦＥＴ２２の出力部２２１とは接続線で接続され、この接続線の中点（すなわち、接続中点）３４に、第３半導体リレー３０のＭＯＳＦＥＴ３２の出力部３２１が接続されている。
すなわち、半導体リレーモジュール１では、各半導体リレー１０、２０、３０のＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３と各出力端子４２、５２、６２とで出力回路部４を構成している。この出力回路部４では、パッケージ２の内部で、第１半導体リレー１０の一対の出力部１２１、１３１の一方が第１出力端子４２に接続され、第２半導体リレー２０の一対の出力部２２１、２３１の一方が第２出力端子５２に接続され、第１半導体リレー１０の一対の出力部１２１、１３１の他方と第２半導体リレー２０の一対の出力部２２１、２３１の他方とが相互に接続されている。また、パッケージ２の内部で、第３半導体リレー３０の一対の出力部３２１、３３１の一方が第３出力端子６２に接続され、第３半導体リレー３０の一対の出力部３２１、３３１の他方が第１半導体リレー１０の一対の出力部１２１、１３１の他方および第２半導体リレー２０の一対の出力部２２１、２３１の他方の接続中点３４に接続されている。
前記半導体リレーモジュール１では、パッケージ２の内部で、各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２が、各半導体リレー１０、２０、３０に対応する１つの入力端子４１、５１、６１にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの入力端子４１、５１、６１がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。これにより、回路基板上で周辺配線同士が交差するような複雑な配線構成を回避して、高周波信号の伝達損失を低減できる。
また、前記半導体リレーモジュール１では、各半導体リレー１０、２０、３０の一対の出力部１２１、１３１、２２１、２３１、３２１、３３１が、各半導体リレー１０、２０、３０に対応する１つの出力端子４２、５２、６２にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの出力端子４２、５２、６２がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
なお、前記半導体リレーモジュール１では、第１半導体リレー１０および第２半導体リレー２０の間に、第３半導体リレー３０が配置されているが、これに限らない。例えば、図３に示すように、図３の平面視において長方形状のパッケージ２の内部で、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０がパッケージ２の長手方向に沿って一列に並んでいると共に、第１半導体リレー１０および第３半導体リレー３０の間に、第２半導体リレー２０を配置してもよい。これにより、半導体リレーモジュール１の設計の自由度を高めることができる。
また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレー（例えば、出力端子間容量が０．８ｐＦで、出力オン抵抗が３Ωの半導体リレー）で構成してもよい。これにより、半導体リレーモジュール１の高周波アイソレーション特性を向上させることができる。
本開示における低端子容量型の半導体リレーは、出力端子間容量が０．８ｐＦ以下であるのがより好ましく、出力端子間容量が０．２ｐＦ以下であるのがさらに好ましい。例えば、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量が０．８ｐＦ以下の低端子容量型の半導体リレーで構成した場合、１ＧＨｚの信号開閉において３０ｄＢ以上のアイソレーションが期待できる。また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量が０．２ｐＦ以下の低端子容量型の半導体リレーで構成した場合、１ＧＨｚの信号開閉において３５ｄＢ以上のアイソレーションが期待できる。
さらに、第１半導体リレー１０および第２半導体リレー２０の各々を出力オン抵抗が７Ω以下の低オン抵抗型の半導体リレー（例えば、出力端子間容量が５ｐＦで、出力オン抵抗が０．８Ωの半導体リレー）で構成し、第３半導体リレー３０を出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレー（例えば、出力端子間容量が０．８ｐＦで、出力オン抵抗が３Ωの半導体リレー）で構成してもよい。これにより、半導体リレーモジュール１の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。なお、第１半導体リレー１０および第２半導体リレー２０のいずれか一方のみを低オン抵抗型の半導体リレーで構成した場合も同様の効果を得ることができる。
低端子容量特性と動作時のオン抵抗特性とは相反する関係にあるため、半導体リレーモジュール１の全ての半導体リレー１０、２０、３０を低端子容量型の半導体リレーで構成した場合、高周波アイソレーション特性を向上させることはできるが、同時に高周波インサーションロス特性を向上させることは難しい。そこで、前述のように、接地点と接続する第３半導体リレー３０を低端子間容量型の半導体リレーで構成し、直列に接続された第１半導体リレー１０および第２半導体リレー２０の少なくともいずれかを低オン抵抗型の半導体リレーで構成することで、良好なインサーションロスおよびアイソレーション特性を有する半導体リレーモジュール１を実現できる。
なお、本開示における低オン抵抗型の半導体リレーは、出力オン抵抗が１．２Ω以下であるのがより好ましく、出力オン抵抗が０．１Ω以下であるのがさらに好ましい。
また、半導体リレーは、前記実施形態の半導体リレー１０、２０、３０に限らず、他の構造の半導体リレーを用いてもよい。
また、前記半導体リレーモジュール１では、第３半導体リレー３０の一対の入力部３１１、３１２の他方である第１入力部３１１が、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４を介して第１入力端子４１に接続されているが、これに限らない。例えば、第３半導体リレー３０の一対の入力部３１１、３１２の他方である第１入力部３１１が、第２半導体リレー２０の第２入力部２１２および第２入力端子５１を接続する接続線の中点を介して第２入力端子４１に接続されるように構成してもよい。
本開示の半導体リレーモジュールは、直列に接続された第１半導体リレーおよび第２半導体リレーと、第１半導体リレーおよび第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーとを少なくとも備えていればよく、４以上の半導体リレーを備えていてもよい。
以上、図面を参照して本開示における種々の実施形態を詳細に説明したが、最後に、本開示の種々の態様について説明する。なお、以下の説明では、一例として、参照符号も添えて記載する。
本開示の第１態様の半導体リレーモジュール１は、
直列に接続された第１半導体リレー１０および第２半導体リレー２０と、
前記第１半導体リレー１０および前記第２半導体リレー２０の接続中点３４、６５と接地点６４との間に配置された第３半導体リレー３０と、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０を内部に収容するパッケージ２と、
前記パッケージ２に設けられ、一部が前記パッケージ２の外部に露出するようにそれぞれ配置された第１入力端子４１、第２入力端子５１および第３入力端子６１と
を備え、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、一対の入力部１１１、１１２、２１１、２１２、３１１、３１２を有し、
前記パッケージ２の内部で、前記第１半導体リレー１０の前記一対の入力部１１１、１１２の一方が前記第１入力端子４１に接続され、前記第１半導体リレー１０の前記一対の入力部１１１、１１２の他方が前記第２入力端子５１に接続されており、前記第２半導体リレー２０の前記一対の入力部２１１、２１２の一方が前記第２入力端子５１に接続され、前記第２半導体リレー２０の前記一対の入力部２１１、２１２の他方が前記第１入力端子４１に接続されており、前記第３半導体リレー３０の前記一対の入力部３１１、３１２の一方が前記第３入力端子６１に接続され、前記第３半導体リレー３０の前記一対の入力部３１１、３１２の他方が前記第１入力端子４１または前記第２入力端子５１に接続されている。
第１態様の半導体リレーモジュール１によれば、パッケージ２の内部で、各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２が、各半導体リレー１０、２０、３０に対応する１つの入力端子４１、５１、６１にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの入力端子４１、５１、６１がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
本開示の第２態様の半導体リレーモジュール１は、
前記パッケージ２に設けられ、一部が前記パッケージ２の外部に露出するようにそれぞれ配置された第１出力端子４２、第２出力端子５２および第３出力端子６２をさらに備え、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、一対の出力部１２１、１３１、２２１、２３１、３２１、３３１を有し、
前記パッケージ２の内部で、前記第１半導体リレー１０の前記一対の出力部１２１、１３１の一方が前記第１出力端子４２に接続され、前記第２半導体リレー２０の前記一対の出力部２２１、２３１の一方が前記第２出力端子５２に接続され、前記第１半導体リレー１０の前記一対の出力部１２１、１３１の他方と前記第２半導体リレー２０の前記一対の出力部２２１、２３１の他方とが相互に接続されており、前記第３半導体リレー３０の前記一対の出力部３２１、３３１の一方が前記第３出力端子６２に接続され、前記第３半導体リレー３０の前記一対の出力部３２１、３３１の他方が前記第１半導体リレー１０の前記一対の出力部１２１、１３１の他方および前記第２半導体リレー２０の前記一対の出力部２２１、２３１の他方の接続中点３４に接続されている。
第２態様の半導体リレーモジュールによれば、各半導体リレー１０、２０、３０の一対の出力部１２１、１３１、２２１、２３１、３２１、３３１が、各半導体リレー１０、２０、３０に対応する１つの出力端子４２、５２、６２にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの出力端子４２、５２、６２がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
本開示の第３態様の半導体リレーモジュール１は、
前記第１半導体リレー１０および前記第３半導体リレー３０の間に、前記第２半導体リレー２０が配置されている。
第３態様の半導体リレーモジュールによれば、半導体リレーモジュール１の設計の自由度を高めることができる。
本開示の第４態様の半導体リレーモジュール１は、
前記第１半導体リレー１０および前記第２半導体リレー２０の間に、前記第３半導体リレー３０が配置されている。
第４態様の半導体リレーモジュールによれば、半導体リレーモジュール１の設計の自由度を高めることができる。
本開示の第５態様の半導体リレーモジュール１は、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーである。
第５態様の半導体リレーモジュール１によれば、半導体リレーモジュール１の高周波アイソレーション特性を向上させることができる。
本開示の第６態様の半導体リレーモジュール１は、
前記第１半導体リレー１０および前記第２半導体リレー２０の各々が、出力オン抵抗が７Ω以下の低オン抵抗型の半導体リレーであり、前記第３半導体リレー３０が、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーである。
第６態様の半導体リレーモジュール１によれば、半導体リレーモジュール１の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。
なお、前記様々な実施形態または変形例のうちの任意の実施形態または変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。また、実施形態同士の組み合わせまたは実施例同士の組み合わせまたは実施形態と実施例との組み合わせが可能であると共に、異なる実施形態または実施例の中の特徴同士の組み合わせも可能である。
本開示の半導体リレーモジュールは、例えば、半導体検査装置、計測機器およびプログラマブルコントローラに適用できる。
１ 半導体リレーモジュール
２ パッケージ
１０ 第１半導体リレー
１１ 発光素子
１１１ 第１入力部
１１２ 第２入力部
１２、１３ ＭＯＳＦＥＴ
１２１、１３１ 出力部
１４ 中点
２０ 第２半導体リレー
２１ 発光素子
２１１ 第１入力部
２１２ 第２入力部
２２、２３ ＭＯＳＦＥＴ
２２１、２３１ 出力部
２４ 中点
３０ 第３半導体リレー
３１ 発光素子
３１１ 第１入力部
３１２ 第２入力部
３２、３３ ＭＯＳＦＥＴ
３２１、３３１ 出力部
４１ 第１入力端子
４２ 第１出力端子
４３ 電源端子
４４ 第１外部出力端子
４５ 中点
５１ 第２入力端子
５２ 第２出力端子
５３ ＣＯＮＴ端子
５４ 第２外部出力端子
５５ 中点
６１ 第３入力端子
６２ 第３出力端子
６３ 中点
６４ 接地点
６５ 接続中点
７１、７２、７２ 接続線
本開示は、半導体リレーモジュールに関する。
特許文献１には、直列に接続された二組のＭＯＳＦＥＴと、これら二組のＭＯＳＦＥＴの接続中点と接地点との間に設けられた半導体スイッチとを備えた半導体リレーモジュールが開示されている。この半導体リレーモジュールでは、各組のＭＯＳＦＴが、逆直列に接続された２つのＭＯＳＦＥＴで構成され、それぞれにフォトダイオードアレイが接続されている。各フォトダイオードアレイは、ＬＥＤを発光させることにより起電力を発生させて、接続されているＭＯＳＦＥＴをＯＮするようになっている。すなわち、前記半導体リレーでは、ＬＥＤの発光の有無により、二組のＭＯＳＦＥＴが同時にＯＮ／ＯＦＦするようになっている。
特開平７−４６１０９号公報
しかし、前記半導体リレーモジュールでは、各組のＭＯＳＦＥＴをＯＮ／ＯＦＦさせるＬＥＤが、それぞれ２つの端子を介して接続されているため、結線等が複雑化し、回路基板の設計が困難になる場合がある。
そこで、本開示は、回路基板の設計を容易に行える半導体リレーモジュールを提供することを課題とする。
本開示の一例の半導体リレーモジュールは、
直列に接続された第１半導体リレーおよび第２半導体リレーと、
前記第１半導体リレーおよび前記第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーと、
前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーを内部に収容するパッケージと、
前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１入力端子、第２入力端子および第３入力端子と
を備え、
前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の入力部を有し、
前記パッケージの内部で、前記第１半導体リレーの前記一対の入力部の一方が前記第１入力端子に接続され、前記第１半導体リレーの前記一対の入力部の他方が前記第２入力端子に接続されており、前記第２半導体リレーの前記一対の入力部の一方が前記第２入力端子に接続され、前記第２半導体リレーの前記一対の入力部の他方が前記第１入力端子に接続されており、前記第３半導体リレーの前記一対の入力部の一方が前記第３入力端子に接続され、前記第３半導体リレーの前記一対の入力部の他方が前記第１入力端子または前記第２入力端子に接続されている。
前記半導体リレーモジュールによれば、パッケージの内部で、各半導体リレーの一対の入力部が、各半導体リレーに対応する１つの入力端子にそれぞれ接続されている。すなわち、各半導体リレーに対して対応する１つの入力端子がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュールを実現できる。
本開示の一実施形態の半導体リレーモジュールを用いた回路構成図。 図１の半導体リレーモジュールの構成図。 図１の半導体リレーモジュールの他の例を示す構成図。
以下、本開示の一例を添付図面に従って説明する。なお、以下の説明では、必要に応じて特定の方向あるいは位置を示す用語（例えば、「上」、「下」、「右」、「左」を含む用語）を用いるが、それらの用語の使用は図面を参照した開示の理解を容易にするためであって、それらの用語の意味によって本開示の技術的範囲が限定されるものではない。また、以下の説明は、本質的に例示に過ぎず、本開示、その適用物、あるいは、その用途を制限することを意図するものではない。さらに、図面は模式的なものであり、各寸法の比率等は現実のものとは必ずしも合致していない。
図１に、本開示の一例である半導体リレーモジュール１を用いた回路構成図の一例を示す。半導体リレーモジュール１は、図１に示すように、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０と、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０を内部に収容するパッケージ２と、パッケージ２に設けられた第１入力端子４１、第２入力端子５１および第３入力端子６１とを備える。
第１入力端子４１、第２入力端子５１および第３入力端子６１の各々は、一部がパッケージ２の外部に露出するようにそれぞれ配置されている。第１入力端子４１は、電源電圧ＶＣＣが供給される電源端子４３に接続され、第２入力端子５１は、ＣＯＮＴ端子５３に接続されている。また、第３入力端子６１は、第１入力端子４１および電源端子４３を接続する接続線７１の中点４５と、第２入力端子５１およびＣＯＮＴ端子５３を接続する接続線７２の中点５５とを接続する接続線７３の中点６３に接続されている。
また、半導体リレーモジュール１は、パッケージ２に設けられた第１出力端子４２、第２出力端子５２および第３出力端子６２をさらに備えている。第１出力端子４２、第２出力端子５２および第３出力端子６２の各々は、一部がパッケージ２の外部に露出するようにそれぞれ配置されている。第１出力端子４２は、第１外部出力端子４４に接続され、第２出力端子５２は、第２外部出力端子５４に接続され、第３出力端子６２は、接地点６４に接続されている。
図２に示すように、前記半導体リレーモジュール１では、図２の平面視において長方形状のパッケージ２の内部で、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０がパッケージ２の長手方向に沿って一列に並んでいると共に、第１半導体リレー１０および第２半導体リレー２０の間に、第３半導体リレー３０が配置されている。これにより、パッケージ２の短手方向が小さくまとまった半導体リレーモジュール１を実現できる。
また、前記半導体リレーモジュール１では、第１半導体リレー１０および第２半導体リレー２が相互に直列に接続され、第３半導体リレー３０が、第１半導体リレー１０および第２半導体リレー２０の接続中点３４、６５と接地点６４（図１に示す）との間に配置されている。
第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々は、一対の入力部である第１入力部１１１、２１１、３１１および第２入力部１１２、２１２、３１２を有している。各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２および各入力端子４１、５１、６１は、パッケージ２の内部で接続されて、各入力端子４１、５１、６１を介して、各半導体リレー１０、２０、３０に電源端子４３およびＣＯＮＴ端子５３の各々からの入力信号が入力される。
詳しくは、各半導体リレー１０、２０、３０は、各入力部１１１、２１１、３１１、１１２、２１２、３１２に接続されかつ各入力部１１１、２１１、３１１、１１２、２１２、３１２を介して入力された信号に応じて発光する発光素子１１、２１、３１と、寄生ダイオードの向きを互いに逆向きとするように互いに直列に接続され、発光素子１１、２１、３１の発光の有無に応じてそれぞれオンオフされる２つのＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３とを有している。
第１半導体リレー１０の第１入力部１１１は、第１入力端子４１に接続されている。また、第１半導体リレー１０の第２入力部１１２は、第２半導体リレー２０の第２入力部２１２および第２入力端子５１を接続する接続線の中点２４を介して第２入力端子５１に接続されている。
第２半導体リレー２０の第２入力部２１２は、第２入力端子５１に接続されている。また、第２半導体リレー２０の第１入力部２１１は、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４を介して第１入力端子４１に接続されている。
第３半導体リレー３０の第２入力部３１２は、第３入力端子６１に接続されている。また、第３半導体リレー３０の第１入力部３１１は、第１半導体リレー１０および第２半導体リレー２０の接続中点６５（すなわち、第２半導体リレー２０の第１入力部２１１と、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４とを接続する接続線の中点）を介して第１入力端子４１に接続されている。
すなわち、半導体リレーモジュール１では、各半導体リレー１０、２０、３０の発光素子１１、２１、３１と各入力端子４１、５１、６１とで入力回路部３を構成している。この入力回路部３では、パッケージ２の内部で、第１半導体リレー１０の一対の入力部１１１、１１２の一方が第１入力端子４１に接続され、第１半導体リレー１０の一対の入力部１１１、１１２の他方が第２入力端子５１に接続されている。また、パッケージ２の内部で、第２半導体リレー２０の一対の入力部２１１、２１２の一方が第２入力端子５１に接続され、第２半導体リレー２０の一対の入力部２１１、２１２の他方が第１入力端子４１に接続されている。さらに、パッケージ２の内部で、第３半導体リレー３０の一対の入力部３１１、３１２の一方が第３入力端子６１に接続され、第３半導体リレー３０の一対の入力部３１１、３１２の他方が第１入力端子４１に接続されている。
また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々は、一対の出力部１２１、１３１、２２１、２３１、３２１、３３１を有している。各半導体リレー１０、２０、３０の各出力部１２１、１３１、２２１、２３１、３２１、３３１および各出力端子４２、５２、６２は、パッケージ２の内部で接続されて、各出力端子４２、５２、６２を介して、各半導体リレー１０、２０、３０からの出力信号が出力される。
詳しくは、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各ＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３は、それぞれ出力部１２１、１３１、２２１、２３１、３２１、３３１を有している。
第１半導体リレー１０のＭＯＳＦＥＴ１２の出力部１２１は、第１出力端子４２に接続され、第２半導体リレー２０のＭＯＳＦＥＴ２３の出力部２３１は、第２出力端子５２に接続され、第３半導体リレー３０のＭＯＳＦＥＴ３３の出力部３３１は、第３出力端子６２に接続されている。また、第１半導体リレー１０のＭＯＳＦＥＴ１３の出力部１３１と第２半導体リレー２０のＭＯＳＦＥＴ２２の出力部２２１とは接続線で接続され、この接続線の中点（すなわち、接続中点）３４に、第３半導体リレー３０のＭＯＳＦＥＴ３２の出力部３２１が接続されている。
すなわち、半導体リレーモジュール１では、各半導体リレー１０、２０、３０のＭＯＳＦＥＴ１２、１３、２２、２３、３２、３３と各出力端子４２、５２、６２とで出力回路部４を構成している。この出力回路部４では、パッケージ２の内部で、第１半導体リレー１０の一対の出力部１２１、１３１の一方が第１出力端子４２に接続され、第２半導体リレー２０の一対の出力部２２１、２３１の一方が第２出力端子５２に接続され、第１半導体リレー１０の一対の出力部１２１、１３１の他方と第２半導体リレー２０の一対の出力部２２１、２３１の他方とが相互に接続されている。また、パッケージ２の内部で、第３半導体リレー３０の一対の出力部３２１、３３１の一方が第３出力端子６２に接続され、第３半導体リレー３０の一対の出力部３２１、３３１の他方が第１半導体リレー１０の一対の出力部１２１、１３１の他方および第２半導体リレー２０の一対の出力部２２１、２３１の他方の接続中点３４に接続されている。
前記半導体リレーモジュール１では、パッケージ２の内部で、各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２が、各半導体リレー１０、２０、３０に対応する１つの入力端子４１、５１、６１にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの入力端子４１、５１、６１がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。これにより、回路基板上で周辺配線同士が交差するような複雑な配線構成を回避して、高周波信号の伝達損失を低減できる。
また、前記半導体リレーモジュール１では、各半導体リレー１０、２０、３０の一対の出力部１２１、１３１、２２１、２３１、３２１、３３１が、各半導体リレー１０、２０、３０に対応する１つの出力端子４２、５２、６２にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの出力端子４２、５２、６２がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
なお、前記半導体リレーモジュール１では、第１半導体リレー１０および第２半導体リレー２０の間に、第３半導体リレー３０が配置されているが、これに限らない。例えば、図３に示すように、図３の平面視において長方形状のパッケージ２の内部で、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０がパッケージ２の長手方向に沿って一列に並んでいると共に、第１半導体リレー１０および第３半導体リレー３０の間に、第２半導体リレー２０を配置してもよい。これにより、半導体リレーモジュール１の設計の自由度を高めることができる。
また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレー（例えば、出力端子間容量が０．８ｐＦで、出力オン抵抗が３Ωの半導体リレー）で構成してもよい。これにより、半導体リレーモジュール１の高周波アイソレーション特性を向上させることができる。
本開示における低端子間容量型の半導体リレーは、出力端子間容量が０．８ｐＦ以下であるのがより好ましく、出力端子間容量が０．２ｐＦ以下であるのがさらに好ましい。例えば、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量が０．８ｐＦ以下の低端子間容量型の半導体リレーで構成した場合、１ＧＨｚの信号開閉において３０ｄＢ以上のアイソレーションが期待できる。また、第１半導体リレー１０、第２半導体リレー２０および第３半導体リレー３０の各々を出力端子間容量が０．２ｐＦ以下の低端子間容量型の半導体リレーで構成した場合、１ＧＨｚの信号開閉において３５ｄＢ以上のアイソレーションが期待できる。
さらに、第１半導体リレー１０および第２半導体リレー２０の各々を出力オン抵抗が７Ω以下の低オン抵抗型の半導体リレー（例えば、出力端子間容量が５ｐＦで、出力オン抵抗が０．８Ωの半導体リレー）で構成し、第３半導体リレー３０を出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレー（例えば、出力端子間容量が０．８ｐＦで、出力オン抵抗が３Ωの半導体リレー）で構成してもよい。これにより、半導体リレーモジュール１の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。なお、第１半導体リレー１０および第２半導体リレー２０のいずれか一方のみを低オン抵抗型の半導体リレーで構成した場合も同様の効果を得ることができる。
低端子間容量特性と動作時のオン抵抗特性とは相反する関係にあるため、半導体リレーモジュール１の全ての半導体リレー１０、２０、３０を低端子間容量型の半導体リレーで構成した場合、高周波アイソレーション特性を向上させることはできるが、同時に高周波インサーションロス特性を向上させることは難しい。そこで、前述のように、接地点と接続する第３半導体リレー３０を低端子間容量型の半導体リレーで構成し、直列に接続された第１半導体リレー１０および第２半導体リレー２０の少なくともいずれかを低オン抵抗型の半導体リレーで構成することで、良好なインサーションロスおよびアイソレーション特性を有する半導体リレーモジュール１を実現できる。
なお、本開示における低オン抵抗型の半導体リレーは、出力オン抵抗が１．２Ω以下であるのがより好ましく、出力オン抵抗が０．１Ω以下であるのがさらに好ましい。
また、半導体リレーは、前記実施形態の半導体リレー１０、２０、３０に限らず、他の構造の半導体リレーを用いてもよい。
また、前記半導体リレーモジュール１では、第３半導体リレー３０の一対の入力部３１１、３１２の他方である第１入力部３１１が、第１半導体リレー１０の第１入力部１１１および第１入力端子４１を接続する接続線の中点１４を介して第１入力端子４１に接続されているが、これに限らない。例えば、第３半導体リレー３０の一対の入力部３１１、３１２の他方である第１入力部３１１が、第２半導体リレー２０の第２入力部２１２および第２入力端子５１を接続する接続線の中点を介して第２入力端子４１に接続されるように構成してもよい。
本開示の半導体リレーモジュールは、直列に接続された第１半導体リレーおよび第２半導体リレーと、第１半導体リレーおよび第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーとを少なくとも備えていればよく、４以上の半導体リレーを備えていてもよい。
以上、図面を参照して本開示における種々の実施形態を詳細に説明したが、最後に、本開示の種々の態様について説明する。なお、以下の説明では、一例として、参照符号も添えて記載する。
本開示の第１態様の半導体リレーモジュール１は、
直列に接続された第１半導体リレー１０および第２半導体リレー２０と、
前記第１半導体リレー１０および前記第２半導体リレー２０の接続中点３４、６５と接地点６４との間に配置された第３半導体リレー３０と、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０を内部に収容するパッケージ２と、
前記パッケージ２に設けられ、一部が前記パッケージ２の外部に露出するようにそれぞれ配置された第１入力端子４１、第２入力端子５１および第３入力端子６１と
を備え、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、一対の入力部１１１、１１２、２１１、２１２、３１１、３１２を有し、
前記パッケージ２の内部で、前記第１半導体リレー１０の前記一対の入力部１１１、１１２の一方が前記第１入力端子４１に接続され、前記第１半導体リレー１０の前記一対の入力部１１１、１１２の他方が前記第２入力端子５１に接続されており、前記第２半導体リレー２０の前記一対の入力部２１１、２１２の一方が前記第２入力端子５１に接続され、前記第２半導体リレー２０の前記一対の入力部２１１、２１２の他方が前記第１入力端子４１に接続されており、前記第３半導体リレー３０の前記一対の入力部３１１、３１２の一方が前記第３入力端子６１に接続され、前記第３半導体リレー３０の前記一対の入力部３１１、３１２の他方が前記第１入力端子４１または前記第２入力端子５１に接続されている。
第１態様の半導体リレーモジュール１によれば、パッケージ２の内部で、各半導体リレー１０、２０、３０の一対の入力部１１１、２１１、３１１、１１２、２１２、３１２が、各半導体リレー１０、２０、３０に対応する１つの入力端子４１、５１、６１にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの入力端子４１、５１、６１がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
本開示の第２態様の半導体リレーモジュール１は、
前記パッケージ２に設けられ、一部が前記パッケージ２の外部に露出するようにそれぞれ配置された第１出力端子４２、第２出力端子５２および第３出力端子６２をさらに備え、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、一対の出力部１２１、１３１、２２１、２３１、３２１、３３１を有し、
前記パッケージ２の内部で、前記第１半導体リレー１０の前記一対の出力部１２１、１３１の一方が前記第１出力端子４２に接続され、前記第２半導体リレー２０の前記一対の出力部２２１、２３１の一方が前記第２出力端子５２に接続され、前記第１半導体リレー１０の前記一対の出力部１２１、１３１の他方と前記第２半導体リレー２０の前記一対の出力部２２１、２３１の他方とが相互に接続されており、前記第３半導体リレー３０の前記一対の出力部３２１、３３１の一方が前記第３出力端子６２に接続され、前記第３半導体リレー３０の前記一対の出力部３２１、３３１の他方が前記第１半導体リレー１０の前記一対の出力部１２１、１３１の他方および前記第２半導体リレー２０の前記一対の出力部２２１、２３１の他方の接続中点３４に接続されている。
第２態様の半導体リレーモジュールによれば、各半導体リレー１０、２０、３０の一対の出力部１２１、１３１、２２１、２３１、３２１、３３１が、各半導体リレー１０、２０、３０に対応する１つの出力端子４２、５２、６２にそれぞれ接続されている。すなわち、各半導体リレー１０、２０、３０に対して対応する１つの出力端子４２、５２、６２がそれぞれ設けられているので、回路基板の設計を容易に行える半導体リレーモジュール１を実現できる。
本開示の第３態様の半導体リレーモジュール１は、
前記第１半導体リレー１０および前記第３半導体リレー３０の間に、前記第２半導体リレー２０が配置されている。
第３態様の半導体リレーモジュールによれば、半導体リレーモジュール１の設計の自由度を高めることができる。
本開示の第４態様の半導体リレーモジュール１は、
前記第１半導体リレー１０および前記第２半導体リレー２０の間に、前記第３半導体リレー３０が配置されている。
第４態様の半導体リレーモジュールによれば、半導体リレーモジュール１の設計の自由度を高めることができる。
本開示の第５態様の半導体リレーモジュール１は、
前記第１半導体リレー１０、前記第２半導体リレー２０および前記第３半導体リレー３０の各々が、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーである。
第５態様の半導体リレーモジュール１によれば、半導体リレーモジュール１の高周波アイソレーション特性を向上させることができる。
本開示の第６態様の半導体リレーモジュール１は、
前記第１半導体リレー１０および前記第２半導体リレー２０の各々が、出力オン抵抗が７Ω以下の低オン抵抗型の半導体リレーであり、前記第３半導体リレー３０が、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーである。
第６態様の半導体リレーモジュール１によれば、半導体リレーモジュール１の高周波アイソレーション特性に加え、高周波インサーションロス特性を向上させることができる。
なお、前記様々な実施形態または変形例のうちの任意の実施形態または変形例を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。また、実施形態同士の組み合わせまたは実施例同士の組み合わせまたは実施形態と実施例との組み合わせが可能であると共に、異なる実施形態または実施例の中の特徴同士の組み合わせも可能である。
本開示の半導体リレーモジュールは、例えば、半導体検査装置、計測機器およびプログラマブルコントローラに適用できる。
１ 半導体リレーモジュール
２ パッケージ
１０ 第１半導体リレー
１１ 発光素子
１１１ 第１入力部
１１２ 第２入力部
１２、１３ ＭＯＳＦＥＴ
１２１、１３１ 出力部
１４ 中点
２０ 第２半導体リレー
２１ 発光素子
２１１ 第１入力部
２１２ 第２入力部
２２、２３ ＭＯＳＦＥＴ
２２１、２３１ 出力部
２４ 中点
３０ 第３半導体リレー
３１ 発光素子
３１１ 第１入力部
３１２ 第２入力部
３２、３３ ＭＯＳＦＥＴ
３２１、３３１ 出力部
４１ 第１入力端子
４２ 第１出力端子
４３ 電源端子
４４ 第１外部出力端子
４５ 中点
５１ 第２入力端子
５２ 第２出力端子
５３ ＣＯＮＴ端子
５４ 第２外部出力端子
５５ 中点
６１ 第３入力端子
６２ 第３出力端子
６３ 中点
６４ 接地点
６５ 接続中点
７１、７２、７２ 接続線

Claims (6)

  1. 直列に接続された第１半導体リレーおよび第２半導体リレーと、
    前記第１半導体リレーおよび前記第２半導体リレーの接続中点と接地点との間に配置された第３半導体リレーと、
    前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーを内部に収容するパッケージと、
    前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１入力端子、第２入力端子および第３入力端子と
    を備え、
    前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の入力部を有し、
    前記パッケージの内部で、前記第１半導体リレーの前記一対の入力部の一方が前記第１入力端子に接続され、前記第１半導体リレーの前記一対の入力部の他方が前記第２入力端子に接続されており、前記第２半導体リレーの前記一対の入力部の一方が前記第２入力端子に接続され、前記第２半導体リレーの前記一対の入力部の他方が前記第１入力端子に接続されており、前記第３半導体リレーの前記一対の入力部の一方が前記第３入力端子に接続され、前記第３半導体リレーの前記一対の入力部の他方が前記第１入力端子または前記第２入力端子に接続されている、半導体リレーモジュール。
  2. 前記パッケージに設けられ、一部が前記パッケージの外部に露出するようにそれぞれ配置された第１出力端子、第２出力端子および第３出力端子をさらに備え、
    前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、一対の出力部を有し、
    前記パッケージの内部で、前記第１半導体リレーの前記一対の出力部の一方が前記第１出力端子に接続され、前記第２半導体リレーの前記一対の出力部の一方が前記第２出力端子に接続され、前記第１半導体リレーの前記一対の出力部の他方と前記第２半導体リレーの前記一対の出力部の他方とが相互に接続されており、前記第３半導体リレーの前記一対の出力部の一方が前記第３出力端子に接続され、前記第３半導体リレーの前記一対の出力部の他方が前記第１半導体リレーの前記一対の出力部の他方および前記第２半導体リレーの前記一対の出力部の他方の接続中点に接続されている、請求項１の半導体リレーモジュール。
  3. 前記第１半導体リレーおよび前記第３半導体リレーの間に、前記第２半導体リレーが配置されている、請求項１または２の半導体リレーモジュール。
  4. 前記第１半導体リレーおよび前記第２半導体リレーの間に、前記第３半導体リレーが配置されている、請求項１または２の半導体リレーモジュール。
  5. 前記第１半導体リレー、前記第２半導体リレーおよび前記第３半導体リレーの各々が、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーである、請求項１から４のいずれか１つの半導体リレーモジュール。
  6. 前記第１半導体リレーおよび前記第２半導体リレーの各々が、出力オン抵抗が７Ω以下の低オン抵抗型の半導体リレーであり、前記第３半導体リレーが、出力端子間容量が１２ｐＦ以下の低端子間容量型の半導体リレーである、請求項１から４のいずれか１つの半導体リレーモジュール。
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