JPH04159752A - 半導体集積回路及びその装置 - Google Patents
半導体集積回路及びその装置Info
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- JPH04159752A JPH04159752A JP2284848A JP28484890A JPH04159752A JP H04159752 A JPH04159752 A JP H04159752A JP 2284848 A JP2284848 A JP 2284848A JP 28484890 A JP28484890 A JP 28484890A JP H04159752 A JPH04159752 A JP H04159752A
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- Japan
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- semiconductor integrated
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- terminal
- integrated circuit
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- 239000000872 buffer Substances 0.000 claims abstract description 37
- 239000000758 substrate Substances 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 238000005476 soldering Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、内部回路に複数の論理素子を有する半導体集
積回路及びその装置に閏する。
積回路及びその装置に閏する。
従来、この種の半導体集積回路及びその装置は、例えば
、ゲートアレイに見られるように、四角形状の半導体基
板の一十面に形成された複数のセル列と入出力配線及び
電源線とを有する内部回路領域と、この内部回路領域を
取り囲むように配置されるとともに前記セルに信号に入
出力する入出力バッファと、これら入出力バッファの外
側に隣接して配置されるとともに前記入出力バッファと
接続する入出力端子とを存していた。
、ゲートアレイに見られるように、四角形状の半導体基
板の一十面に形成された複数のセル列と入出力配線及び
電源線とを有する内部回路領域と、この内部回路領域を
取り囲むように配置されるとともに前記セルに信号に入
出力する入出力バッファと、これら入出力バッファの外
側に隣接して配置されるとともに前記入出力バッファと
接続する入出力端子とを存していた。
また、この半導体集積回路を動作させる信号は、まず、
入力端子から入力され、入力バッファを介して内部回路
領域のセル列の一つのセルに入力される。次に、このセ
ルで信号は論理処理され、セルより出力信号として出力
される。次に、この出力信号は内部回路領域の配線を経
て、出力バッファを介して出力端子に出力される。この
ように、各入力端子に入力される信号は、入力バッファ
からセルへ、セルから出力バッファへ、出力バッファか
ら出力端子へといった経路を経て、半導体集積回路を動
作させていた。
入力端子から入力され、入力バッファを介して内部回路
領域のセル列の一つのセルに入力される。次に、このセ
ルで信号は論理処理され、セルより出力信号として出力
される。次に、この出力信号は内部回路領域の配線を経
て、出力バッファを介して出力端子に出力される。この
ように、各入力端子に入力される信号は、入力バッファ
からセルへ、セルから出力バッファへ、出力バッファか
ら出力端子へといった経路を経て、半導体集積回路を動
作させていた。
上述した従来の半導体集積回路装置では、プリント板に
実装した場合、この半導体集積回路装置のリードとプリ
ン１〜板の配線との接続不良、例えば、はんだ付は不良
による接続不良を容易に見つけることができないという
欠点がある。すなわち、この半導体集積回路装置のリー
ドと接続する入出力端子は、それぞれの入出力バッファ
から内部回路を経由して接続しているため、この接続不
良を見つけるには、各入力端子の入力条件の設定、確認
する端子の電位測定等複雑な計測処理を必要とするから
である。
実装した場合、この半導体集積回路装置のリードとプリ
ン１〜板の配線との接続不良、例えば、はんだ付は不良
による接続不良を容易に見つけることができないという
欠点がある。すなわち、この半導体集積回路装置のリー
ドと接続する入出力端子は、それぞれの入出力バッファ
から内部回路を経由して接続しているため、この接続不
良を見つけるには、各入力端子の入力条件の設定、確認
する端子の電位測定等複雑な計測処理を必要とするから
である。
本発明の目的は、かかる欠点を解消し、リードとプリン
ト板の配線との接続不良を容易に見つけることのできる
半導体集積回路装置を提供することである。
ト板の配線との接続不良を容易に見つけることのできる
半導体集積回路装置を提供することである。
〔課題を解決するための手段〕
１、本発明の半導体集積回路は、複数の論理素子を含む
内部回路と、この内部回路に信号に入出力する入出力バ
ッファと、これら入出力バッファと接続する入出力端子
とを有する半導体集積回路において、前記入出力バッフ
ァ及び前記内部回路とをバイパスしてそれぞれの前記入
力端子と前記出力端子とを接続及び遮断するスイッチン
グ回路を有している。
内部回路と、この内部回路に信号に入出力する入出力バ
ッファと、これら入出力バッファと接続する入出力端子
とを有する半導体集積回路において、前記入出力バッフ
ァ及び前記内部回路とをバイパスしてそれぞれの前記入
力端子と前記出力端子とを接続及び遮断するスイッチン
グ回路を有している。
２、本発明の半導体集積回路装置は、半導体基板の一十
面上に形成された前記入力端子とこの入力端子と対応す
る前記出力端子とか互いに隣接して配置し、かつ、前記
スイッチング回路か前記入出力端子と前記入出力バッフ
ァとの間に配置されていることを特徴としている。
面上に形成された前記入力端子とこの入力端子と対応す
る前記出力端子とか互いに隣接して配置し、かつ、前記
スイッチング回路か前記入出力端子と前記入出力バッフ
ァとの間に配置されていることを特徴としている。
次に、本発明について図面を参照して説明する。
第１図及び第２図は本発明の一実施例を示す半導体集積
回路の回路図及び半導体集積回路装置のチップ上の回路
のレイアウト図である。
回路の回路図及び半導体集積回路装置のチップ上の回路
のレイアウト図である。
この半導体集積回路は、第１図に示すように、複数のセ
ル列と入出力配線及び電源線とを有する内部回路３ａと
、この内部回路３ａのセルに信号に人出力する入力バッ
ファ２及び出力バッファ４と、これら人力バッファ２及
び出力バッファ４と接続する入力端子１及び出力端子５
とを有する従来の半導体集積回路に加えて、各入力端子
２と出力端子４との間を内部回路３ａをバイパスして接
続し、このバイパス配線の途中にスイッチング回路であ
るアナログスイッチ６ａを設けたことである。そして、
このアナログスイッチ６ａを制御する制御信号を入力す
る制御入力信号端子７及び制御信号人力バッファ８を設
けたことである。
ル列と入出力配線及び電源線とを有する内部回路３ａと
、この内部回路３ａのセルに信号に人出力する入力バッ
ファ２及び出力バッファ４と、これら人力バッファ２及
び出力バッファ４と接続する入力端子１及び出力端子５
とを有する従来の半導体集積回路に加えて、各入力端子
２と出力端子４との間を内部回路３ａをバイパスして接
続し、このバイパス配線の途中にスイッチング回路であ
るアナログスイッチ６ａを設けたことである。そして、
このアナログスイッチ６ａを制御する制御信号を入力す
る制御入力信号端子７及び制御信号人力バッファ８を設
けたことである。
また、この半導体集積回路をもつ半導体集積回路装置の
チップ上のレイアウトは、第２図に示すように、半導体
基板９の一主面上に形成された複数のセル列と入出力配
線及び電源線とを有する内部回路領域３と、この内部回
路領域３を取り囲むように配置されるとともに前記セル
に信号に入出力する互いに隣接する人力バッファ２及び
出力バッファ４と、これら人力バッファ２及び出力バッ
ファ４の外側に隣接して配置されるとともにこれら人力
バッファ２及び出力バッファ４と接続する入力端子１及
び出力端子４と、入出力バッファ２．４及び内部回路領
域３とをバイパスしてそれぞれの入力端子１と出力端子
５とをアナログスイッチ６ａを介して接続している。さ
らに、これらのアナログスイッチ６ａと接続される制御
信号人力バッファ８と制御信号入力端子７が半導体基板
９の一角に配置したことである。
チップ上のレイアウトは、第２図に示すように、半導体
基板９の一主面上に形成された複数のセル列と入出力配
線及び電源線とを有する内部回路領域３と、この内部回
路領域３を取り囲むように配置されるとともに前記セル
に信号に入出力する互いに隣接する人力バッファ２及び
出力バッファ４と、これら人力バッファ２及び出力バッ
ファ４の外側に隣接して配置されるとともにこれら人力
バッファ２及び出力バッファ４と接続する入力端子１及
び出力端子４と、入出力バッファ２．４及び内部回路領
域３とをバイパスしてそれぞれの入力端子１と出力端子
５とをアナログスイッチ６ａを介して接続している。さ
らに、これらのアナログスイッチ６ａと接続される制御
信号人力バッファ８と制御信号入力端子７が半導体基板
９の一角に配置したことである。
このように、スイッチング回路であるアナログスイッチ
６ａを入出力バッファ領域と入出力端子領域の間に配置
することによって、これらを接続する配線を短かく済む
利点があるし、さらに、ゲートアレイのような半導体集
積回路装置においては、回路の集積度を損なうことなく
製作出来る利点もある。
６ａを入出力バッファ領域と入出力端子領域の間に配置
することによって、これらを接続する配線を短かく済む
利点があるし、さらに、ゲートアレイのような半導体集
積回路装置においては、回路の集積度を損なうことなく
製作出来る利点もある。
次に、この半導体集積回路の動作について説明する。ま
ず、再び第１図を参照すると、はじめに制御信号入力端
子７に゛］゛レベルの制御信号を入力すると、制御信号
人力バッファ８の出力Ａは、アナログスイッチ６ａに人
力され、入力端子１と出力端子５は導通状態になる。ま
た、制御信号入力端子７にパ０′”レベルの制御信号を
入力すれば、入力端子１は入出力バッファ２．４及び内
部回路３ａを介して出力端子４に接続されることになる
。
ず、再び第１図を参照すると、はじめに制御信号入力端
子７に゛］゛レベルの制御信号を入力すると、制御信号
人力バッファ８の出力Ａは、アナログスイッチ６ａに人
力され、入力端子１と出力端子５は導通状態になる。ま
た、制御信号入力端子７にパ０′”レベルの制御信号を
入力すれば、入力端子１は入出力バッファ２．４及び内
部回路３ａを介して出力端子４に接続されることになる
。
次に、この実施例の半導体集積回路装置をプリント板に
実装したときの適用例を説明する。
実装したときの適用例を説明する。
第３図は第２図に示したチップをもつ半導体集積回路装
置をプリン１〜板に実装した状態を示す断面図である。
置をプリン１〜板に実装した状態を示す断面図である。
」二連した半導体集積回路装置１−３をプリン１へ板１
０に実装した場合、制御信号入力端子と接続するプリン
ト板１３の電極く図示せず）に” Ｉ ”レベルの制御
信号を入れた状態で、入力端子のり一ド１４とはんだ等
で配線を介して接続される人力用電極１１と、出力端子
のり−ド１５、と配線を介して接続される出力用電極１
２とは導通状態になる。従って、入力用電極］−１−に
電圧を印加ずれば、出力用電極］−２には電圧が出力さ
れる。このことにより、半導体集積回路装置の実装が確
実なものであるか否かを検査できる。また、電圧を印加
するのではなく、二つの電極間を抵抗測定で済ませても
確認できる。
０に実装した場合、制御信号入力端子と接続するプリン
ト板１３の電極く図示せず）に” Ｉ ”レベルの制御
信号を入れた状態で、入力端子のり一ド１４とはんだ等
で配線を介して接続される人力用電極１１と、出力端子
のり−ド１５、と配線を介して接続される出力用電極１
２とは導通状態になる。従って、入力用電極］−１−に
電圧を印加ずれば、出力用電極］−２には電圧が出力さ
れる。このことにより、半導体集積回路装置の実装が確
実なものであるか否かを検査できる。また、電圧を印加
するのではなく、二つの電極間を抵抗測定で済ませても
確認できる。
このことは、リードの多い半導体集積回路装置をプリン
１〜板に実装した場合、はんだ付は状態を確認すること
は、従来は困！Ｊ！であったが、このような半導体集積
回路装置であれば、プリント基板上のリードと接続され
た電極間の接続状態を、簡単な導通テスターでチエツク
することにより、容易に判定できるので、検査効率がよ
り向」二するという利点かある。
１〜板に実装した場合、はんだ付は状態を確認すること
は、従来は困！Ｊ！であったが、このような半導体集積
回路装置であれば、プリント基板上のリードと接続され
た電極間の接続状態を、簡単な導通テスターでチエツク
することにより、容易に判定できるので、検査効率がよ
り向」二するという利点かある。
第４図は本発明の他の実施例を示す半導体集積回路の回
路図である。この半導体集積回路は、同図に示すように
、一つの入力端子１に複数のアナログスイッチ６ａを接
続し、このアナログスイッチ６ａの出力端子ＣからＹま
でをを出力端子５のＣからＹとのそれぞれに接続したこ
とと、一つのアナログスイッチ６ａの出力端子Ｂと残り
の入力端子１の配線Ｂに接続することである。その他は
前述の実施例と同じである。
路図である。この半導体集積回路は、同図に示すように
、一つの入力端子１に複数のアナログスイッチ６ａを接
続し、このアナログスイッチ６ａの出力端子ＣからＹま
でをを出力端子５のＣからＹとのそれぞれに接続したこ
とと、一つのアナログスイッチ６ａの出力端子Ｂと残り
の入力端子１の配線Ｂに接続することである。その他は
前述の実施例と同じである。
この回路は、一つの入力端子１に出力端子数に１つ加え
た数のアナログスイッチ６ａを設けているので、入力端
子１の一つと制御信号入力端子７に入力条件を設定する
だけで、入力端子１と出力端子５である外部端子すなわ
ちリードの接続状態を確認できる利点がある。
た数のアナログスイッチ６ａを設けているので、入力端
子１の一つと制御信号入力端子７に入力条件を設定する
だけで、入力端子１と出力端子５である外部端子すなわ
ちリードの接続状態を確認できる利点がある。
なお、この回路の半導体基板へのレイアウトは、図面に
は示さないか、前述の実施例と同様に、アナログスイッ
チが配置されるところは、入出力端子と入出力バッファ
の間の領域である。前述の実施例と異なるところは、配
線の引き廻しだけである。
は示さないか、前述の実施例と同様に、アナログスイッ
チが配置されるところは、入出力端子と入出力バッファ
の間の領域である。前述の実施例と異なるところは、配
線の引き廻しだけである。
以上説明したように本発明は、半導体集積回路装置の外
部端子と接続する入力端子と出力端子とを内部回路を経
由して接続するか、あるいは遮断するかを設定するスイ
ッチング回路を設けること一つ− によって、外部から複雑な信号の組み合せやタイミング
を考慮した信号を入力することなく、外部端子とプリン
ト板の配線との接続を容易に検査できる半導体集積回路
装置が得られるという効果がある。
部端子と接続する入力端子と出力端子とを内部回路を経
由して接続するか、あるいは遮断するかを設定するスイ
ッチング回路を設けること一つ− によって、外部から複雑な信号の組み合せやタイミング
を考慮した信号を入力することなく、外部端子とプリン
ト板の配線との接続を容易に検査できる半導体集積回路
装置が得られるという効果がある。
第１−図及び第２図は本発明の一実施例を示す半導体集
積回路の回路図及び半導体集積回路装置のチップ上の回
路のレイアウト図、第３図は第２図に示したチップをも
つ半導体集積回路装置をプリンｌ−板に実装した状態を
示す断面図、第４図は本発明の他の実施例を示す半導体
集積回路の回路図である。 １・・・入力端子、２・・・入力バッファ、３・・・内
部回路領域、３ａ・・・内部回路、４・・・出力バッフ
ァ、５・−出力端子、６ａ−・・アナログスイッチ、７
・・・制御信号入力端子、８・・・制御信号人力バッフ
ァ、９・・・欠番、１０・・・プリント板、１１−・入
力用電極、１２・・・出力用電極、１３・・・半導体集
積回路装置、１−】〇− ４．１５・・リード。
積回路の回路図及び半導体集積回路装置のチップ上の回
路のレイアウト図、第３図は第２図に示したチップをも
つ半導体集積回路装置をプリンｌ−板に実装した状態を
示す断面図、第４図は本発明の他の実施例を示す半導体
集積回路の回路図である。 １・・・入力端子、２・・・入力バッファ、３・・・内
部回路領域、３ａ・・・内部回路、４・・・出力バッフ
ァ、５・−出力端子、６ａ−・・アナログスイッチ、７
・・・制御信号入力端子、８・・・制御信号人力バッフ
ァ、９・・・欠番、１０・・・プリント板、１１−・入
力用電極、１２・・・出力用電極、１３・・・半導体集
積回路装置、１−】〇− ４．１５・・リード。
Claims (1)
- １、複数の論理素子を含む内部回路と、この内部回路に
信号に入出力する入出力バッファと、これら入出力バッ
ファと接続する入出力端子とを有する半導体集積回路に
おいて、前記入出力バッファ及び前記内部回路とをバイ
パスしてそれぞれの前記入力端子と前記出力端子とを接
続及び遮断するスイッチング回路を有することを特徴と
する半導体集積回路。２、半導体基板の一主面上に形成
された前記入力端子とこの入力端子と対応する前記出力
端子とが互いに隣接して配置し、かつ、前記スイッチン
グ回路が前記入出力端子と前記入出力バッファとの間に
配置されていることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284848A JPH04159752A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路及びその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2284848A JPH04159752A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路及びその装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04159752A true JPH04159752A (ja) | 1992-06-02 |
Family
ID=17683813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2284848A Pending JPH04159752A (ja) | 1990-10-23 | 1990-10-23 | 半導体集積回路及びその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04159752A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002057802A1 (en) * | 2001-01-16 | 2002-07-25 | Atmel Corporation | Input/output continuity test mode circuit |
| JP2006128658A (ja) * | 2004-09-29 | 2006-05-18 | Rohm Co Ltd | 半導体装置 |
| JP2010271182A (ja) * | 2009-05-21 | 2010-12-02 | Mitsubishi Electric Corp | 接続異常検出装置およびそれを用いた車載用電子機器 |
| US8008940B2 (en) | 2008-02-26 | 2011-08-30 | Renesas Electronics Corporation | Circuit board test system and test method |
| JP2012094171A (ja) * | 2011-12-19 | 2012-05-17 | Renesas Electronics Corp | 携帯電話 |
| WO2012176700A1 (ja) * | 2011-06-24 | 2012-12-27 | シャープ株式会社 | 集積回路、集積回路を備えた表示パネル、集積回路の接続抵抗測定方法 |
| JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
-
1990
- 1990-10-23 JP JP2284848A patent/JPH04159752A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002057802A1 (en) * | 2001-01-16 | 2002-07-25 | Atmel Corporation | Input/output continuity test mode circuit |
| US6694463B2 (en) | 2001-01-16 | 2004-02-17 | Atmel Corporation | Input/output continuity test mode circuit |
| JP2006128658A (ja) * | 2004-09-29 | 2006-05-18 | Rohm Co Ltd | 半導体装置 |
| US8008940B2 (en) | 2008-02-26 | 2011-08-30 | Renesas Electronics Corporation | Circuit board test system and test method |
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| WO2012176700A1 (ja) * | 2011-06-24 | 2012-12-27 | シャープ株式会社 | 集積回路、集積回路を備えた表示パネル、集積回路の接続抵抗測定方法 |
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| JP2015102374A (ja) * | 2013-11-22 | 2015-06-04 | 日置電機株式会社 | 基板検査装置、集積回路検査装置、集積回路、基板検査方法および集積回路検査方法 |
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