JP2952909B2 - 半導体集積回路およびその実装体の試験方法 - Google Patents
半導体集積回路およびその実装体の試験方法Info
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- JP2952909B2 JP2952909B2 JP1299319A JP29931989A JP2952909B2 JP 2952909 B2 JP2952909 B2 JP 2952909B2 JP 1299319 A JP1299319 A JP 1299319A JP 29931989 A JP29931989 A JP 29931989A JP 2952909 B2 JP2952909 B2 JP 2952909B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路に関し、特に、実装後の半田
付けの良否判定を容易になしうるようになされた半導体
集積回路およびその実装体の試験方法に関する。
付けの良否判定を容易になしうるようになされた半導体
集積回路およびその実装体の試験方法に関する。
［従来の技術］ 従来の半導体集積回路の概略平面図を第３図に示す。
同図に示されるように、半導体集積回路チップ10には、
所定の機能を有する本体回路24が形成されており、該本
体回路24へは電源配線11、接地配線12、信号配線13〜22
が接続されている。これらの各配線はチップ周辺部にお
いて、ボンディングパット11a〜22aと接続されている。
同図に示されるように、半導体集積回路チップ10には、
所定の機能を有する本体回路24が形成されており、該本
体回路24へは電源配線11、接地配線12、信号配線13〜22
が接続されている。これらの各配線はチップ周辺部にお
いて、ボンディングパット11a〜22aと接続されている。
半導体集積回路チップ10はパッケージ30内に収容され
ている。31〜42はリードフレームのリードであって、31
は電源リード、32は接地リード、33〜42は信号リードで
ある。これらの各リードの内側先端部分は内部端子31a
〜42aとなされ、また、その外側先端部分は、外部との
接続のための電源ピン31b、設置ピン32bおよび信号ピン
33b〜42bとなされている。半導体集積回路チップ上のボ
ンディングパッド11a〜22aとリードフレームに設けられ
た内部端子31a〜42aとはそれぞれボンディングワイヤ26
によって接続されている。
ている。31〜42はリードフレームのリードであって、31
は電源リード、32は接地リード、33〜42は信号リードで
ある。これらの各リードの内側先端部分は内部端子31a
〜42aとなされ、また、その外側先端部分は、外部との
接続のための電源ピン31b、設置ピン32bおよび信号ピン
33b〜42bとなされている。半導体集積回路チップ上のボ
ンディングパッド11a〜22aとリードフレームに設けられ
た内部端子31a〜42aとはそれぞれボンディングワイヤ26
によって接続されている。
第４図は、従来の半導体集積回路の実装状態を示す平
面図であって、実装は、半導体集積回路をプリント基板
50上に搭載し、プリント基板上のプリント配線51〜62と
半導体集積回路のピン31b〜42bとを半田付けすることに
より行われる。
面図であって、実装は、半導体集積回路をプリント基板
50上に搭載し、プリント基板上のプリント配線51〜62と
半導体集積回路のピン31b〜42bとを半田付けすることに
より行われる。
［発明が解決しようとする課題］ 上述した従来の半導体集積回路は、所望の回路機能を
呈するに必要な回路のみにより構成されているので、こ
の半導体集積回路をプリント基板上に実装した後、実装
点の良否（例えば、半導体集積回路の外部接続用ピンと
プリント基板上のプリント配線との半田付け箇所の開放
の有無）を確認する場合、少なくとも上述の半導体集積
回路の入力端子に全ての出力端子の電位を変化させうる
信号を与え入力端子群に対応した出力端子群の信号の変
化を調べる必要がある。
呈するに必要な回路のみにより構成されているので、こ
の半導体集積回路をプリント基板上に実装した後、実装
点の良否（例えば、半導体集積回路の外部接続用ピンと
プリント基板上のプリント配線との半田付け箇所の開放
の有無）を確認する場合、少なくとも上述の半導体集積
回路の入力端子に全ての出力端子の電位を変化させうる
信号を与え入力端子群に対応した出力端子群の信号の変
化を調べる必要がある。
しかも、通常一つのプリント基板上には、複数個の半
導体集積回路を含む多くの部品が搭載・結線されている
ので、この中の一つの半導体集積回路の上記実装点の良
否確認を行うためには、ほとんどプリント基板全体に対
する機能テスト用信号を印加し、試験を行う必要があ
る。
導体集積回路を含む多くの部品が搭載・結線されている
ので、この中の一つの半導体集積回路の上記実装点の良
否確認を行うためには、ほとんどプリント基板全体に対
する機能テスト用信号を印加し、試験を行う必要があ
る。
このため、従来の実装点の良否判定方法では、最近の
半導体集積回路の多ピン化や回路全体の大規模化・複合
化により、極めて複雑で大規模な試験を行わなければな
らなくなってきている。
半導体集積回路の多ピン化や回路全体の大規模化・複合
化により、極めて複雑で大規模な試験を行わなければな
らなくなってきている。
［課題を解決するための手段］ 本発明の半導体集積回路は、所定の機能を有する本体
回路への外部からの信号の入力または外部への信号の出
力のための電極と前記本体回路との間に接続された複数
の配線と、該複数の配線のうち何れかの二つの配線間同
士またはそれに接続された電極間同士を接続する複数の
論理反転素子を含むものであって、該複数の論理反転素
子に対して本体回路用とは異なる論理反転素子用給電回
路を有することを特徴としている。
回路への外部からの信号の入力または外部への信号の出
力のための電極と前記本体回路との間に接続された複数
の配線と、該複数の配線のうち何れかの二つの配線間同
士またはそれに接続された電極間同士を接続する複数の
論理反転素子を含むものであって、該複数の論理反転素
子に対して本体回路用とは異なる論理反転素子用給電回
路を有することを特徴としている。
この半導体集積回路の実装体の実装状態を試験するに
は、論理反転素子用電源回路によって論理反転素子に電
力を供給するとともに試験用治具等の使用により、論理
反転素子を直列に接続してリング・オッシレータを構成
し、発振の有無を検出する。
は、論理反転素子用電源回路によって論理反転素子に電
力を供給するとともに試験用治具等の使用により、論理
反転素子を直列に接続してリング・オッシレータを構成
し、発振の有無を検出する。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実施例を示す平面図である。同
図において、第３図の従来例の同等の部分には同一の参
照番号が付せられているので、重複した説明は称略す
る。本実施例においては、チップ10上の信号配線13〜22
に対して、二つの配線毎に論理反転素子25が接続されて
いる。この論理反転素子への給電は、本体回路への電源
配線11とは異なる論理反転素子用電源配線23によってな
される。この電源配線はボンディングワイヤ26、論理反
転素子電源リード43を介して電源ピン43bと接続されて
いる。
図において、第３図の従来例の同等の部分には同一の参
照番号が付せられているので、重複した説明は称略す
る。本実施例においては、チップ10上の信号配線13〜22
に対して、二つの配線毎に論理反転素子25が接続されて
いる。この論理反転素子への給電は、本体回路への電源
配線11とは異なる論理反転素子用電源配線23によってな
される。この電源配線はボンディングワイヤ26、論理反
転素子電源リード43を介して電源ピン43bと接続されて
いる。
第２図は、第１図の実施例のプリント基板への実装状
態を示す概略平面図である。同図に示されるように、半
導体集積回路の電源ピン31b、43bは、プリント基板50上
の電源プリント配線51、63と接続され、同様に、接地ピ
ン32bは接地プリント配線52と、信号ピン33b〜42bは、
信号プリント配線53〜62と接続されている。
態を示す概略平面図である。同図に示されるように、半
導体集積回路の電源ピン31b、43bは、プリント基板50上
の電源プリント配線51、63と接続され、同様に、接地ピ
ン32bは接地プリント配線52と、信号ピン33b〜42bは、
信号プリント配線53〜62と接続されている。
次に、本実施例半導体集積回路をプリント基板上に実
装したときの試験方法について説明する。
装したときの試験方法について説明する。
第２図において電源プリント配線51には電源を接続す
ることなく、論理反転素子用の電源プリント配線63には
電源を接続する。このことにより、論理反転素子25は動
作状態となるが、本体回路24は非動作状態におかれる。
この状態において、第２図に示すように、信号プリント
配線54、55間、56、57間、58、59間および60、61間を治
工具等により短絡バー64を使用して短絡させ、かつ、図
示されていないが信号プリント配線62、53間も同様に治
工具等により一時的に短絡させる。このような状態にお
いては、論理反転素子25の直列接続回路はリング・オシ
レーション動作を行なう。これを検知することにより各
ピン32b〜42bがプリント配線52〜62と正常に接続されて
いることを確認することが可能となる。これに対し、接
続点のうちいずれか１箇所あるいは複数箇所が開放して
いる場合、論理反転素子25の直列接続回路が形成され
ず、リング・オシレーション動作も示されない。よっ
て、全ての接続点が正常に接続されている場合と明確に
区別することができる。この方法によれば、多数の信号
ピンについて、半導体集積回路の外部リードとそれに対
応したプリント基板上の配線パターンとの接続状態をわ
ずかな時間で確認することが可能となる。
ることなく、論理反転素子用の電源プリント配線63には
電源を接続する。このことにより、論理反転素子25は動
作状態となるが、本体回路24は非動作状態におかれる。
この状態において、第２図に示すように、信号プリント
配線54、55間、56、57間、58、59間および60、61間を治
工具等により短絡バー64を使用して短絡させ、かつ、図
示されていないが信号プリント配線62、53間も同様に治
工具等により一時的に短絡させる。このような状態にお
いては、論理反転素子25の直列接続回路はリング・オシ
レーション動作を行なう。これを検知することにより各
ピン32b〜42bがプリント配線52〜62と正常に接続されて
いることを確認することが可能となる。これに対し、接
続点のうちいずれか１箇所あるいは複数箇所が開放して
いる場合、論理反転素子25の直列接続回路が形成され
ず、リング・オシレーション動作も示されない。よっ
て、全ての接続点が正常に接続されている場合と明確に
区別することができる。この方法によれば、多数の信号
ピンについて、半導体集積回路の外部リードとそれに対
応したプリント基板上の配線パターンとの接続状態をわ
ずかな時間で確認することが可能となる。
第２図においては、半導体集積回路内部の論理反転素
子が奇数の場合について示したが、偶数の場合において
も、プリント基板上のプリント配線どうしを治工具等に
より一時的に接続する際に、その接続箇所中のいずれか
１箇所について、論理反転素子を経由して接続すること
により、全体として奇数の論理反転素子による直列回路
を形成することができリング・オシレーション動作を行
わせることができる。
子が奇数の場合について示したが、偶数の場合において
も、プリント基板上のプリント配線どうしを治工具等に
より一時的に接続する際に、その接続箇所中のいずれか
１箇所について、論理反転素子を経由して接続すること
により、全体として奇数の論理反転素子による直列回路
を形成することができリング・オシレーション動作を行
わせることができる。
上記実施例では、半導体集積回路毎に試験を行うもの
であったが、治工具等により複数個の集積回路に関して
論理反転素子の一つの直列接続回路を形成するようにす
れば、より効率的に試験を行うことができる。また、実
施例では、電源配線11に対しては論理反転素子を接続し
なかったが、電源配線11と信号配線のいずれかとの間に
論理反転素子を接続するようにすれば、電源ピン31bの
接続状態についても試験を実施することができる。
であったが、治工具等により複数個の集積回路に関して
論理反転素子の一つの直列接続回路を形成するようにす
れば、より効率的に試験を行うことができる。また、実
施例では、電源配線11に対しては論理反転素子を接続し
なかったが、電源配線11と信号配線のいずれかとの間に
論理反転素子を接続するようにすれば、電源ピン31bの
接続状態についても試験を実施することができる。
なお、通常を回路動作を行わせる場合は、電源ピン43
bに電源電圧が印加されることはないので、論理反転素
子は動作せず、この素子が本体回路の通常動作に影響を
及ぼすことはない。
bに電源電圧が印加されることはないので、論理反転素
子は動作せず、この素子が本体回路の通常動作に影響を
及ぼすことはない。
［発明の効果］ 以上説明したように、本発明の半導体集積回路は、所
望の機能を有する本体回路にリング・オッシレータを構
成するための論理反転回路とこの回路の動作を制御する
ための電源供給回路とを付加したものであるので、本発
明によれば、本体回路にわずかなテスト用回路を付加す
るので、半導体集積回路の外部リードとそれが実装され
たプリント基板上のプリント配線との接続点の良否を極
めて容易に確認できる。
望の機能を有する本体回路にリング・オッシレータを構
成するための論理反転回路とこの回路の動作を制御する
ための電源供給回路とを付加したものであるので、本発
明によれば、本体回路にわずかなテスト用回路を付加す
るので、半導体集積回路の外部リードとそれが実装され
たプリント基板上のプリント配線との接続点の良否を極
めて容易に確認できる。
第１図は本発明の一実施例を示す概略平面図、第２図は
この実施例の実装状態を示す平面図、第３図は従来例を
示す概略平面図、第４図はこの従来例の実装状態を示す
平面図である。 10……半導体集積回路チップ、11……電源配線、12……
接地配線、13〜22……信号配線、23……論理反転素子用
電源配線、11a〜23a……ボンディングパッド、24……本
体回路、25……論理反転素子、26……ボンディングワイ
ヤ、30……パッケージ、31……電源リード、32……接地
リード、33〜42……信号リード、43……論理反転素子用
電源リード、31a〜43a……内部端子、31b、43b……電源
ピン、32b……接地ピン、33b〜42b……信号ピン、50…
…プリント基板、51、63……電源プリント配線、52……
接地プリント配線、53〜62……信号プリント配線、64…
…短絡バー。
この実施例の実装状態を示す平面図、第３図は従来例を
示す概略平面図、第４図はこの従来例の実装状態を示す
平面図である。 10……半導体集積回路チップ、11……電源配線、12……
接地配線、13〜22……信号配線、23……論理反転素子用
電源配線、11a〜23a……ボンディングパッド、24……本
体回路、25……論理反転素子、26……ボンディングワイ
ヤ、30……パッケージ、31……電源リード、32……接地
リード、33〜42……信号リード、43……論理反転素子用
電源リード、31a〜43a……内部端子、31b、43b……電源
ピン、32b……接地ピン、33b〜42b……信号ピン、50…
…プリント基板、51、63……電源プリント配線、52……
接地プリント配線、53〜62……信号プリント配線、64…
…短絡バー。
Claims (2)
- 【請求項１】所定の機能を有する本体回路への外部から
の信号の入力または外部への信号の出力のための電極と
前記本体回路との間に接続された複数の配線と、該複数
の配線のうち何れかの二つの配線間同士またはそれに接
続された電極間同士を接続する複数の論理反転素子を含
む半導体集積回路であって、該複数の論理反転素子に対
して本体回路用とは異なる論理反転素子用給電回路を有
することを特徴とする半導体集積回路。 - 【請求項２】前記本体回路の動作時には前記論理反転素
子用給電回路を遮断状態にし、前記本体回路の非動作状
態時に、前記論理反転素子用給電回路により前記複数の
論理反転素子に給電を行って該複数の論理反転素子を動
作させるとともに、該複数の論反転素子を直列接続して
リング・オシレータを構成する請求項１記載の半導体集
積回路の実装体の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299319A JP2952909B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体集積回路およびその実装体の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1299319A JP2952909B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体集積回路およびその実装体の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03160377A JPH03160377A (ja) | 1991-07-10 |
| JP2952909B2 true JP2952909B2 (ja) | 1999-09-27 |
Family
ID=17871002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1299319A Expired - Fee Related JP2952909B2 (ja) | 1989-11-17 | 1989-11-17 | 半導体集積回路およびその実装体の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2952909B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6987383B2 (en) | 2000-02-10 | 2006-01-17 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having a connection inspecting circuit for inspecting connections of power source terminals and grounding terminals, and inspection method for the same |
-
1989
- 1989-11-17 JP JP1299319A patent/JP2952909B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03160377A (ja) | 1991-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |