JP2008309741A - 半導体デバイスの評価方法および半導体デバイス - Google Patents
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Abstract
【課題】半導体デバイスの信頼性試験の効率および、半導体デバイスの信頼性を向上する半導体デバイスの評価方法および半導体デバイスを提供する。
【解決手段】半導体デバイス1は、回路3と、回路3に電気的に接続される第1端子11および第2端子13と、回路3に並列にそれぞれ設けられたバイパスライン4と、半導体デバイス1の動作確認試験モード時には、回路3を第1端子11および第2端子13に電気的に接続するとともに、第1端子11および第2端子13を半導体デバイス1の動作確認試験装置に電気的に接続し、半導体デバイス1の実装評価試験モード時には、バイパスライン4を第1端子11および第2端子13に電気的に接続するとともに、第1端子11および第2端子13を半導体デバイス1の実装評価試験装置に電気的に接続する第1スイッチ5、第2スイッチ7、モード切替端子15と、を備える。
【選択図】図1
【解決手段】半導体デバイス1は、回路3と、回路3に電気的に接続される第1端子11および第2端子13と、回路3に並列にそれぞれ設けられたバイパスライン4と、半導体デバイス1の動作確認試験モード時には、回路3を第1端子11および第2端子13に電気的に接続するとともに、第1端子11および第2端子13を半導体デバイス1の動作確認試験装置に電気的に接続し、半導体デバイス1の実装評価試験モード時には、バイパスライン4を第1端子11および第2端子13に電気的に接続するとともに、第1端子11および第2端子13を半導体デバイス1の実装評価試験装置に電気的に接続する第1スイッチ5、第2スイッチ7、モード切替端子15と、を備える。
【選択図】図1
Description
本発明は、半導体デバイスの評価方法および半導体デバイスに関する。
従来の半導体デバイスの評価装置としては、例えば特許文献1に記載されたものがある。同文献に記載された半導体回路のパッケージ評価用ウェーハ及びそれを用いたチップ評価装置は、一種類の半導体ウェーハから大きさの異なるパッケージ評価用のテストチップを作る技術が記載されている。同文献にも記載されているように、半導体装置の信頼性評価において、評価用のテストチップを使用し、印刷基板と組み合わせ一筆書きパターン(ディジーチェーン)を形成して、テストチップの導電パターン等が設計通りに接続されているか等の信頼性評価を行うことができる。
また、特許文献2に記載された半導体集積回路にあっては、通常動作モードと信頼性評価モードとに切り替えられ、信頼性評価モード時には所定の試験電流が半導体メモリ内のすべてのワード線およびビット線に所定の時間流され、加速試験が実施される。加速試験の終了後、試験電流が遮断された通常動作モードに切り替え、常温中で半導体メモリの動作試験が実施される。
特開2004−101223号公報
特開2004−198336号公報
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
第一に、特許文献1に記載のチップ評価装置は、パッケージ評価用のテストチップを用いた信頼性評価を行うのであって、実際の半導体チップが実装されたパッケージにおける半導体デバイスの信頼性試験および実装評価試験を行うものではない点。
第一に、特許文献1に記載のチップ評価装置は、パッケージ評価用のテストチップを用いた信頼性評価を行うのであって、実際の半導体チップが実装されたパッケージにおける半導体デバイスの信頼性試験および実装評価試験を行うものではない点。
第二に、特許文献2に記載の半導体集積回路は、回路内部に流れる試験電流をモードにより切り替えて信頼性評価は実施できるが、信頼性試験とともに、半導体デバイスの実装評価試験を行うものではない点。
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、半導体デバイスの信頼性試験の効率および、半導体デバイスの信頼性を向上する半導体デバイスの評価方法および半導体デバイスを提供することにある。
本発明によれば、基板に実装された半導体デバイスを評価する評価方法であって、
前記半導体デバイスは、回路と、該回路に電気的に接続される入力端子および出力端子と、を備え、
前記半導体デバイスに、前記回路に並列に設けられたバイパスラインを準備し、
前記回路および前記バイパスラインのいずれか一方を選択的に前記入力端子および前記出力端子に電気的に接続する切替制御部を準備し、
前記切替制御部は、前記半導体デバイスの動作確認試験モード時に、前記回路を前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を前記半導体デバイスの動作確認試験装置に電気的に接続し、前記動作確認試験装置により前記半導体デバイスの動作確認試験を行い、
前記切替制御部は、前記半導体デバイスの実装評価試験モード時に、前記バイパスラインを前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を前記半導体デバイスの実装評価試験装置に電気的に接続し、前記実装評価試験装置により前記半導体デバイスの実装評価試験を行う半導体デバイスの評価方法が提供される。
前記半導体デバイスは、回路と、該回路に電気的に接続される入力端子および出力端子と、を備え、
前記半導体デバイスに、前記回路に並列に設けられたバイパスラインを準備し、
前記回路および前記バイパスラインのいずれか一方を選択的に前記入力端子および前記出力端子に電気的に接続する切替制御部を準備し、
前記切替制御部は、前記半導体デバイスの動作確認試験モード時に、前記回路を前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を前記半導体デバイスの動作確認試験装置に電気的に接続し、前記動作確認試験装置により前記半導体デバイスの動作確認試験を行い、
前記切替制御部は、前記半導体デバイスの実装評価試験モード時に、前記バイパスラインを前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を前記半導体デバイスの実装評価試験装置に電気的に接続し、前記実装評価試験装置により前記半導体デバイスの実装評価試験を行う半導体デバイスの評価方法が提供される。
この発明によれば、従来評価用サンプルを用いて別途行っていた実装評価試験を、評価用の半導体デバイスを用いて、動作確認試験と共に行うことができるので、半導体デバイスの評価を効率的に行うことが可能となるとともに、従来サンプルでしか行えなかった実装評価試験が製品で行うことが可能となり半導体デバイスの信頼性が向上する。
上記半導体デバイスの評価方法において、前記半導体デバイスが、複数の回路と、前記複数の回路が電気的にそれぞれ接続される複数の入力端子および複数の出力端子と、を備えることができ、前記半導体デバイスに前記複数の回路に並列にそれぞれ設けられた複数のバイパスラインを準備し、前記切替制御部は、前記動作確認試験モード時に、前記複数の回路を前記複数の入力端子および前記複数の出力端子に電気的にそれぞれ接続するとともに、前記複数の回路に電気的にそれぞれ接続された前記複数の入力端子および前記複数の出力端子を前記動作確認試験装置に電気的に接続し、前記動作確認試験装置により前記半導体デバイスの前記動作確認試験を行い、前記切替制御部は、前記実装評価試験モード時に、前記複数のバイパスラインを前記複数の入力端子および前記複数の出力端子に電気的にそれぞれ接続するとともに、前記複数のバイパスラインに電気的にそれぞれ接続された前記複数の入力端子および前記複数の出力端子を前記実装評価試験装置に電気的にシリアルに接続し、前記実装評価試験装置により前記半導体デバイスの前記実装評価試験を行うができる。
これによれば、複数の回路を含む半導体デバイスにおいて、複数の回路に対応する複数のバイパスラインをシリアル接続してディジーチェーンを構成することで、実装評価試験モード時に効率よく半導体デバイス内および半導体デバイスが実装された基板内の配線における不具合を検知することが可能になる。
本発明によれば、基板に実装された半導体デバイスであって、
回路と、
該回路に電気的に接続される入力端子および出力端子と、
前記回路に並列に設けられたバイパスラインと、
当該半導体デバイスの動作確認試験モード時には、前記回路を前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を当該半導体デバイスの動作確認試験装置に電気的に接続し、当該半導体デバイスの実装評価試験モード時には、前記バイパスラインを前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を当該半導体デバイスの実装評価試験装置に電気的に接続する切替制御部と、を備える半導体デバイスが提供される。
回路と、
該回路に電気的に接続される入力端子および出力端子と、
前記回路に並列に設けられたバイパスラインと、
当該半導体デバイスの動作確認試験モード時には、前記回路を前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を当該半導体デバイスの動作確認試験装置に電気的に接続し、当該半導体デバイスの実装評価試験モード時には、前記バイパスラインを前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を当該半導体デバイスの実装評価試験装置に電気的に接続する切替制御部と、を備える半導体デバイスが提供される。
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、半導体デバイスの信頼性試験の効率および、半導体デバイスの信頼性を向上する半導体デバイスの評価方法および半導体デバイスが提供される。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図1は、本発明の実施の形態に係る半導体デバイスの構成を示すブロック図である。本実施形態の半導体デバイス1は、基板(不図示)に実装された半導体デバイス1であって、回路3と、回路3に電気的に接続される入力端子(第1端子11)および出力端子(第2端子13)と、回路3に並列にそれぞれ設けられたバイパスライン4と、半導体デバイス1の動作確認試験モード時には、回路3を入力端子(第1端子11)および出力端子(第2端子13)に電気的に接続するとともに、入力端子(第1端子11)および出力端子(第2端子13)を半導体デバイス1の動作確認試験装置に電気的に接続し、半導体デバイス1の実装評価試験モード時には、バイパスライン4を入力端子(第1端子11)および出力端子(第2端子13)に電気的に接続するとともに、入力端子(第1端子11)および出力端子(第2端子13)を半導体デバイス1の実装評価試験装置に電気的に接続する切替制御部(第1スイッチ5、第2スイッチ7、モード切替端子15)と、を備える。
具体的には、半導体デバイス1は、基板2上に、複数の回路3(図中、回路a、・・・回路xと示す)と、複数の回路3に電気的にそれぞれ接続される複数の第1端子11(図中、T1−a、・・・T1−xと示す)および複数の第2端子13(図中、T2−a、・・・T2−xと示す)と、複数の回路3に並列にそれぞれ設けられた複数のバイパスライン4と、を備える。
半導体デバイス1はパッケージ化されたICであり、たとえば、BGA(Ball Grid Array)タイプの表面実装型のパッケージICなど、特に、外部から直接実装状況が確認できないものに有効である。半導体デバイス1の第1端子11および第2端子13がプリント基板(不図示)に半田付けされて半導体デバイス1は実装される。なお、図1において、本発明の本質に関わらない部分の構成については省略してある。
また、半導体デバイス1およびその試験システムの各構成要素は、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。以下説明する各図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。
回路3は、特に限定されないが、ICチップ、トランジスタ、ダイオード、抵抗、コンデンサ、インダクタなど様々な回路が想定される。バイパスライン4は、回路3に替えて実装確認試験モード時に導通試験に使用される配線であり、複数のバイパスライン4がシリアル接続されることにより形成されるディジーチェーンにおいて、導通試験時にショートするように、抵抗値は限りなく0に近い配線である。また、本実施形態において、複数のバイパスライン4は、基板2上に互いに平行に配列されている。この平行に配列された複数のバイパスライン4が、半導体デバイス1の外部でシリアル接続されてディジーチェーンを形成することができる。このように、ディジーチェーンを構成する配線のうち、半導体デバイス1内の複数のバイパスライン4を互いに平行に効率よく配置することで、ディジーチェーン構成に必要な配線領域を、半導体デバイス1内で最小限にすることができ、配線スペースの省スペース化が図れる。
さらに、半導体デバイス1は、複数の第1スイッチ5(図中、SW1−a、・・・SW1−xと示す)と、複数の第2スイッチ7(図中、SW2−a、・・・SW2−xと示す)と、第1スイッチ5および第2スイッチ7を制御する信号を入力するモード切替端子15と、を含む。第1スイッチ5は、回路3に接続されるA端子とバイパスライン4に接続されるB端子を含み、モード切替端子15からの信号に従ってA端子側またはB端子側に接続を切り替える。第2スイッチ7は、回路3に接続されるA端子とバイパスライン4に接続されるB端子を含み、モード切替端子15からの信号に従ってA端子側またはB端子側に接続を切り替える。このように、第1スイッチ5、第2スイッチ7およびモード切替端子15は切替制御部を構成する。
モード切替端子15からの信号に従って、半導体デバイス1の動作確認試験モード時には、第1スイッチ5および第2スイッチ7はA端子側に切り替えられ、回路3を第1端子11および第2端子13に電気的に接続する。したがって、半導体デバイス1において、第1端子11から入力された信号は、第1スイッチ5のA端子、回路3、および第2スイッチ7のA端子を介して第2端子13から出力される。さらに、モード切替端子15からの信号に従って、半導体デバイス1の実装評価試験モード時には、第1スイッチ5および第2スイッチ7はB端子側に切り替えられ、バイパスライン4を第1端子11および第2端子13に電気的に接続する。したがって、半導体デバイス1において、第1端子11から入力された信号は、第1スイッチ5のB端子、バイパスライン4、および第2スイッチ7のB端子を介して第2端子13から出力される。
図2は、本実施形態の半導体デバイス1の信頼性試験を行う試験システムの構成の一例を示す図である。本実施形態の半導体デバイス1の試験システムは、基板(不図示)上に実装された半導体デバイス1の信頼性試験を行うものである。本実施形態において、信頼性試験は基板に半導体デバイス1を実装した状態で行うことができ、半導体デバイス1の電気的な動作確認試験および実装評価試験が行われる。試験システムは、電源101と、クロック回路103(図中、CLKと示す)と、デバッグツール109と、を備える。
電源101は、半導体デバイス1に電源を供給する。クロック回路103は、半導体デバイス1に動作クロックを供給する。電源101およびクロック回路103により、半導体デバイス1は動作可能な状態となる。デバッグツール109は、たとえば、ICE(In-Circuit Emulator)であり、半導体デバイス1に接続され、半導体デバイス1の動作を制御する。
さらに、本実施形態の試験システムは、半導体デバイス1の複数の第1端子11および複数の第2端子13にそれぞれ設けられた複数の第3スイッチ105(図中、SW3−a、・・・SW3−xと示す)および複数の第4スイッチ107(図中、SW4−a、・・・SW4−xと示す)と、第3スイッチ105および第4スイッチ107を介して半導体デバイス1に接続されるI/O測定器111および抵抗値測定器113と、モード切替制御部115と、を備える。
モード切替制御部115は、半導体デバイス1の動作確認試験モードと実装評価試験モードを切り替える制御信号を出力し、第3スイッチ105および第4スイッチ107を切り替えるとともに、半導体デバイス1のモード切替端子15に接続され、モード切替端子15を介して半導体デバイス1に制御信号を入力する。
第3スイッチ105は、I/O測定器111に接続されるA端子と、抵抗値測定器113に接続されるB端子とを含み、モード切替制御部115からの信号に従ってA端子側またはB端子側に接続を切り替える。第4スイッチ107は、I/O測定器111に接続されるA端子と、抵抗値測定器113に接続されるB端子とを含み、モード切替制御部115からの信号に従ってA端子側またはB端子側に接続を切り替える。
モード切替制御部115からの制御信号に従って、半導体デバイス1の動作確認試験モード時には、第3スイッチ105および第4スイッチ107はA端子側に切り替えられ、I/O測定器111に半導体デバイス1を電気的に接続する。さらに、モード切替制御部115からの制御信号に従って、半導体デバイス1の実装評価試験モード時には、第3スイッチ105および第4スイッチ107はB端子側に切り替えられ、抵抗値測定器113に半導体デバイス1を電気的に接続する。このように、第3スイッチ105、第4スイッチ107およびモード切替制御部115は、図1の第1スイッチ5、第2スイッチ7、およびモード切替端子15とともに、切替制御部を構成する。モード切替制御部115により、第3スイッチ105および第4スイッチ107、ならびに図1の第1スイッチ5および第2スイッチ7は連動して制御される。
上述したように、半導体デバイス1の動作確認試験モード時には、図1の半導体デバイス1の第1スイッチ5および第2スイッチ7はA端子側に切り替えられ、複数の回路3が複数の入力端子(第1端子11)および複数の出力端子(第2端子13)に電気的にそれぞれ接続される。さらに、複数の回路3に電気的にそれぞれ接続された複数の入力端子(第1端子11)および複数の出力端子(第2端子13)が動作確認試験装置(I/O測定器111)に電気的にそれぞれ接続される。したがって、半導体デバイス1の動作確認試験モード時には、半導体デバイス1の回路3がI/O測定器111に電気的に接続され、動作確認試験が可能となる。動作確認試験モード時には、デバッグツール109により半導体デバイス1の動作を制御しながらI/O測定器111にて半導体デバイス1の動作確認を行う。
一方、半導体デバイス1の実装評価試験モード時には、図1の半導体デバイス1の第1スイッチ5および第2スイッチ7はB端子側に切り替えられ、複数のバイパスライン4が複数の入力端子(第1端子11)および前記複数の出力端子(第2端子13)に電気的にそれぞれ接続されるとともに、前記複数のバイパスラインに電気的にそれぞれ接続された複数の入力端子(第1端子11)および複数の出力端子(第2端子13)が実装評価試験装置(抵抗値測定器113)に電気的にシリアルに接続される。図2では、抵抗値測定器113内で複数のバイパスライン4が電気的にシリアルに接続される構成としたが、これに限定されない。たとえば、基板上で複数のバイパスライン4に対応する複数の第3スイッチ105のB端子および複数の第4スイッチ107のB端子を互いに電気的にシリアルに接続し、複数のバイパスライン4を含むディジーチェーンを構成するように接続することができる。
このようにして、半導体デバイス1の実装評価試験モード時には、半導体デバイス1のバイパスライン4が抵抗値測定器113に電気的に接続され、実装評価試験が可能となる。本実施形態では、複数の回路3に対応する複数のバイパスライン4によりディジーチェーンが構成され、抵抗値測定器113により導通試験を行う。半導体デバイス1が正常な場合、抵抗値測定器113によりショート(抵抗値0)が計測される。一方、半導体デバイス1の内部または半導体デバイス1が実装された基板内の配線において、接続不具合が発生した場合、抵抗値を示すかあるいは、オープンになって見えることとなる。このようにして、抵抗値測定器113により半導体デバイス1の実装評価試験が行われる。このように、本実施形態において、実装評価試験モード時に、複数のバイパスライン4を電気的にシリアルに接続することで、半導体デバイス1をディジーチェーンサンプルとして使用することが可能となる。
あるいは、ディジーチェーンを構成せずに、抵抗値測定器113は、各バイパスライン4に対応する第1端子11および第2端子13間の抵抗をそれぞれ測定し、半導体デバイス1における電気的な接続性を確認することもできる。
また、各試験モードにおいて、複数の第1端子11および複数の第2端子13のうち、必要に応じてI/O測定器111および抵抗値測定器113に接続する端子を部分的に選択することもできる。これにより、複数の回路3のうち任意の回路3の信頼性試験が可能となる。
このように構成された半導体デバイス1の信頼性試験の動作について、以下に説明する。図3は、図2の試験システムにおける信頼性試験時の動作の一例を示すフローチャートである。以下、図1乃至図3を用いて説明する。
本発明の実施の形態に係る半導体デバイス1(図1)の評価方法は、基板(不図示)に実装された半導体デバイス1を評価する評価方法であって、半導体デバイス1は、回路3(図1)と、回路3に電気的に接続される入力端子(図1の第1端子11)および出力端子(図1の第2端子13)と、を備え、半導体デバイス1に、回路3に並列に設けられたバイパスライン4(図1)を準備し、回路3およびバイパスライン4のいずれか一方を選択的に入力端子(第1端子11)および出力端子(第2端子13)に電気的に接続する切替制御部(図1の第1スイッチ5、第2スイッチ7、モード切替端子15)を準備し、切替制御部(第1スイッチ5、第2スイッチ7、モード切替端子15)は、半導体デバイス1の動作確認試験モード時に、回路3を入力端子(第1端子11)および出力端子(第2端子13)に電気的に接続するとともに、入力端子(第1端子11)および出力端子(第2端子13)を半導体デバイス1の動作確認試験装置(図2のI/O測定器111)に電気的に接続し(ステップS11)、動作確認試験装置(I/O測定器111)により半導体デバイス1の動作確認試験を行い(ステップS13)、切替制御部(第1スイッチ5、第2スイッチ7、モード切替端子15)は、半導体デバイス1の実装評価試験モード時に、バイパスライン4を入力端子(第1端子11)および出力端子(第2端子13)に電気的に接続するとともに、入力端子(第1端子11)および出力端子(第2端子13)を半導体デバイス1の実装評価試験装置(抵抗値測定器113)に電気的に接続し(ステップS15)、実装評価試験装置(抵抗値測定器113)により半導体デバイス1の実装評価試験を行う(ステップS17)。
また、本実施形態の半導体デバイス1(図1)の評価方法において、半導体デバイス1が、複数の回路3(図1)と、複数の回路3が電気的にそれぞれ接続される複数の入力端子(図2の第1端子11)および複数の出力端子(図2の第2端子13)をそれぞれ含み、半導体デバイス1に複数の回路3に並列にそれぞれ設けられた複数のバイパスライン4を準備し、切替制御部(図1の第1スイッチ5、第2スイッチ7、モード切替端子15、図2の第3スイッチ105、第4スイッチ107、モード切替制御部115)は、動作確認試験モード時に、複数の回路3を複数の入力端子(第1端子11)および複数の出力端子(第2端子13)に電気的にそれぞれ接続するとともに、複数の回路3に電気的にそれぞれ接続された複数の入力端子(第1端子11)および複数の出力端子(第2端子13)を動作確認試験装置(図2のI/O測定器111)に電気的に接続し(ステップS11)、動作確認試験装置(I/O測定器111)により半導体デバイス1の動作確認試験を行い(ステップS13)、切替制御部(第1スイッチ5、第2スイッチ7、モード切替端子15、第3スイッチ105、第4スイッチ107、モード切替制御部115)は、実装評価試験モード時に、複数のバイパスライン4を複数の入力端子(第1端子11)および複数の出力端子(第2端子13)に電気的それぞれ接続するとともに、複数のバイパスライン4に電気的にそれぞれ接続された複数の入力端子(第1端子11)および複数の出力端子(第2端子13)を実装評価試験装置(抵抗値測定器113)に電気的にシリアルに接続し(ステップS15)、実装評価試験装置(抵抗値測定器113)により半導体デバイス1の実装評価試験を行う(ステップS17)。
具体的には、はじめにモード切替制御部115(図2)からの制御信号に従い、半導体デバイス1の電気的な動作確認試験モードに切り替えられ、第3スイッチ105(図2)および第4スイッチ107(図2)がA端子側に切り替えられるとともに、半導体デバイス1の第1スイッチ5(図1)および第2スイッチ7(図1)がモード切替端子15を介して入力されたモード切替制御部115からの制御信号に従い、A端子側に切り替えられる(ステップS11)。これにより、半導体デバイス1の各回路3(図1)が第1端子11および第2端子13を介してI/O測定器111(図2)に電気的に接続される。半導体デバイス1において、第1端子11から入力された信号は、第1スイッチ5のA端子、回路3、および第2スイッチ7のA端子を介して第2端子13から出力される。
そして、I/O測定器111により、半導体デバイス1の動作確認試験が実行される(ステップS13)。このとき、デバッグツール109により半導体デバイス1の動作を制御しながらI/O測定器111により計測が行われ、動作確認が行われる。
次に、モード切替制御部115(図2)からの制御信号に従い、半導体デバイス1の実装評価試験モードに切り替えられ、第3スイッチ105(図2)および第4スイッチ107(図2)がB端子側に切り替えられるとともに、半導体デバイス1の第1スイッチ5(図1)および第2スイッチ7(図1)がモード切替端子15を介して入力されたモード切替制御部115からの制御信号に従い、B端子側に切り替えられる(ステップS15)。これにより、半導体デバイス1の各バイパスライン4(図1)が第1端子11および第2端子13を介して抵抗値測定器113(図2)に電気的に接続される。半導体デバイス1において、第1端子11から入力された信号は、第1スイッチ5のB端子、バイパスライン4、および第2スイッチ7のB端子を介して第2端子13から出力される。
そして、抵抗値測定器113により、半導体デバイス1の実装評価試験が実行される(ステップS17)。このとき、抵抗値測定器113では、各バイパスライン4に対応する第1端子11および第2端子13間の抵抗を計測し、半導体デバイス1内の接続性に問題が無いかを確認する。あるいは、半導体デバイス1内の複数のバイパスライン4を電気的にシリアルに接続し、ディジーチェーンを構成することもでき、半導体デバイス1内の導通を確認することで、半導体デバイス1内の接続性に問題が無いかを確認することができる。
上述したように、半導体デバイス1が正常な場合、抵抗値測定器113によりショート(抵抗値0)が計測される。一方、半導体デバイス1の内部または半導体デバイス1が実装された基板内の配線において接続不具合が発生した場合、抵抗値測定器113により、抵抗値あるいは、オープンが計測される。バイパスライン4は各回路3に並列に設けられているので、半導体デバイス1内のどこで電気的な接続に不具合が生じても検出することができる。
以上説明したように、本発明の実施の形態の半導体デバイス1によれば、従来評価用サンプルを用いて別途行っていた実装評価試験を、評価用の半導体デバイスを用いて、動作確認試験と共に行うことができるので、半導体デバイスの評価を効率的に行うことが可能となるとともに、従来サンプルでしか行えなかった実装評価試験が製品で行うことが可能となり半導体デバイスの信頼性が向上する。
また、複数の回路を含む半導体デバイスにおいて、複数の回路に対応する複数のバイパスラインをシリアル接続してディジーチェーンを構成することで、実装評価試験モード時に効率よく半導体デバイス1内および半導体デバイス1が実装された基板内の配線における不具合を検知することが可能になる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
たとえば、上記実施形態では、半導体デバイス1において、一の第1端子11および一の第2端子13に対して一の回路3のみが含まれる構成としたが、これに限定されない。一の第1端子11および一の第2端子13に対して複数の回路3が含まれてもよい。さらにその複数の回路3は、並列に、または直列に、あるいはそれらの組み合わせで接続されてもよい。この場合、最終的には全ての回路3に対してバイパスライン4が設けられればよく、各回路3に対してバイパスライン4をそれぞれ設けることもできるし、回路3をグループ分けしてグループ毎にバイパスするようにバイパスライン4を設けることもできる。
1 半導体デバイス
2 基板
3 回路
4 バイパスライン
5 第1スイッチ
7 第2スイッチ
11 第1端子
13 第2端子
15 モード切替端子
101 電源
103 クロック回路
105 第3スイッチ
107 第4スイッチ
109 デバッグツール
111 I/O測定器
113 抵抗値測定器
115 モード切替制御部
2 基板
3 回路
4 バイパスライン
5 第1スイッチ
7 第2スイッチ
11 第1端子
13 第2端子
15 モード切替端子
101 電源
103 クロック回路
105 第3スイッチ
107 第4スイッチ
109 デバッグツール
111 I/O測定器
113 抵抗値測定器
115 モード切替制御部
Claims (4)
- 基板に実装された半導体デバイスを評価する評価方法であって、
前記半導体デバイスは、回路と、該回路に電気的に接続される入力端子および出力端子と、を備え、
前記半導体デバイスに、前記回路に並列に設けられたバイパスラインを準備し、
前記回路および前記バイパスラインのいずれか一方を選択的に前記入力端子および前記出力端子に電気的に接続する切替制御部を準備し、
前記切替制御部は、前記半導体デバイスの動作確認試験モード時に、前記回路を前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を前記半導体デバイスの動作確認試験装置に電気的に接続し、前記動作確認試験装置により前記半導体デバイスの動作確認試験を行い、
前記切替制御部は、前記半導体デバイスの実装評価試験モード時に、前記バイパスラインを前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を前記半導体デバイスの実装評価試験装置に電気的に接続し、前記実装評価試験装置により前記半導体デバイスの実装評価試験を行う半導体デバイスの評価方法。 - 請求項1に記載の半導体デバイスの評価方法において、
前記半導体デバイスが、複数の回路と、前記複数の回路が電気的にそれぞれ接続される複数の入力端子および複数の出力端子と、を備え、
前記半導体デバイスに前記複数の回路に並列にそれぞれ設けられた複数のバイパスラインを準備し、
前記切替制御部は、前記動作確認試験モード時に、前記複数の回路を前記複数の入力端子および前記複数の出力端子に電気的にそれぞれ接続するとともに、前記複数の回路に電気的にそれぞれ接続された前記複数の入力端子および前記複数の出力端子を前記動作確認試験装置に電気的に接続し、前記動作確認試験装置により前記半導体デバイスの前記動作確認試験を行い、
前記切替制御部は、前記実装評価試験モード時に、前記複数のバイパスラインを前記複数の入力端子および前記複数の出力端子に電気的にそれぞれ接続するとともに、前記複数のバイパスラインに電気的にそれぞれ接続された前記複数の入力端子および前記複数の出力端子を前記実装評価試験装置に電気的にシリアルに接続し、前記実装評価試験装置により前記半導体デバイスの前記実装評価試験を行う半導体デバイスの評価方法。 - 基板に実装された半導体デバイスであって、
回路と、
該回路に電気的に接続される入力端子および出力端子と、
前記回路に並列に設けられたバイパスラインと、
当該半導体デバイスの動作確認試験モード時には、前記回路を前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を当該半導体デバイスの動作確認試験装置に電気的に接続し、当該半導体デバイスの実装評価試験モード時には、前記バイパスラインを前記入力端子および前記出力端子に電気的に接続するとともに、前記入力端子および前記出力端子を当該半導体デバイスの実装評価試験装置に電気的に接続する切替制御部と、を備える半導体デバイス。 - 請求項3に記載の半導体デバイスにおいて、
複数の回路と、
該複数の回路に電気的にそれぞれ接続される複数の入力端子および複数の出力端子と、
前記複数の回路に並列にそれぞれ設けられた複数のバイパスラインと、を備え、
前記切替制御部は、前記動作確認試験モード時には、前記複数の回路を前記複数の入力端子および前記複数の出力端子に電気的にそれぞれ接続するとともに、前記複数の回路に電気的にそれぞれ接続された前記複数の入力端子および前記複数の出力端子を前記動作確認試験装置に電気的に接続し、前記実装評価試験モード時には、前記複数のバイパスラインを前記複数の入力端子および前記複数の出力端子に電気的にそれぞれ接続するとともに、前記複数のバイパスラインに電気的にそれぞれ接続された前記複数の入力端子および前記複数の出力端子を前記実装評価試験装置に電気的にシリアルに接続する半導体デバイス。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007160035A JP2008309741A (ja) | 2007-06-18 | 2007-06-18 | 半導体デバイスの評価方法および半導体デバイス |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007160035A JP2008309741A (ja) | 2007-06-18 | 2007-06-18 | 半導体デバイスの評価方法および半導体デバイス |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008309741A true JP2008309741A (ja) | 2008-12-25 |
Family
ID=40237464
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007160035A Pending JP2008309741A (ja) | 2007-06-18 | 2007-06-18 | 半導体デバイスの評価方法および半導体デバイス |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008309741A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130346821A1 (en) * | 2012-06-26 | 2013-12-26 | Silicon Touch Technology Inc. | Chip applied to serial transmission system and associated fail safe method |
-
2007
- 2007-06-18 JP JP2007160035A patent/JP2008309741A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20130346821A1 (en) * | 2012-06-26 | 2013-12-26 | Silicon Touch Technology Inc. | Chip applied to serial transmission system and associated fail safe method |
EP2680504A1 (en) * | 2012-06-26 | 2014-01-01 | Silicon Touch Technology, Inc. | Chip applied to serial transmission system and associated fail safe method |
CN103514059A (zh) * | 2012-06-26 | 2014-01-15 | 点晶科技股份有限公司 | 应用于串行传输系统的芯片及相关的故障处理方法 |
JP2014007726A (ja) * | 2012-06-26 | 2014-01-16 | Silicon Touch Technology Inc | シリアル転送システムに適用されフェイルセーフ方法を伴うチップ |
US8874980B2 (en) * | 2012-06-26 | 2014-10-28 | Silicon Touch Technology Inc. | Chip applied to serial transmission system and associated fail safe method |
CN103514059B (zh) * | 2012-06-26 | 2016-12-28 | 点晶科技股份有限公司 | 应用于串行传输系统的芯片及相关的故障处理方法 |
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