JP4083195B2 - プリント回路板の試験方法及びプリント回路板の製造方法 - Google Patents

Description

本発明はプリント回路板の試験方法及びプリント回路板の製造方法に関し、メモリモジュール用コネクタやＬＳＩ（半導体集積回路）を搭載したプリント回路板の試験方法及びプリント回路板の製造方法に関する。

ＬＳＩを含む電子部品が実装されたプリント回路板の製造の良否を試験する方法としては、大別して２つの方法がある。第１の方法は、プリント回路板の入力端子からテスト信号を入力して、プリント回路板の出力端子における出力信号を測定し、この測定した出力信号を期待値と比較して良否を判定するファンクションテストである。

第２の方法は、プリント回路板の配線の要所要所に測定点を設け、この測定点に信号の入出力が可能なプローブを接触させ、接触点間の電流電圧特性等の試験を行い、期待値と比較して良否を判定するインサーキットテストである。ここで、プリント回路板と試験装置とを電気的に接続するプローブやケーブル及びこれらを保持する機構部をフィクスチャと呼ぶが、試験しようとするプリント回路板の品種毎にフィクスチャを準備するとコスト及び手間が大きくなる。このため、数本のプローブをプログラムに従って高速に移動させて測定点に接触させ、試験を行うフライングプローブ型のインサーキットテスタが従来から開発利用されている。

ところで、大型コンピュータは多くのプリント回路板を有している。これらのプリント回路の中にはＲＡＭモジュール用のコネクタが実装されたものがある。ここで、ＲＡＭモジュールとは、メモリ（ＲＡＭ）チップを数個〜数十個単位で小基板に実装したものである。コンピュータのメモリ容量をオプション化するために、メインボードであるプリント回路板にＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）を複数実装しておき、ユーザの要求によりＲＡＭモジュール単位でメモリの増設又は縮小を可能としている。

従来、上記のＲＡＭモジュール用コネクタを実装したプリント回路板を組み立て後試験する場合は、ＲＡＭモジュールを全て搭載した後、ファンクションテストを行ってプリント回路板全体の試験を行っている。

ＬＳＩとプリント回路板との接続性を試験しようとする場合、従来のファンクションテストやインサーキットテストは、テスト信号をＬＳＩに供給しＬＳＩを動作させて信号を外部端子に伝搬させるため、ＬＳＩの高集積化やＡＳＩＣ化によりテスト信号の生成が困難になっている。そこで、プリント回路板を実際の機器に組み込んで代表的な動作をさせ良否を判定する実機ファンクションテストが利用されるようになってきているが、実機ファンクションテストは良否判定は容易なものの、試験時間が長くなり不良個所の特定が困難である。

このため、ＬＳＩとプリント回路板との接続性の電気的試験を行わず、外観検査によって検査する場合が多い。しかし、ＬＳＩのパッケージがＱＦＰ（クアッドフラットパッケージ）の場合は端子のピッチが微細化しているため、ハンダ浮き等の観測は容易ではない。また、ＬＳＩのパッケージがＢＧＡ（ボールグリッドアレイ）の場合、ハンダ接合部はＬＳＩの下面に隠れ観測は不可能であるという問題があった。

このように、プリント回路板に搭載されるＬＳＩの高集積化や、プリント回路板へのマイクロプロセッサの搭載に伴い、プリント回路板全体のファンクションテストが困難となってきたため、ＬＳＩ内部は単体試験により保障されているという前提でプリント回路板のＬＳＩ間、又はＬＳＩとコネクタ間の接続の正常性だけを試験する方法が用いられるようになってきた。

その方法の最も一般的なものは、バウンダリースキャンと呼ばれるＩＥＥＥ規格の標準テスト手法である。バウンダリースキャンとは、標準試験回路を予めＬＳＩの最外周に埋め込んでおき、試験時にはこの回路をテスタからの制御信号で動作させ、ＬＳＩ間の接続またはＬＳＩとテスタ間の接続の試験を簡単化する方法である。

しかしながらバウンダリースキャン回路が埋め込まれたボードであっても、ボードの内部に存在するＲＡＭモジュール用コネクタは通常回路的にオープンとなっているためこのコネクタに接続されている配線網の接続試験は難しいという問題があった。

本発明は、上記の点に鑑みなされたもので、集積回路とプリント回路板との接続性の試験を短時間で行うことができ、テスト信号の生成が容易となるプリント回路板の試験方法及びプリント回路板の製造方法を提供することを目的とする。

請求項１に記載の発明は、バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、
前記複数の配線のうちの一つまで前記出力用のプローブを移動して接触させる毎に、
前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみハイレベル及びローレベルのいずれか一方のレベルで、その他の複数のバウンダリースキャンセルでは他方のレベルであるよう設定されたテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較し、
次に、前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみ他方のレベルで、その他の複数のバウンダリースキャンセルでは一方のレベルであるよう設定されたテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較して試験を行う。

このように、集積回路内のバウンダリースキャン回路を利用することにより、集積回路の内部論理回路を動作させることなく、集積回路のリード端子とプリント回路板の配線との接続性の試験をプローブを移動させて短時間で行うことができ、内部論理回路を動作させないためにテスト信号の生成が容易となる。また、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。

請求項２に記載の発明は、バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、
前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
前記複数の配線のうちの一つまで前記入力用のプローブを移動して接触させる毎に、
前記入力用のプローブを接続された配線にハイレベル及びローレベルのいずれか一方のレベルのテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
次に、前記入力用のプローブを接続された配線に他方のレベルのテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較して試験を行う。
請求項３に記載の発明は、請求項１記載のプリント回路板の試験方法において、
前記プリント回路板の複数の配線に前記出力用のプローブを移動して接触させ測定を行うタイミングを、前記バウンダリースキャンセルからの信号出力タイミングと同期させる。

これにより、出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。

請求項４に記載の発明は、請求項２記載のプリント回路板の試験方法において、
前記プリント回路板の複数の配線に前記入力用のプローブを移動して接触させテスト信号を供給するタイミングを、前記バウンダリースキャンセルへの信号取り込みタイミングと同期させる。

これにより、入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。

請求項１に記載の発明によれば、集積回路内のバウンダリースキャン回路を利用することにより、集積回路の内部論理回路を動作させることなく、集積回路のリード端子とプリント回路板の配線との接続性の試験をプローブを移動させて短時間で行うことができ、内部論理回路を動作させないためにテスト信号の生成が容易となる。また、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。

請求項３に記載の発明によれば、出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。

請求項４に記載の発明によれば、入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。

図１は本発明の第１実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ１２，１４及びＲＡＭモジュール用コネクタ（メモリモジュール用コネクタ）１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ１２，１４夫々の間は配線網１８，２０によって接続されている。ＲＡＭモジュール用コネクタ１６には試験用抵抗モジュール２２を挿入して搭載する。この試験用抵抗モジュール２２は抵抗素子Ｒの一端をＲＡＭモジュール用コネクタ１６の端子に接続し、抵抗素子Ｒの他端を接地する。測定器２４は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。

図２の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ_１に接触させて電気的に接続する。測定器２４内の電流源２８はプローブ２６から試験用抵抗モジュール２２の抵抗Ｒを通してグランドに電流を流す。そして、測定器２４内の電圧計で上記電流を可変して流したときの電圧を測定し、電流／電圧特性を観測する。

ＲＡＭモジュール用コネクタ１６の端子ｐ_１とＬＳＩ１２の端子ｑ_１とを接続するプリント回路板１０の配線網１２_１が正常な場合、電流／電圧特性は図３の実線Ｉａに示すようにスレッショールド電圧Ｖ_ｔｈを越えると電流値が略一定となる。これはＬＳＩ１２に寄生ダイオードＤ_１があるからであり、抵抗値Ｒと寄生ダイオードＤ_１のダイオード特性を合成した特性が測定器２４で観測される。

ここで、端子ｐ_１又は端子ｑ_１と配線網の接続が不良でオープン状態となっていれば、ＬＳＩ１２のダイオード特性が観測できないため、図３の破線Ｉｂに示す特性が観測される。またＲＡＭモジュール用コネクタ１６と試験用抵抗モジュール２２との接続不良があれば抵抗Ｒが測定器２４に接続されないため、破線Ｉｃに示すようなダイオード特性だけが観測される。更に、配線網１８_１と、これに隣接する配線網１８_２が短絡している場合には抵抗Ｒが並列接続状態となって抵抗値が１／２となるため破線Ｉｄに示すような特性が観測される。

このようにして、測定器２４で電流／電圧特性を観測することによりＲＡＭモジュール用コネクタ１６に接続された配線網の試験が可能となる。

図４は本発明の第２実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。テスタ３６は例えばコンピュータ制御によってプローバ２６をプリント回路板１０の任意のＸＹ座標位置に移動させる機能を有している。

図５の回路図に示すようにプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ_１に接触させて接続する。そして、測定器３６から配線網１８_１を通してＬＳＩ３２のバウンダリースキャンセル３３_１〜３３_ｎに制御信号を供給し、バウンダリースキャンセル３３_１〜３３_ｎ夫々に図６に示すようなパターンのテスト信号を出力させ、２パターン毎にプローブ２６をＲＡＭモジュール用コネクタ１６の端子ｐ_１〜ｐ_ｎに接触させてこのパターンを観測する。

図６に示すパターンは、パターン番号１ではバウンダリースキャンセル３３_１のみハイレベル出力で残りのバウンダリースキャンセル３３_２〜３３_ｎはローレベル出力、パターン番号２ではバウンダリースキャンセル３３_１のみローレベル出力で残りのバウンダリースキャンセル３３_２〜３３_ｎはハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル３３_２〜３３_ｎ夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。パターン番号１，２においてプローブ２６で端子ｐ_１から読み取った信号レベルがバウンダリースキャンセル３３_１の出力レベルと同一ならば配線網１８_１の相互接続は正常と判定され、異なるならば異常と判定される。他の配線網１８_２〜１８_ｎ夫々についても同様である。

このように、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路と測定器とを接続することにより、バウンダリースキャン回路から出力されるテスト信号を測定器で観測して配線網の接続状態を試験できる。

図７は本発明の第３実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル（バウンダリースキャン回路）３３，３５が埋め込まれている。

ＲＡＭモジュール用コネクタ１６には折り返しカード４０を挿入しておく。折り返しカード４０はコネクタ１６内の例えばＬＳＩ３２に接続された配線網１８の端子と、ＬＳＩ３４に接続された配線網２０の端子とを接続するものである。 図８の回路図により、配線網１８，２０の試験について説明する。折り返しカード４０によってＲＡＭモジュール用コネクタ１６の端子ｕ_１とｗ_１とを相互に接続する。これにより配線網１８_１と２０_１とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３_１を始点として端子ｕ_１，ｖ_１，ｗ_１，ｘ_１を経由してＬＳＩ３４のバウンダリースキャンセル３５_１に至る回路が形成される。他の配線網１８_２〜１８_ｎ夫々も配線網２０_２〜２０_ｎ夫々と統合され、バウンダリースキャンセル３３_２〜３３_ｎ夫々と３５_２〜３５_ｎ夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。

例えば出力側のバウンダリースキャンセル３３_１〜３３_ｎから図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５_１〜３５_ｎで受信する。このテスト信号はバウンダリースキャンセル３３_１から３３_ｎまで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５_１〜３５_ｎにおいてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。

なお、折り返しカード４０は図１０に示すように同一面内で隣接する端子ｖ_１とｖ_２，…ｖ_ｎ−１とｖ_ｎを短絡パターン４２により接続するものであっても良い。この場合には配線網１８_１と１８_２，…１８_ｎ−１と１８_ｎが夫々統合され、ＬＳＩ３２の奇数番目のバウンダリースキャンセル１８_１…１８_ｎ−１をテスト信号の出力側、ＬＳＩ３２の偶数番目のバウンダリースキャンセル１８_２，…１８_ｎをテスト信号の入力側として試験を行う。

このように、メモリモジュール用コネクタの各２端子間を接続して折り返すことにより、折り返しによって接続された配線網はその両端にバウンダリースキャン回路が接続されているので、一方のバウンダリースキャン回路からテスト信号を出力し、他方のバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。

図１１は本発明の第４実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ４６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。

自己折り返し形のＲＡＭモジュール用コネクタ４６は図１２に示すようにＲＡＭモジュールのプリント板４８を挿入した状態では通常のコネクタと同様に接点部材５０，５２夫々をプリント板４８の端子（エッジコネクタ）５４，５６夫々に圧接して相互接続する。しかし、図１３に示すようにプリント板４８を引き抜いた状態では、互いに対向する接点部材５０，５２が弾性により接触して導通する構造である。

なお、図１４（Ａ）にプリント板４８を引き抜いた状態の自己折り返し形のＲＡＭモジュール用コネクタ４６の平面図、図１４（Ｂ），（Ｃ）にＲＡＭモジュールのプリント板４８を挿入した状態の正面図、側面図夫々を示す。図１４（Ｄ）はＲＡＭモジュールの斜視図を示している。

図１５の回路図により、配線網１８，２０の試験について説明する。自己折り返し形のＲＡＭモジュール用コネクタ１６，４６はプリント板が引き抜かれた状態で端子ｕ_１とｗ_１とを相互に接続する。これにより配線網１８_１と２０_１とが接続され、統合された配線網によりＬＳＩ３２のバウンダリースキャンセル３３_１を始点として端子ｕ_１，ｖ_１，ｗ_１，ｘ_１を経由してＬＳＩ３４のバウンダリースキャンセル３５_１に至る回路が形成される。他の配線網１８_２〜１８_ｎ夫々も配線網２０_２〜２０_ｎ夫々を統合され、バウンダリースキャンセル３３_２〜３３_ｎ夫々と３５_２〜３５_ｎ夫々によって終端される配線網が形成される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。

例えば出力側のバウンダリースキャンセル３３_１〜３３_ｎから図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル３５_１〜３５_ｎで受信する。このテスト信号はバウンダリースキャンセル３３_１から３３_ｎまで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル３５_１〜３５_ｎにおいてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。

この実施例では試験時にＲＡＭモジュール用コネクタ４６に折り返しカード等の試験用疑似回路を挿入する必要がないので試験工数の大幅な削減が可能となる。これはＲＡＭモジュール用コネクタが、パーソナルコンピュータ等では数個しか設けられていないが、スーパーコンピュータ等になると、数十から百個を越えて設けられることもあるからである。

図１６は本発明の第５実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２，３４及び自己折り返し形のＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２，３４夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２，３４夫々にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３，３５が埋め込まれている。

ＲＡＭモジュール用コネクタ１６には試験用バウンダリースキャンカード６０を挿入しておく。

試験用バウンダリースキャンカード６０には複数の縦続接続されたバウンダリースキャンセル６４を組み込んだ試験用ＬＳＩ６２が搭載されており、配線網１８，２０夫々にバウンダリースキャンセル６４が接続される。

図１７の回路図により配線網１８の試験について説明する。試験用バウンダリースキャンカード６０をＲＡＭモジュール用コネクタ１６に挿入することによって、配線網１８_１〜１８_ｎ夫々の両端はＬＳＩ３２のバウンダリースキャンセル３３_１〜３３_ｎ及び試験用バウンダリースキャンカード６０のバウンダリースキャンセル６４_１〜６４_ｎで終端される。これによって一般的なバウンダリースキャンによる相互接続試験手法により統合された配線網夫々の正常性を試験できる。

例えば出力側のバウンダリースキャンセル３３_１〜３３_ｎから図９に示すパターンのテスト信号を出力させ、このパターンを入力側のバウンダリースキャンセル６４_１〜６４_ｎで受信する。このテスト信号はバウンダリースキャンセル３３_１から３３_ｎまで順にハイレベルがシフトするパターンであり、バウンダリースキャンセル６４_１〜６４_ｎにおいてハイレベルを順次受信できたとき配線網の接続の正常性を確認できる。

このため、メモリモジュール用コネクタの各端子に接続された配線網の両端にバウンダリースキャン回路が接続され、集積回路のバウンダリースキャン回路からテスト信号を出力し、バウンダリースキャンカードのバウンダリースキャン回路でテスト信号を受信して配線網の接続状態を試験できる。

上記の試験用バウンダリースキャンカード６０のスキャン信号の接続方式について説明する。図１８はＲＡＭモジュールカードの第１実施例の平面図を示す。同図中、基板７０のコネクタに挿入される一辺には端子（エッジコネクタ）７２の他に端子（エッジコネクタ）７４が設けられている。基板７０にはＲＡＭチップ７６が取り付けられ、ＲＡＭチップ７６の複数の端子は夫々端子７２に接続されている。端子７４は空き端子とされている。

図１９は試験用バウンダリースキャンカードの第１実施例の平面図を示す。同図中、基板７８のコネクタに挿入される一辺には端子（エッジコネクタ）８０の他に、端子（エッジコネクタ）８２が設けられている。この端子８０，８２の配列は図１８における端子７２，７４の配列と同一とされている。基板７８には試験用ＬＳＩ６２が取り付けられ、この試験用ＬＳＩ６２内の縦続接続されたバウンダリースキャンセル６４_１〜６４_ｎ夫々が端子８０と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送される端子８２は試験用ＬＳＩ６２内のＴＡＰ（テストアクセスポート）６５に接続されている。

図２０は上記のＲＡＭモジュールカード又は試験用バウンダリースキャンカードを搭載するプリント回路板の回路構成図を示す。同図中、基板８４上には複数のＲＡＭモジュール用コネクタ８６_１〜８６_ｍが取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路８８が取り付けられており、制御回路８８とＲＡＭモジュール用コネクタ８６_１〜８６_ｍ夫々との間はバス９０により相互接続されており、このバス９０がＲＡＭモジュール用コネクタ８６_１〜８６_ｍに挿入されるＲＡＭモジュールカードの端子７２及びバウンダリースキャンカードの端子８０に接続される。またバス９０とは独立にテスト信号ＴＣＫ，ＴＳＭ，ＴＤＩ，ＴＤＯ用の信号線９２が設けられ、ＲＡＭモジュール用コネクタ８６_１〜８６_ｍ及び制御回路８８に接続されている。またこの信号線９２は基板８４の端部に延在されて試験時にテスタ（図示せず）が接続される外部コネクタ９４に接続されている。

図２１はＲＡＭモジュールカードの第２実施例の平面図を示す。同図中、基板１００のコネクタに挿入される一辺には端子（エッジコネクタ）１０２が設けられている。基板７０にはＲＡＭチップ１０４が取り付けられ、ＲＡＭチップ１０４の複数の端子は夫々端子１０２に接続されている。

図２２は試験用バウンダリースキャンカードの第２実施例の平面図を示す。同図中、基板１０６のコネクタに挿入される一辺には端子（エッジコネクタ）１０８が設けられ、これと対向する一辺にはテスト信号用コネクタ１１０が設けられている。この端子１０８の配列は図２１における端子１０２の配列と同一とされている。基板７８には試験用ＬＳＩ１１２が取り付けられ、この試験用ＬＳＩ１１２内の縦続接続されたバウンダリースキャンセル１１４_１〜１１４ｎ夫々が端子１０８と接続されている。また、テスト時にスキャン制御のためのテスト信号ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯが伝送されるコネクタ１１０は試験用ＬＳＩ１１２内のＴＡＰ（テストアクセスポート）１１５に接続されている。

図２３は上記の試験用バウンダリースキャンカードを搭載したプリント回路板の側面図を示す。同図中、基板１１４上には複数のＲＡＭモジュール用コネクタ１１６_１〜１１６_ｍが取り付けられると共に、ＲＡＭのアクセス等を制御する制御回路１１８等が取り付けられており、制御回路１１８とＲＡＭモジュール用コネクタ１１６_１〜１１６_ｍ夫々との間はバスにより相互接続されている。テスト時にはＲＡＭモジュール用コネクタ１１６_１〜１１６_ｍ夫々に図２２に示す構造の試験用バウンダリースキャンカード１２０_１〜１２０_ｍが挿入接続される。そして、この試験用バウンダリースキャンカード１２０_１〜１２０_ｍ夫々のテスト信号のコネクタ１１０がテスト用ケーブル１２２によって縦続接続されると共にテスタ（図示せず）に接続される。また、基板１１４に設けられた外部コネクタ１２４にテスタが接続され、外部コネクタ１２４を介して制御回路１１８と接続される。

この実施例ではＲＡＭモジュールカード、ＲＡＭモジュール用コネクタ夫々にテスト時のみ使用する端子を設ける必要がなく、またプリント回路板の基板上にもテスト信号用の信号線を設ける必要がない。

図２４は本発明の第６実施例の概略構成図を示す。同図中、プリント回路板１０上にはＬＳＩ３２及びＲＡＭモジュール用コネクタ１６が搭載されている。このＲＡＭモジュール用コネクタ１６とＬＳＩ３２夫々の間は配線網１８，２０によって接続されている。ＬＳＩ３２にはＬＳＩ回路の最外周に標準試験回路である複数の縦続接続されたバウンダリースキャンセル３３が埋め込まれている。

ＲＡＭモジュール用コネクタ１６にはテスタ接続カード１３０を挿入しておく。テスタ接続カード１３０はコネクタ１６内のＬＳＩ３２等に接続された配線網１８の端子をケーブル１３２を介してテスタ（図示せず）に接続するものである。

図２５の回路図により、配線網１８の試験について説明する。テスタ接続カード４０によって配線網１８_１〜１８_ｎはＲＡＭモジュール用コネクタ１６及びテスタ接続カード１３０及びケーブル１３２を介してテスタ１４０に接続され、テスタ１４０によって配線網１８_１〜１８_ｎ夫々の正常性を試験できる。この場合のバウンダリースキャンセル３３_１〜３３_ｎから出力させるテスト信号は図６に示すものと同様である。

上記の実施例ではプリント回路板に設けられた複数のＲＡＭモジュール用コネクタ１６にテスタ接続カード１３０を挿入してケーブル１３２によりテスタ１４０に接続し、各ケーブル１３２はコネクタ１６の端子数だけの信号線数が必要であるため、ケーブル１３２の量が膨大となり作業性も悪化する。このような場合、テスタ接続カード１３０の代りに図２６に平面図を示すようなテスト用マルチプレクサカードを使用する。図２６において、基板１４１のコネクタに挿入される一辺には端子（エッジコネクタ）１４２が設けられ、これと対向する一辺にはケーブル１３２が接続されるコネクタ１４４が設けられている。各端子１４２はマルチプレクサ１４６の入力端子に接続されている。マルチプレクサ１４２はコネクタ１４４を通してテスタ１４０からセレクト用のアドレス信号を供給され、このアドレス信号で指示された単一の入力端子に供給される信号をその出力端子から出力し、この出力信号はコネクタ１４４からケーブル１３２を通してテスタ１４０に供給される。このようにマルチプレクサ１４６を用いることによってケーブル１３２の信号線数を大幅に削減できる。

図２７は本発明の第７実施例の構成図を示す。この実施例はフライングプローブ型のインサーキットテスタを用いてＬＳＩとプリント回路板との電気的接続試験を行うものである。同図中、ＬＳＩ２００はリード端子２０２_１〜２０２_ｎ及びテスト端子ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳそれぞれはプリント回路板の配線網上に形成された接続端子であるランド２０４_１〜２０４_ｎ及び２０５_１〜２０５_４それぞれにハンダ付けされている。このＬＳＩはバウンダリ−スキャン対応のＬＳＩであり、リード端子２０２_１〜２０２_ｎはこれらに対応して設けられたバウンダリ−スキャンセル２０６_１〜２０６_ｎを通して内部論理回路２０８に接続されている。

バウンダリ−スキャンセル２０６_１〜２０６_ｎはＬＳＩ２００内部で縦続接続されてシフトレジスタを構成しており、このシフトレジスタの両端のバウンダリ−スキャンセルはテスト端子ＴＤＩ（テストデータイン），ＴＤＯ（テストデータアウト）に接続されると共にバイパスレジスタ２１０の両端に接続されている。また、テスト端子ＴＤＩ，ＴＤＯそれぞれは命令レジスタ２１２の入力端子、出力端子に接続されており、テスト端子ＴＣＫ（テストクロック），ＴＭＳ（テストモードセレクト）それぞれはＴＡＰ（テストアクセスポート）コントローラ２１４に接続されている。試験時にはテスト端子ＴＤＩから命令レジスタ２１２に供給された命令をＴＡＰコントローラ２１４でデコードし、バウンダリ−スキャンセル２０６_１〜２０６_ｎのスキャン制御を行う。

テスタのプローブ（フライングプローブ）２２０_Ａ，２２０_Ｉ，２２０_Ｏ，２２０_Ｋ，２２０_Ｓそれぞれは、モータ駆動でＸＹＺ軸方向に移動するステージ２２２_Ａ，２２２_Ｉ，２２２_Ｏ，２２２_Ｋ，２２２_Ｓに固定されており、プリント回路板の任意の位置に移動し、プローブ先端をプリント回路板のランド２０４_１〜２０４_Ｎ及び２０５_１〜２０５_４又は配線網の途中に設けたランド等の測定点に接触可能である。これらのプローブは接触した測定点に対する信号の入力及び出力を行う。

システム制御部２２４はテスタ全体の制御を行う。駆動制御部２２６はシステム制御部２２４の制御に従って各プローブの駆動部２２８_Ａ，２２８_Ｉ，２２８_Ｏ，２２８_Ｋ，２２８_Ｓを制御して、ステージ２２２_Ａ，２２２_Ｉ，２２２_Ｏ，２２２_Ｋ，２２２_Ｓそれぞれを任意の方向に移動させる。ＢＳ制御部２３０はシステム制御部２２４の制御に従って端子ＴＣＫに供給するテスト用のクロックを発生すると共に、端子ＴＭＳに供給するテスト用のモード選択信号を発生し、これらの信号を測定／入力制御部２３２に供給する。

入力データ記憶部２３４は予めテスト信号を記憶しており、システム制御部２２４の制御に従って端子ＴＤＩに供給するテスト信号を読み出して測定／入力制御部２３２に供給する。測定／入力制御部２３２はシステム制御部２２４の制御に従って、各プローブ２２０_Ａ，２２０_Ｉ，２２０_Ｏ，２２０_Ｋ，２２０_Ｓに接続された測定／入力部２３６_Ａ，２３６_Ｉ，２３６_Ｏ，２３６_Ｋ，２３６_Ｓそれぞれの入出力切り替えを行う。

これによって、入力データ記憶部２３４から測定／入力制御部２３２、入力用の測定／入力部を経て入力用のプローブにテスト信号が供給され、出力用のプローブから出力用の測定／入力部、測定／入力制御部２３２を経て測定データ記憶部２３８にテスト結果の信号が供給され記憶される。測定データ記憶部２３８に記憶されたテスト結果の信号は、入力データ記憶部２３４に記憶されたテスト信号と比較部２４０で比較され、その比較結果が出力部２４２からディスプレイ又はプリントアウト用に出力される。

ＬＳＩとプリント回路板との電気的接続試験を行う場合、プローブ２２０_ＩをＬＳＩのテスト端子ＴＤＩにハンダ付け接続されたランド２０５_１に接触させ、プローブ２２０_ＯをＬＳＩ２００のテスト端子ＴＤＯにハンダ付け接続されたランド２０５_２に接触させ、プローブ２２０_ＫをＬＳＩのテスト端子ＴＣＫにハンダ付け接続されたランド２０５_３に接触させ、プローブ２２０_ＳをＬＳＩのテスト端子ＴＭＳにハンダ付け接続されたランド２０５_４に接触させ、テスト端子ＴＤＩからテスト信号を供給する。また、プローブ２２０_ＡをＬＳＩ２００のリード端子２０２_１〜２０２_Ｎそれぞれがハンダ付け接続されたプリント回路板のランド２０４_１〜２０４_Ｎに順に接触させ、プローブ２２０_Ａからテスト結果信号を読み取る。

これについて図２８を用いて詳しく説明する。図２８（Ａ），（Ｂ）に示すように、プローブ２２０_Ｉ，２２０_Ｓを移動させてランド２０５_１，２０５_４に接触させ、同様にプローブ２２０_Ｏ，２２０_Ｋもランド２０５_２，２０５_３に接触させる。その後、図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２８（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６_１〜２０６_Ｎの出力を指示する。また、図２８（Ｂ），（Ｅ）に示すようにプローブ２２０_Ａ，２２０_Ｏも移動させてランド２０４Ｖ，２０５_２に接触させる。そして上記アップデート後、プローブ２２０_Ａでランド２０４_１の出力するテスト結果信号を読み取る。

次に、図２８（Ｃ）に示すようにプローブ２２０_Ａを移動させてランド２０４_２に接触させる。これと共に図２８（Ａ）に示すようにテスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせ、図２８（Ｂ）に示すアップデート後、プローブ２２０_Ａでランド２０４_２の出力するテスト結果信号を読み取る。このテスト信号入力及びバウンダリ−スキャンセル２０６_１〜２０６_Ｎのシフト時に図２８（Ｅ）に示すようにプローブ２２０_Ｏでランド２０５_４からシフトアウトされるテスト信号を読み取る。このプローブ２２０_Ａの移動と読み取りは、プローブ２２０_Ａがランド２０４_Ｎに至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。

このように、ＬＳＩ２００内のバウンダリ−スキャンセル２０６_１〜２０６_Ｎ及びＴＡＰコントローラ２１４等で構成されるバウンダリースキャン回路を利用することにより、ＬＳＩ２００の内部論理回路２０８を動作させることなく、プローブを移動させて端子に接触させることによりＬＳＩのリード端子とプリント回路板の配線のランドとの接続性の試験を短時間で行うことができ、内部論理回路２０８を動作させないためにテスト信号の生成が容易となる。また、この実施例では出力用のプローブを順次移動してプリント回路板の配線に接触させて測定を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。

この実施例においても図６に示すパターンのテスト信号を用いることができる。図６に示すパターンは、パターン番号１のテスト信号Ｐ_１〜Ｐ_ｎをバウンダリ−スキャンセル２０６_１〜２０６_Ｎにシフトしたとき、バウンダリースキャンセル２０６_１のみハイレベル出力で残りのバウンダリースキャンセル２０６_２〜２０６_Ｎはローレベル出力である。パターン番号２のテスト信号Ｐ_１〜Ｐ_ｎを同様にシフトしたとき、バウンダリースキャンセル２０６_１のみローレベル出力で残りのバウンダリースキャンセル２０６_２〜２０６_Ｎはハイレベル出力であり、この２パターンを１セットとして１つの端子（配線網）についての試験を行う。同様にしてバウンダリースキャンセル２０６_２〜２０６_Ｎ夫々について残りのバウンダリースキャンセルと２パターンの異なるレベルの出力を行わせている。

パターン番号１のテスト信号設定時においてプローブ２２０_Ａで読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６_１の設定レベルと同一のハイレベルならばＬＳＩ２００のリード端子２０２_１とランド２０４_１との相互接続は正常と判定され、異なるならば異常と判定される。異常と判定された場合に、パターン番号２のテスト信号設定時においてプローブ２２０_Ａで読み取ったテスト結果信号レベルがバウンダリースキャンセル２０６_１の設定レベルと同一のローレベルならばリード端子２０２_１とランド２０４_１との接続不良、逆にテスト結果信号レベルがハイレベルならばリード端子２０２_１，ランド２０４_１が他のリード端子とショートしていると判定する。他のランド２０４_２〜２０４_Ｎについても同様である。

このように、出力用のプローブを接続された配線に対応するバウンダリースキャンセルにのみ、その他のバウンダリ−スキャンセルと異なるレベルのテスト信号を設定するため、出力用のプローブで測定されたテスト結果信号からこのプローブを接続された配線の接続状態を簡単に試験することができる。

図６に示すパターンのテスト信号を用いる場合、図２９（Ａ），（Ｂ）に示すように、プローブ２２０_Ｉ，２２０_Ｓを移動させてランド２０５_１，２０５_４に接触させ、同様にプローブ２２０_Ｏ，２２０_Ｋもランド２０５_２，２０５_３に接触させる。その後、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号１のテスト信号Ｐ_１〜Ｐ_ｎを入力しバウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６_１〜２０６_Ｎの出力を指示する。また、図２９（Ｂ），（Ｄ）に示すようにプローブ２２０_Ａ，２２０_Ｏも移動させてランド２０４_１，２０５_２に接触させる。そして上記アップデート後、プローブ２２０_Ａでランド２０４_１の出力するテスト結果信号を読み取る。

次に、図２９（Ａ）に示すようにテスト端子ＴＤＩからパターン番号２のテスト信号Ｐ_１〜Ｐ_ｎを入力しバウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。テスト信号が最後のバウンダリ−スキャンセルまでシフトされると、図２９（Ｂ）に示すようにテスト端子ＴＭＳからアップデートを指示して全バウンダリ−スキャンセル２０６_１〜２０６_Ｎの出力を指示し、プローブ２２０_Ａ，２２０_Ｏも移動させずにプローブ２２０_Ａでランド２０４_１の出力するテスト結果信号を読み取る。

その後、プローブ２２０_Ａを移動させてランド２０４_２に接触させ、テスト端子ＴＤＩからテスト信号を入力しバウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせ、ランド２０４_２の試験に移る。

なお、測定用のプローブは、上記実施例ではプローブ２２０_Ａだけであるが、複数の測定用のプローブを設けても良い。

次に、ＬＳＩとプリント回路板との電気的接続試験の他の実施例について図３０を用いて説明する。この実施例では測定／入力部２３６_Ａを入力に切り替えてプローブ２２０_Ａを入力用に用いる。まず、図３０（Ａ），（Ｅ）に示すようにプローブ２２０_Ａ，２２０_Ｓを移動させてランド２０４_１，２０５_４それぞれに接触させ、図３０（Ａ）に示すようにランド２０４_１からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、テスト信号を図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６_１に取り込み、バウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。また、これと共に、図３０（Ｆ）に示すようにプローブ２２０_Ｏも移動させてランド２０５_２に接触させておく。

更に、図３０（Ａ）に示すようにランド２０４_１からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｂ）に示すようにバウンダリ−スキャンセル２０６_１に取り込み、バウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０_Ｏでテスト結果信号として読み取る。

上記の２番目のシフトと共に、図３０（Ｃ）に示すようにプローブ２２０_Ａを移動させてランド２０４_２に接触させ、ランド２０４_２からテスト信号（例えばハイレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６_２に取り込み、バウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。

更に、図３０（Ｃ）に示すようにランド２０４_２からテスト信号（例えばローレベル）を入力し、図３０（Ｅ）に示すアップデートを行って、これを図３０（Ｄ）に示すようにバウンダリ−スキャンセル２０６_２に取り込み、バウンダリ−スキャンセル２０６_１〜２０６_Ｎをシフトさせる。このシフト時にテスト端子ＴＤＯから図３０（Ｆ）に示すように前回入力した信号がシフトアウトされ、これをプローブ２２０_Ｏでテスト結果信号として読み取る。このプローブ２２０_Ａの移動とテスト結果信号の読み取りは、プローブ２２０_Ａがランド２０４_Ｎに至るまで繰り返される。このテスト結果信号が入力したテスト信号と一致すればＬＳＩの端子とプリント回路板のランドとの接続は良であることが確認される。

この実施例では入力用のプローブを順次移動してプリント回路板の配線に接触させてテスト信号の供給を行うことで、集積回路の複数の端子とプリント回路板の複数の配線との接続性の試験を行うことができる。

本発明の概略構成図である。 本発明の回路図である。 本発明を説明するための特性図である。 本発明の概略構成図である。 本発明の回路図である。 本発明を説明するための信号波形図である。 本発明の概略構成図である。 本発明の回路図である。 本発明を説明するための信号波形図である。 折り返しカードの平面図である。 本発明の概略構成図である。 コネクタを説明するための図である。 コネクタを説明するための図である。 コネクタを説明するための図である。 本発明の回路図である。 本発明の概略構成図である。 本発明の回路図である。 ＲＡＭモジュールカードの平面図である。 試験用バウンダリースキャンカードの平面図である。 プリント回路板の回路構成図である。 ＲＡＭモジュールカードの平面図である。 試験用バウンダリースキャンカードの平面図である。 プリント回路板の側面図である。 本発明の概略構成図である。 本発明の回路図である。 マルチプレクサカードの平面図である。 本発明の実施例の構成図である。 本発明の制御タイミングチャートである。 本発明の制御タイミングチャートである。 本発明の制御タイミングチャートである。

符号の説明

１０ プリント回路板
１２，１４，３２，３４ ＬＳＩ
１６，４６ ＲＡＭモジュール用コネクタ
１８，２０ 配線網
２２ 試験用抵抗モジュール
２４ 測定器
２６，２２０_Ａ，２２０_Ｉ，２２０_Ｏ，２２０_Ｋ，２２０_Ｓ プローブ
３３，３５，２０６_１〜２０６_Ｎ バウンダリースキャンセル
３６ テスタ
６０ 試験用バウンダリースキャンカード
６２ 試験用ＬＳＩ
６５ ＴＡＰ
７０，７８ 基板
７６ ＲＡＭチップ
２００ ＬＳＩ
２０２_１〜２０２_Ｎ リード端子
２０４_１〜２０４_Ｎ，２０５_１〜２０５_４ ランド
２０８ 内部論理回路
２１０ バイパスレジスタ
２１２ 命令レジスタ２１２
２１４ ＴＡＰコントローラ
２２２_Ａ，２２２_Ｉ，２２２_Ｏ，２２２_Ｋ，２２２_Ｓ ステージ
２２４ システム制御部
２２６ 駆動制御部
２２８_Ａ，２２８_Ｉ，２２８_Ｏ，２２８_Ｋ，２２８_Ｓ 駆動部
２３０ ＢＳ制御部
２３２ 測定／入力制御部
２３４ 入力データ記憶部
２３６_Ａ，２３６_Ｉ，２３６_Ｏ，２３６_Ｋ，２３６_Ｓ 測定／入力部
２３８ 測定データ記憶部
２４０ 比較部２４０
２４２ 出力部
ＴＤＩ，ＴＤＯ，ＴＣＫ，ＴＭＳ テスト端子

Claims (6)

1. バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、
   前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
   前記複数の配線のうちの一つまで前記出力用のプローブを移動して接触させる毎に、
   前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみハイレベル及びローレベルのいずれか一方のレベルで、その他の複数のバウンダリースキャンセルでは他方のレベルであるよう設定されたテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較し、
   次に、前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみ他方のレベルで、その他の複数のバウンダリースキャンセルでは一方のレベルであるよう設定されたテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較して試験を行うことを特徴とするプリント回路板の試験方法。
2. バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験方法において、
   前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
   前記複数の配線のうちの一つまで前記入力用のプローブを移動して接触させる毎に、
   前記入力用のプローブを接続された配線にハイレベル及びローレベルのいずれか一方のレベルのテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   次に、前記入力用のプローブを接続された配線に他方のレベルのテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較して試験を行うことを特徴とするプリント回路板の試験方法。
3. 請求項１記載のプリント回路板の試験方法において、
   前記プリント回路板の複数の配線に前記出力用のプローブを移動して接触させ測定を行うタイミングを、前記バウンダリースキャンセルからの信号出力タイミングと同期させることを特徴とするプリント回路板の試験方法。
4. 請求項２記載のプリント回路板の試験方法において、
   前記プリント回路板の複数の配線に前記入力用のプローブを移動して接触させテスト信号を供給するタイミングを、前記バウンダリースキャンセルへの信号取り込みタイミングと同期させることを特徴とするプリント回路板の試験方法。
5. バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験を行って製造の良否を判定するプリント回路板の製造方法において、
   前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
   前記複数の配線のうちの一つまで前記出力用のプローブを移動して接触させる毎に、
   前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみハイレベル及びローレベルのいずれか一方のレベルで、その他の複数のバウンダリースキャンセルでは他方のレベルであるよう設定されたテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較し、
   次に、前記出力用のプローブを接続された配線に対応するバウンダリースキャンセルのみ他方のレベルで、その他の複数のバウンダリースキャンセルでは一方のレベルであるよう設定されたテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較して試験を行って製造の良否を判定することを特徴とするプリント回路板の製造方法。
6. バウンダリースキャン回路を有する集積回路を搭載したプリント回路板の試験を行って製造の良否を判定するプリント回路板の製造方法において、
   前記集積回路の複数のバウンダリ−スキャンセルそれぞれに通じる端子と接続された前記プリント回路板の複数の配線まで入力用及び出力用のプローブを移動して接触させ、
   前記複数の配線のうちの一つまで前記入力用のプローブを移動して接触させる毎に、
   前記入力用のプローブを接続された配線にハイレベル及びローレベルのいずれか一方のレベルのテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   次に、前記入力用のプローブを接続された配線に他方のレベルのテスト信号を前記入力用のプローブから集積回路に供給して前記集積回路の複数のバウンダリ−スキャンセルをシフトさせ、
   前記出力用のプローブで測定されるテスト結果信号を前記テスト信号と比較して試験を行って製造の良否を判定することを特徴とするプリント回路板の製造方法。

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