JP2002031668A - 半導体集積回路の検査方法および装置、並びに半導体集積回路 - Google Patents

半導体集積回路の検査方法および装置、並びに半導体集積回路

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JP2002031668A
JP2002031668A JP2000216321A JP2000216321A JP2002031668A JP 2002031668 A JP2002031668 A JP 2002031668A JP 2000216321 A JP2000216321 A JP 2000216321A JP 2000216321 A JP2000216321 A JP 2000216321A JP 2002031668 A JP2002031668 A JP 2002031668A
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integrated circuit
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circuit
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Kiyotoshi Ueda
清年 上田
Shoichi Oshita
昌一 大下
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Abstract

(57)【要約】 【課題】 機能試験における高精度タイミングの自動補
正が可能な半導体集積回路の検査方法および装置を得
る。 【解決手段】 半導体集積回路５の全ピンに印加される
測定用信号の入力波形のタイミングを補正する補正手段
を備え、この補正手段は、クロック信号を発生する高速
クロック発生回路１２と、この高速クロック発生回路か
らのクロック信号で測定用信号をラッチするラッチ回路
９ａ，９ｂと、このラッチ回路にラッチされた測定信号
をデータとして記憶するＦＩＦＯメモリ１０ａ，１０ｂ
と、このＦＩＦＯメモリに記憶されたデータをテスタに
取り出すコントロール回路１４とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
の検査方法および装置並びにこの半導体集積回路の検査
方法および装置を用いて製造された半導体集積回路に関
し、特に機能試験検査を実施する際に半導体集積回路の
入力端において、半導体試験装置から供給される入力波
形のタイミングを自動的に高精度で補正する高精度タイ
ミングの自動補正方法に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路（以下、ＩＣと称
す）は動作周波数２５０ＭＨｚ以上、ピン数１０００ピ
ン以上と著しく向上しており、動作機能試験における各
種信号入力波形のタイミング精度も動作周波数の５％以
下と大変厳しくなってきている（要求は３００ＭＨz動
作時に±１００ｐＳ以下）。このタイミング精度は、Ｉ
Ｃへのクロック入力に対するデータ入力セットアップ時
間やホールド時間として規格されており、通常クロック
入力ピンに対してデータ入力が複数ピン存在している。
【０００３】更には、このタイミング精度もＩＣパッケ
ージの外部リード（又はボール）ではなく、ＩＣパッケ
ージ内部のＩＣの電極部（パッド）での保証を要求され
て来ている。このようなＩＣを試験する半導体試験装置
（以下、テスタと称す）においても動作周波数、ピン数
の向上は行われてきているが、タイミング精度を含めて
ＩＣの要求を満たすテスタは非常に高額であり、かつ、
ＩＣパッケージ内部のチップ電極部での保証となった場
合対応できていないのが現状である。
【０００４】従来、テスタにて実施しているタイミング
精度の保証方法としては２種類であり、一つはテスタ内
部での補正（キャリブレーション）とＩＣ毎に製作する
テストボードのキャリブレーションになる。テスタ内部
のキャリブレーションは製造装置メーカー独自のハード
ウエア構成により独自の手法で行われるが、テストボー
ドのキャリブレーションについては一般的にＴＤＲ（信
号波形反射方法）方法により実施される場合が多い。こ
の場合は信号伝送線路を開放（オープン状態）もしくは
終端させる必要がある。終端する場合のインピーダンス
としては一般的に５０Ωにしている。ただ、このＴＤＲ
手法での精度は一般的に１００ｐＳ前後の精度しか得ら
れないため、実際は、外部から波形観測可能なオシロス
コープ等を併用してキャリブレーションしている。
【０００５】
【発明が解決しようとする課題】ところで、従来の半導
体集積回路の検査方法の場合には、以下のような問題点
があった。オシロスコープのプロービング接触方法によ
り正確な波形を繰り返し得ることは難しく、信号数が１
０００ピンを超える場合に実作業としてかなりの時間を
要し現実的に厳しい。
【０００６】また、オシロスコープ等を利用したとして
もＩＣパッケージ内のＩＣの電極部での補正となるとオ
シロスコープのプロービングが出来ず不可能である。こ
のＴＤＲ測定をＩＣ実装した状態で行う場合、ＩＣの各
入出力端子のインピーダンスが異なるため、テスタから
テストボードまでの信号経路上の伝送インピダンス整合
がとれず、反射波形が正常に得られず、電気長の測定が
不可能となる。
【０００７】この発明は、上述の従来の問題点を解消す
るためになされたもので、ＩＣの機能試験を実施する場
合に入力波形をＩＣの電極（パッド）端までの電気長を
高精度で補正することができる半導体集積回路の検査方
法および装置並びにこの半導体集積回路の検査方法およ
び装置を用いて製造された半導体集積回路を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】請求項１の発明に係る半
導体集積回路の検査方法は、テスタから測定用信号を半
導体集積回路の全ピンに対して発生するステップと、ト
リガ信号を発生するステップと、上記測定信号を上記ト
リガ信号でラッチするステップと、該ラッチされた測定
信号をデータとして記憶手段に記憶するステップと、該
記憶手段に記憶したデータを上記テスタへ読み出すステ
ップとを含むものである。
【０００９】請求項２の発明に係る半導体集積回路の検
査方法は、請求項１の発明において、上記記憶手段に記
憶されたデータは、上記半導体集積回路の全ピンの電気
長として格納されるものである。
【００１０】請求項３の発明に係る半導体集積回路の検
査方法は、請求項１または２の発明において、上記テス
タに読み込んだデータに基づいてキャリブレーションフ
ァイルを作成するものである。
【００１１】請求項４の発明に係る半導体集積回路の検
査方法は、請求項３の発明において、上記テスタから機
能試験をする際に、上記キャリブレーションファイルを
参照して上記測定用信号の波形タイミングを補正するも
のである。
【００１２】請求項５の発明に係る半導体集積回路の検
査方法は、請求項１〜４のいずれかの発明において、上
記トリガ信号は、高速のクロック信号である。
【００１３】請求項６の発明に係る半導体集積回路の検
査方法は、請求項１〜４のいずれかの発明において、上
記トリガ信号は、低速のクロック信号に基づいて複数の
遅延時間を有する異なる信号を生成し、該生成された複
数の異なる信号から選択された信号である。
【００１４】請求項７の発明に係る半導体集積回路の検
査装置は、半導体集積回路の全ピンに印加される測定用
信号の入力波形のタイミングを補正する補正手段を備え
たものである。
【００１５】請求項８の発明に係る半導体集積回路の検
査装置は、請求項７の発明において、上記補正手段は、
クロック信号を発生するクロック発生手段と、該クロッ
ク発生手段からのクロック信号で上記測定用信号をラッ
チするラッチ手段と、該ラッチ手段にラッチされた測定
信号をデータとして記憶する記憶手段と、該記憶手段に
記憶されたデータを外部に取り出す制御手段とを有する
ものである。
【００１６】請求項９の発明に係る半導体集積回路の検
査装置は、請求項８の発明において、上記ラッチ手段、
記憶手段および制御手段は上記半導体集積回路に内蔵さ
れているものである。
【００１７】請求項１０の発明に係る半導体集積回路の
検査装置は、請求項８または９の発明において、上記ラ
ッチ手段は、終端回路とラッチ回路からなり、上記記憶
手段はＦＩＦＯメモリとスキャンＦＦ回路からなるもの
である。
【００１８】請求項１１の発明に係る半導体集積回路の
検査装置は、請求項８〜１０のいずれかの発明におい
て、上記クロック発生手段は、高速クロックを発生する
高速クロック発生回路である。
【００１９】請求項１２の発明に係る半導体集積回路の
検査装置は、請求項８〜１０のいずれかの発明におい
て、上記クロック発生手段は、低速クロックを発生する
低速クロック発生回路と、該低速クロック発生回路の出
力に基づいて複数の遅延時間を有する異なる信号を発生
する遅延回路と、該遅延回路からの異なる信号を選択す
る選択回路とを有するものである。
【００２０】請求項１３の発明に係る半導体集積回路
は、請求項１〜６のいずれかに記載の半導体集積回路の
検査方法を用いて製造されたものである。
【００２１】請求項１４の発明に係る半導体集積回路
は、請求項７〜１２のいずれかに記載の半導体集積回路
の検査装置を用いて製造されたものである。
【００２２】
【発明の実施の形態】以下、この発明の実施の形態を、
図を参照して説明する。 実施の形態１．先ず、この発明の基本原理を、図１〜図
３を参照して説明する。図１は、テスタとテストボード
を示すブロック図である。図において、１ａ，１ｂは後
述のＩＣへ各種信号波形を印加するテスタのピンエレク
トロニクス部でドライバＤＶとコンパレータＣＯＭを含
む。２ａ，２ｂはテストボードと電気的接触を行うため
に設けられたポゴピン、３ａ，３ｂはテストボード上の
信号配線、５はＩＣソケット（図示しない）に実装され
た被測定デバイス（半導体集積回路、以下、ＩＣと称
す）である。
【００２３】図２は、図１の構成を縦方向から示した図
である。図２において、図１と対応する部分には同一符
号を付し、その説明を省略する。図において、３はテス
トボード、４はＩＣソケット、４ａはＩＣソケット４に
埋め込まれた導電性の接触子、６はＩＣパッケージ、７
はＩＣパッケージ６内に実装された半導体チップであ
る。このＩＣパッケージ６および半導体チップ７が図１
のＩＣ５に実質的に相当する。
【００２４】テスタから発生された各種信号波形は、ピ
ンエレクトロニクス部１ａからポゴピン２ａを通り、テ
ストボード３上の信号配線３ａを通り、ＩＣソケット４
の接触子４ａを介してＩＣパッケージ６のリード（又は
ボール）に伝わり、最終的に半導体チップ７に送られ
る。また、ピンエレクトロニクス部１ｂ、ポゴピン２ｂ
および信号配線３ｂの側の場合も、同様にしてこれらの
経路を通り、ＩＣソケット４の接触子４ｂを介してＩＣ
パッケージ６のリード（又はボール）に伝わり、最終的
に半導体チップ７に送られる。
【００２５】ＩＣ５のピン数が１０００ピンを超える
と、テストボード３上の信号配線３ａ，３ｂも密集して
配線することになり、電気長を等長で製造することは難
しい。上記の構成において、タイミング補正（以下、キ
ャリブレーションと称す）を行う場合、まず、第一に試
験するために用いるテストボード３に依存しない図２の
ポゴピン２ａの端までの補正を行う。
【００２６】この手法は、テスタ製造メーカーにより各
種異なるが、簡単に説明すると、信号波形の電圧振幅調
整後、波形形成する各種エッジの基準信号からのズレ量
（スキュー値）を調べ、補正データファイルとしてテス
タ内部の記憶メモリに書き込む。次に、テストボード３
上の信号配線長の補正を行う。この場合にＴＤＲ手法を
用いている。
【００２７】このＴＤＲ手法による信号配線長の求め方
を、図３を参照して簡単に説明する。まず、図２のピン
エレクトロニクス部１ａから印加される信号波形を、入
力ＳＩ１とする。この入力ＳＩ１はＩＣ５を実装しない
状態で、ＩＣソケット４の接触子４ａの部分で全反射
し、反射波ＲＷのように入力ＳＩ１の電圧振幅の２分の
１の電圧まで達した所で、ある一定時間は電圧レベルが
上昇しなくなる。この時間が、図２の信号配線３ａ，３
ｂの長さの２倍の長さとなって現れる。この時間を経過
すると、入力ＳＩ１の電圧レベルまで達する。図２のＩ
Ｃソケット４の接触子４ａの部分では、入力ＳＩ１より
テストボード３上の電気長分遅れた入力ＳＩ２が印加さ
れる。
【００２８】この反射波ＲＷがある設定電圧値に達した
時間を測定し、反射波ＲＷをテスタのピンエレクトロニ
クス部で観測することで、電気長を求める。設定電圧値
としては３種類程度を使っている。
【００２９】従って、テストボード３上の各ピンに対す
る信号線インピーダンス、信号配線長の違いにより求め
られる電気長も当然異なる。また、反射波ＲＷの波形を
観測するために、入力ＳＩ２に比べ波形品質が良くない
ため、誤差が大きくなってしまう。さらには、ＩＣ５を
実装してしまうとインピーダンス不整合の為反射波形が
正常に得られず、電気長を求めることが出来ない。よっ
て、図２の半導体チップ６の電極（パッド）までの電気
長を求めることができない。
【００３０】そこで、本実施の形態では、半導体チップ
内部に終端回路、ラッチ回路、ＦＩＦＯメモリ、スキャ
ンＦＦ回路を形成することで半導体チップのパッド端ま
でのタイミング補正を可能にし、かつテストボード上に
高速クロック発生回路を搭載しテスタから伝送される測
定用信号の波形を、この高速クロック発生回路より発生
される波形のエッジをトリガ信号として使い取り込む方
法で、各ピン毎での電気長の違いによるタイミングのス
キュー値をＦＩＦＯメモリに記憶させ、ある一定時間経
過後にスキャンＦＦ回路を介しテスタに読み込むことで
補正する。なお、このテスタから伝送される測定用信号
の波形の取り込みは、テスタにより発生させた高速クロ
ックのエッジをトリガ信号として使い取り込むようにし
てもよい。
【００３１】図４は、この発明の実施の形態１を示す構
成図である。図４において、図１および図２と対応する
部分には同一符号を付して説明する。図において、１
ａ，１ｂ．．．１ｎはテスタのピンエレクトロニクス
部、２ａ，２ｂ．．．２ｎはポゴピン、３ａ，３
ｂ．．．３ｎはテストボード上に設けた信号配線であ
る。ここではピンエレクトロニクス部１ａ，１ｂ．．．
はＩＣ５に対して信号波形を印加し、ピンエレクトロニ
クス部１ｃはＩＣ５からのデータを取り込むように働
く。８ａ，８ｂは終端回路、９ａ，９ｂはラッチ回路、
１０ａ、１０ｂはラッチ回路９ａ，９ｂでラッチしたデ
ータを記億するメモリ（ＦＩＦＯメモリ）、１１ａ，１
１ｂはそれぞれＦＩＦＯメモリ１０ａ，１０ｂのデータ
を読み出すスキャンＦＦ回路である。なお、終端回路８
ａ，８ｂとラッチ回路９ａ，９ｂはラッチ手段を構成
し、ＦＩＦＯメモリ１０ａ，１０ｂとスキャンＦＦ回路
１１ａ，１１ｂは記憶手段を構成する。
【００３２】また、１２はドライバＤＶとコンパレータ
ＣＯＭを含み、ピンエレクトロニクス部１ａ，１ｂから
印加される波形を取り込むためのエッジ（トリガ信号）
を発生させるクロック発生手段としての高速クロック発
生回路である。高速クロック発生回路１２の出力側はイ
ンバータ１３ａ，１３ｂをそれぞれ介してラッチ回路９
ａ，９ｂのクロック端子Ｃに接続される。１４はスキャ
ンＦＦ回路１１ａ，１１ｂのデータを読み出すためのコ
ントロ一ル回路（ＪＴＡＧ回路）である。なお、高速ク
ロック発生回路１２の代わりにテスタから同様の高速ク
ロックを発生させ、この高速クロックのエッジを使いテ
スタから伝送される波形を取り込むことも可能である。
【００３３】終端回路８ａ，８ｂは、テスタのピンエレ
クトロニクス部１ａ，１ｂのインピーダンスとのマッチ
ングを取るために設ける。通常のピンエレクトロニクス
部１ａ，１ｂの出力インピーダンスが５０Ωであるた
め、信号配線３ａ，３ｂおよび終端回路８ａ，８ｂも５
０Ωで製造することで、インピーダンス整合を図ってい
る。なお、終端回路８ａ，８ｂ、ラッチ回路９ａ，９
ｂ、ＦＩＦＯメモリ１０ａ，１０ｂ、スキャンＦＦ回路
１１ａ，１１ｂ、高速クロック発生回路１２、コントロ
ール回路１４は、ＩＣ５の全ピンに印加される測定用信
号の入力波形のタイミングを補正する補正手段を構成す
る。
【００３４】次に、動作について、自動補正する際のタ
イミング波形を示す図５を参照して、説明する。高速ク
ロック発生回路１２からのトリガ信号としての高速クロ
ックは周期１０ｐＳの高速で印加する。図４のＡ点での
波形を反射波２の波形とすると、この時点では全ピンの
タイミングは一致している。この波形は、テストボード
上の信号配線を通りＩＣ５のパッケージ端に到着する時
点では信号配線の長さの違いにより入力ＳＩ１，ＳＩ
２，ＳＩ３に示すように数十ｐＳのスキューが発生す
る。
【００３５】ラッチ回路８ａ，８ｂは入力ＳＩ１のクロ
ックのエッジにより０，１のディジタルデータとして高
速クロック波形の周期毎（立上がりに同期して）にＦＩ
ＦＯメモリ１０ａ，１０ｂにデータを記億させる。ＦＩ
ＦＯメモリ１０ａ，１０ｂの容量はタイミング精度の分
解能に関する為、必要に応じて確保しておく。このた
め、入力ＳＩ１，ＳＩ２，ＳＩ３スキュー値が、０，１
のデータとしてＦＩＦＯメモリ１０ａ，１０ｂに記億さ
れることになる。
【００３６】この記憶されたデータを、コントロール回
路１４を経由してスキャンＦＦ回路１１ａ，１１ｂを使
い、外部（この場合はテスタ）へ取り込む。テスタに取
り込まれたデータは下記の表１に示すようなテーブルと
してキャリブレーション用ファイルとして作成する。
【００３７】
【表１】
【００３８】機能試験を実施する場合には、各波形形成
するタイミング値を各設定に必要なピンに対して一定の
値を設定し、実行する場合にキャリブレーションファイ
ルを参照し各ピン毎の補正を行う。キャリブレーション
ファイルは、上記表１に示すテーブルの１行単位が、高
速クロックの１周期単位（本例では１０ｐＳ単位）とな
っているので、高精度な補正が行える。また、この方式
では、半導体チップの電極部（パッド）までのタイミン
グ補正を実現している。
【００３９】この自動補正を行う概略手法を、図６を参
照して説明する。図において、テスタから信号ＴＤＲ測
定用の信号を全ピンに対して発生させる、つまりピンエ
レクトロニクス部から繰り返し波形を印加し（ステップ
Ｓ１）、高速クロック発生回路１２を動作させてトリガ
信号であるクロック信号を発生させ（ステップＳ２）、
ラッチ回路９ａ，９ｂでテスタより印加された波形を高
速クロック発生回路１２の立ち上がりエッジでラッチさ
せる、つまりＴＤＲ波形の電圧レベルを０，１でラッチ
させる（ステップＳ３）。
【００４０】次いで、ラッチした結果をＦＩＦＯメモリ
１０ａ，１０ｂに書き込む、つまりラッチ回路９ａ，９
ｂの出力をそれぞれＦＩＦＯメモリ１０ａ，１０ｂに高
速ラッチ回路１２のエッジで書き込み（ステップＳ
４）、高速クロックの複数の周期完了後にＦＩＦＯメモ
リ１０ａ，１０ｂヘ各端子のスキュー値が０，１のデー
タとして格納され、つまり、全ピンの電気長がＦＩＦＯ
メモリ１０ａ，１０ｂに０，１のデータとして格納され
る（ステップＳ５）。
【００４１】コントロール回路１４を介してＦＩＦＯメ
モリ１０ａ，１０ｂのデータをそれぞれスキャンＦＦ回
路１１ａ，１１ｂから読み出し（ステップＳ６）、ＦＩ
ＦＯメモリ１０ａ，１０ｂのデータをテスタに読み込み
キャリブレーションファイルを作成し、つまりテスタに
読み込んだデータを元にキャリブレーションファイルを
作成し（ステップＳ７）、テスタで各種波形を発生させ
る場合に、このキャリブレーションシファイルを参照し
て各ピンに対しての補正をする、つまりテスタから機能
試験をする際に、キャリブレーションファイルを参照し
て各ピンに対する波形タイミングの補正を行う（ステッ
プＳ８）。
【００４２】このように、本実施の形態では、各ピン毎
での電気長の違いによるタイミングのスキュー値をＦＩ
ＦＯメモリに記憶させ、ある一定時間経過後にスキャン
ＦＦ回路を介しテスタに読み込むことで補正を行うの
で、高精度でタイミング補正が可能になり、機能試験に
おける高精度タイミングの自動補正が可能になる。
【００４３】実施の形態２．さらにタイミング精度を向
上させる場合には、高速クロックの高性能化が必要にな
ってくるが、低速のクロック発生回路でも図７の回路を
付加することで同様の機能が実現できる。図７は、この
発明の実施の形態２による低速クロック発生回路の出力
端に設ける遅延回路と選択回路を示している。図におい
て、２０はドライバＤＶとコンパレータＣＯＭを含む低
速クロック発生回路、２１は遅延回路であって、この遅
延回路２１は、縦列接続の遅延素子２１ａ〜２１ｃと、
これと並列に設けられた縦列接続の遅延素子２１ｄ，２
１ｅとを含み、遅延素子２１ａと２１ｄの入力側は共通
接続されて低速クロック発生回路２０の出力側に接続さ
れる。遅延素子２１ａ〜２１ｃが第１の遅延時間、遅延
素子２１ｄ，２１ｅが第２の遅延時間を設定している。
【００４４】２２は遅延回路２１で設定されている第１
の遅延時間または第２の遅延時間のいずれかの経路を選
択する選択回路である。選択回路２２は、例えば縦列接
続の遅延素子２２ａ，２２ｂと、遅延素子２２ａの出力
側に一方の入力端が接続され、他方の入力端が遅延素子
２１ｃの出力側に接続されたＡＮＤ回路２２ｃと、遅延
素子２２ｂの出力側に一方の入力端が接続され、他方の
入力端が遅延素子２１ｅの出力側に接続されたＡＮＤ回
路２２ｄと、一方の入力端と他方の入力端がそれぞれＡ
ＮＤ回路２２ｄと２２ｃの出力端に接続されたＯＲ回路
２２ｅとを備える。遅延素子２２ａの入力側にはテスタ
からの選択信号が入力され、ＯＲ回路２２ｅの出力は即
ち選択回路２２の出力は図４の高速クロック発生回路１
２の出力と同様にそれぞれインバータ１３ａ，１３ｂを
介してラッチ回路９ａ，９ｂのクロック端子Ｃに供給さ
れる。なお、低速クロック発生回路２０、遅延回路２１
および選択回路２２はクロック発生手段を構成する。
【００４５】本実施の形態では、２種類の遅延時間を有
する遅延回路を示しているが、低速クロックの周波数と
タイミング分解能に応じて２種類以上の複数の遅延時間
を有する遅延回路を設けてもよい。低速クロック発生回
路２０で発生したクロックの波形を、遅延回路２１を通
すことで遅延素子２１ａ〜２１ｃの経路と遅延素子２２
ｄ，２２ｅの経路それぞれの遅延時間分だけ位相差をも
たせる。この異なった信号を選択回路２２において、選
択回路２２にテスタから送られる選択信号によりいずれ
かを選択し、ラッチ回路９ａ，９ｂに供給する。
【００４６】図８は図７の動作を示すタイミング図であ
る。ここでは遅延回路２１を経由した低速クロックをＣ
１からＣ４まで示している。これらのクロックはそれぞ
れ１０ｐＳ遅延させることができるため低速クロックＣ
１のエッジでまず入力ＳＩ１の波形を取り込み、次に低
速クロックＣ２のエッジで同様に入力ＳＩ１の波形を取
り込み、低速クロックＣ３，Ｃ４についても同様にして
そのエッジで入力ＳＩ１の波形を取り込む。これを他の
入力ＳＩ２，ＳＩ３についても繰り返すことで対応する
ＦＩＦＯメモリ１０ａ，１０ｂ，１０ｃに０，１のデー
タとして記憶させる。
【００４７】そして、この記憶されたデータを、上記実
施の形態１と同様にコントロール回路１４を経由してス
キャンＦＦ回路１１ａ，１１ｂを使い、外部（この場合
はテスタ）へ取り込み、上記表１に示すようなテーブル
としてキャリブレーション用ファイルとして作成する。
【００４８】かくして、本実施の形態では、基本周波数
が低く、タイミング精度が悪いテスタにおいても高精度
のタイミング補正が可能になる。なお、上記において、
高速クロック発生回路および低速クロック発生回路の構
成は、ドライバＤＶとコンパレータＣＯＭを用いる代わ
りに、自励発振器を用いてもよい。
【００４９】
【発明の効果】以上のように、請求項１の発明によれ
ば、テスタから測定用信号を半導体集積回路の全ピンに
対して発生するステップと、トリガ信号を発生するステ
ップと、上記測定信号を上記トリガ信号でラッチするス
テップと、該ラッチされた測定信号をデータとして記憶
手段に記憶するステップと、該記憶手段に記憶したデー
タを上記テスタへ読み出すステップとを含むので、高精
度でタイミング補正が可能になり、機能試験における高
精度タイミングの自動補正が可能になるという効果があ
る。
【００５０】また、請求項２の発明によれば、上記記憶
手段に記憶されたデータは、上記半導体集積回路の全ピ
ンの電気長として格納されるので、機能試験における高
精度タイミングの自動補正に寄与できるという効果があ
る。
【００５１】また、請求項３の発明によれば、上記テス
タに読み込んだデータに基づいてキャリブレーションフ
ァイルを作成するので、機能試験における高精度タイミ
ングの自動補正に寄与できるという効果がある。
【００５２】また、請求項４の発明によれば、上記テス
タから機能試験をする際に、上記キャリブレーションフ
ァイルを参照して上記測定用信号の波形タイミングを補
正するので、効率よく高精度タイミングの自動補正が可
能になるという効果がある。
【００５３】また、請求項５の発明によれば、上記トリ
ガ信号は、高速のクロック信号であるので、機能試験に
おける高精度タイミングの自動補正に寄与できるという
効果がある。
【００５４】また、請求項６の発明によれば、上記トリ
ガ信号は、低速のクロック信号に基づいて複数の遅延時
間を有する異なる信号を生成し、該生成された複数の異
なる信号から選択された信号であるので、基本周波数が
低く、タイミング精度が悪いテスタにおいても高精度の
タイミング補正が可能になるという効果がある。
【００５５】また、請求項７の発明によれば、半導体集
積回路の全ピンに印加される測定用信号の入力波形のタ
イミングを補正する補正手段を備えたので、高精度でタ
イミング補正が可能になり、機能試験における高精度タ
イミングの自動補正が可能になるという効果がある。
【００５６】また、請求項８の発明によれば、上記補正
手段は、クロック信号を発生するクロック発生手段と、
該クロック発生手段からのクロック信号で上記測定用信
号をラッチするラッチ手段と、該ラッチ手段にラッチさ
れた測定信号をデータとして記憶する記憶手段と、該記
憶手段に記憶されたデータを外部に取り出す制御手段と
を有するので、機能試験における高精度タイミングの自
動補正に寄与できるという効果がある。
【００５７】また、請求項９の発明によれば、上記ラッ
チ手段、記憶手段および制御手段は上記半導体集積回路
に内蔵されているので、装置の小型化、低廉化に寄与で
きるという効果がある。
【００５８】また、請求項１０の発明によれば、上記ラ
ッチ手段は、終端回路とラッチ回路からなり、上記記憶
手段はＦＩＦＯメモリとスキャンＦＦ回路からなるの
で、効率よく高精度タイミングの自動補正が可能になる
という効果がある。
【００５９】また、請求項１１の発明によれば、上記ク
ロック発生手段は、高速クロックを発生する高速クロッ
ク発生回路であるので、機能試験における高精度タイミ
ングの自動補正に寄与できるという効果がある。
【００６０】また、請求項１２の発明によれば、上記ク
ロック発生手段は、低速クロックを発生する低速クロッ
ク発生回路と、該低速クロック発生回路の出力に基づい
て複数の遅延時間を有する異なる信号を発生する遅延回
路と、該遅延回路からの異なる信号を選択する選択回路
とを有するので、基本周波数が低く、タイミング精度が
悪いテスタにおいても高精度のタイミング補正が可能に
なるという効果がある。
【００６１】また、請求項１３の発明によれば、請求項
１〜６のいずれかに記載の半導体集積回路の検査方法を
用いて製造されたので、歩留まりがよく、品質の優れた
半導体集積回路が得られるという効果がある。
【００６２】さらに、請求項１４の発明によれば、請求
項７〜１２のいずれかに記載の半導体集積回路の検査装
置を用いて製造されたので、歩留まりがよく、品質の優
れた半導体集積回路が得られるという効果がある。
【図面の簡単な説明】
【図１】 テスタとテストボードを示すブロック図であ
る。
【図２】 図１の構成を縦方向から示した図である。
【図３】 ＴＤＲ手法による信号配線長の求め方を説明
するための図である。
【図４】 この発明の実施の形態１を示す構成図であ
る。
【図５】 自動補正する際のタイミング図である。
【図６】 自動補正を行う概略手法を示すフローチャー
トである。
【図７】 この発明の実施の形態２の要部を示す構成図
である。
【図８】 図７の動作を示すタイミング図である。
【符号の説明】
１ａ，１ｂ テスタのピンエレクトロニクス部、２ａ，
２ｂ ポゴピン、３テストボード、３ａ，３ｂ 信号配
線、５ 半導体集積回路（ＩＣ）、８ａ，８ｂ 終端回
路、９ａ，９ｂ ラッチ回路、１０ａ，１０ｂ ＦＩＦ
Ｏメモリ、１１ａ，１１ｂ スキャンＦＦ回路、１２
高速クロック発生回路、１４ コントロ一ル回路（ＪＴ
ＡＧ回路）、２０ 低速クロック発生回路、２１ 遅延
回路、２２ 選択回路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA00 AB01 AE00 AE06 AE07 AE08 AE10 AE11 AF10 AG07 AH04 AH07 AL00 5F038 CD06 CD09 DF05 DF07 DT03 DT05 DT06 EZ20

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 テスタから測定用信号を半導体集積回路
    の全ピンに対して発生するステップと、 トリガ信号を発生するステップと、 上記測定信号を上記トリガ信号でラッチするステップ
    と、 該ラッチされた測定信号をデータとして記憶手段に記憶
    するステップと、 該記憶手段に記憶したデータを上記テスタへ読み出すス
    テップとを含むことを特徴とする半導体集積回路の検査
    方法。
  2. 【請求項２】 上記記憶手段に記憶されたデータは、上
    記半導体集積回路の全ピンの電気長として格納されるこ
    とを特徴とする請求項１記載の半導体集積回路の検査方
    法。
  3. 【請求項３】 上記テスタに読み込んだデータに基づい
    てキャリブレーションファイルを作成することを特徴と
    する請求項１または２記載の半導体集積回路の検査方
    法。
  4. 【請求項４】 上記テスタから機能試験をする際に、上
    記キャリブレーションファイルを参照して上記測定用信
    号の波形タイミングを補正するようにしたことを特徴と
    する請求項３記載の半導体集積回路の検査方法。
  5. 【請求項５】 上記トリガ信号は、高速のクロック信号
    であることを特徴とする請求項１〜４のいずれかに記載
    の半導体集積回路の検査方法。
  6. 【請求項６】 上記トリガ信号は、低速のクロック信号
    に基づいて複数の遅延時間を有する異なる信号を生成
    し、該生成された複数の異なる信号から選択された信号
    であることを特徴とする請求項１〜４のいずれかに記載
    の半導体集積回路の検査方法。
  7. 【請求項７】 半導体集積回路の全ピンに印加される測
    定用信号の入力波形のタイミングを補正する補正手段を
    備えたことを特徴とする半導体集積回路の検査装置。
  8. 【請求項８】 上記補正手段は、クロック信号を発生す
    るクロック発生手段と、該クロック発生手段からのクロ
    ック信号で上記測定用信号をラッチするラッチ手段と、
    該ラッチ手段にラッチされた測定信号をデータとして記
    憶する記憶手段と、該記憶手段に記憶されたデータを外
    部に取り出す制御手段とを有することを特徴とする請求
    項７記載の半導体集積回路の検査装置。
  9. 【請求項９】 上記ラッチ手段、記憶手段および制御手
    段は上記半導体集積回路に内蔵されていることを特徴と
    する請求項８記載の半導体集積回路の検査装置。
  10. 【請求項１０】 上記ラッチ手段は、終端回路とラッチ
    回路からなり、上記記憶手段はＦＩＦＯメモリとスキャ
    ンＦＦ回路からなることを特徴とする請求項８または９
    記載の半導体集積回路の検査装置。
  11. 【請求項１１】 上記クロック発生手段は、高速クロッ
    クを発生する高速クロック発生回路であることを特徴と
    する請求項８〜１０のいずれかに記載の半導体集積回路
    の検査装置。
  12. 【請求項１２】 上記クロック発生手段は、低速クロッ
    クを発生する低速クロック発生回路と、該低速クロック
    発生回路の出力に基づいて複数の遅延時間を有する異な
    る信号を発生する遅延回路と、該遅延回路からの異なる
    信号を選択する選択回路とを有することを特徴とする請
    求項８〜１０のいずれかに記載の半導体集積回路の検査
    装置。
  13. 【請求項１３】 請求項１〜６のいずれかに記載の半導
    体集積回路の検査方法を用いて製造されたことを特徴と
    する半導体集積回路。
  14. 【請求項１４】 請求項７〜１２のいずれかに記載の半
    導体集積回路の検査装置を用いて製造されたことを特徴
    とする半導体集積回路。
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