KR100794080B1 - 집적 회로 웨이퍼 테스터의 타이밍을 보정하기 위한 시스템 - Google Patents

집적 회로 웨이퍼 테스터의 타이밍을 보정하기 위한 시스템 Download PDF

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Abstract

웨이퍼 레벨 집적 회로(IC) 테스터용의 타이밍 보정 시스템이 개시된다. 각 테스터 채널의 비교 보정 지연을 조정하기 위하여, 상호접속(interconnect) 시스템은 테스터 채널을 테스트받을 웨이퍼 상의 IC 대신에 "보정" 웨이퍼 상의 상호접속 영역과 순차적으로 접속한다. 각 상호접속 영역은 여분의 채널로 조정되어질 채널에 경로 링킹을 제공한다. 보정되고 있는 채널의 프로그램가능한 드라이브 지연 및 여분 채널의 프로그램가능한 비교 및 비교 지연을 표준값으로 설정하여, 보정되고 있는 채널의 드라이브 보정 지연을 조정함으로써 여분의 채널이 테스트 신호 엣지를 샘플링하는 때에 가까운 여분의 채널로 테스트 신호 엣지를 전송한다.
집적 회로(IC), 테스터 채널, 반도체 웨이퍼, 여분의 채널, 타이밍 조정

Description

집적 회로 웨이퍼 테스터의 타이밍을 보정하기 위한 시스템{SYSTEM FOR CALIBRATING TIMING OF AN INTEGRATED CIRCUIT WAFER TESTER}
본 발명은 일반적으로 집적 회로(IC) 웨이퍼 테스터에 관한 것이고, 특히 보정 웨이퍼 상의 테스터와 테스트 프로브 사이의 신호 경로에서 변화를 보상하기 위하여 IC 웨이퍼 테스터 채널의 신호 타이밍을 보정하기 위한 시스템에 관한 것이다.
집적 회로(IC)는 통상 반도체 웨이퍼 상에서 다이(die)의 형태로 제조되고, 이후에 다이는 서로 분리되어 패키징될 수 있다. 불량 IC들을 패키징하는 비용이 발생하지 않도록 하기 위하여 웨이퍼 형태인 동안에 IC들을 테스트하는 것이 바람직하다. 집적 회로 테스터는 입력 단자에 일련의 테스트 신호를 전송하고 예상되는 대로 작동하는지를 결정하기 위하여 IC에 의해 형성되는 출력 신호를 모니터링함으로써 IC를 테스트한다. 전형적인 집적 회로 테스터는 한 세트의 테스터 채널을 실현하는 회로 보드를 포함하는 "테스트 헤드"를 포함한다. 각 테스터 채널은 IC 입력/출력 단자(I/O)에 테스트 신호 입력을 공급하거나 I/O 단자에서 형성되는 IC 출력 신호를 모니터링할 수 있다. 또한 테스터는 테스트받는 웨이퍼 상의 다이의 적합한 I/O 단자에 각 테스터 채널을 링크하기 위한 상호접속(interconnect) 시 스템을 포함한다. 예를 들어 상호접속 시스템은 테스트 헤드 내의 채널과 프로브 카드 사이에 신호를 전송하기 위하여 테스트 헤드로부터 아래로 향하여 연장하는 포고(pogo) 핀의 팁을 받기 위한 접촉 포인트를 포함하는 상부 표면을 갖는 "프로브 카드"를 포함한다. 프로브 카드의 상부 표면 상의 한 세트의 프로브는 IC의 I/O 단자로서 작용하는 IC 다이의 표면 상의 접촉 패드 또는 다른 종류의 접촉 포인트에 배치된다. 또한 프로브 카드는 프로브와 포고 핀 접촉을 연결하기 위한 바이어스 및 다른 도전체를 포함한다. 다이 상의 I/O 단자의 수와 웨이퍼 상의 다이의 수의 곱은 보통 테스터 상의 적합한 채널의 수를 초과하기 때문에, 테스터는 보통 프로브 터치다운 당 웨이퍼의 일부분, 때때로 한 다이만을 테스트한다. 테스트 되는 동안 웨이퍼를 지지하는 "프로버"는 프로브 하에서 테스트될 특정한 세트의 다이를 배치하고 테스팅 동안 웨이퍼를 프로브 팁과 접촉시킨다. 각 테스트가 완료된 후에 프로버는 웨이퍼를 재배치하여(단계들) 테스트되어질 다음 세트의 다이를 프로브가 액세스하도록 한다.
IC를 적절하게 테스트하기 위하여, 테스터는 채널의 동작 타이밍을 조정해야 한다. 제1 테스터 채널이 몇몇 IC 입력 단자에서 IC 입력 신호의 상태를 변경할 경우, 이후의 특정한 시간에 몇몇 IC 출력 단자에서 나타나는 IC 출력 신호에서 특정한 상태 변화를 관찰하기 위한 제2 테스터 채널을 기대할 수도 있다. 적합한 IC 출력 신호 상태 변화가 IC 입력 신호 상태 변화를 뒤따르는 올바른 지연이 발생하지 않는 경우에 IC는 불량인 것으로 판단한다. 따라서 테스터는, 제2 테스터 채널이 그 상태를 결정하기 위한 IC 출력 신호를 샘플링하는 타임에서 입력 신호 상태 를 변경하는 타임에 근접하게 조정해야 한다.
IC 테스터는 모든 채널에 동시에 주기적인 마스터 클럭 신호를 공급함으로써 테스트 이벤트의 타이밍을 조정한다. 채널은 마스터 클럭 신호의 엣지의 타이밍을 참조하여 동작 시간을 결정한다. 그러나 단순히 모든 채널에 동일한 마스터 클럭럭 신호를 공급하는 것은 이벤트의 타이밍을 정확하게 조정하는 것을 보장하는 데 불충분하다. 이에 대한 한 이유는 테스트 헤드 내의 분리된 위치에 채널이 있기 때문에 마스터 클럭 신호가 소스로부터 분리된 신호 경로에 의한 각 채널로 이동해야만 하고, 각 클럭 신호 경로의 길이 또는 전기적인 특성의 차이가 클럭 신호 엣지가 다른 시간에 채널에 도달하도록 할 수 있기 때문이다. 또한 타이밍 차이는 채널 간의 차이로부터 발생할 수 있다. 테스터 채널들이 동일한 설계의 집적 회로로 이루어질 수 있다고 하더라도, 프로세스 변화에 기인하여, 어느 두개의 IC도 정확하게 유사하지 않고 한 IC가 다른 IC보다 약간 더 빠르게 신호를 처리할 수 있다. 또한 채널이 테스트 헤드 내의 분리된 위치에 있기 때문에, 신호가 각 채널 내의 내부 회로 및 도전체를 지나는 속도에 영향을 미치는 빗나간 용량 또는 다른 환경적인 요인을 다르게 하거나 온도 환경을 다르게 할 수 있다. 테스터 채널을 웨이퍼에 링크하는 상호접속 시스템을 통해 신호 경로의 길이 또는 임피던스의 변화는 또한 채널간의 타이밍 변화를 야기한다.
보다 정확한 타이밍 조정을 제공하기 위하여, 이러한 요인에 의해 발생하는 타이밍 변화를 크게 감소시키도록 각 채널의 타이밍을 조정하는 것이 필요하다. 예를 들어 테스터 채널은 전형적으로 마스터 클럭 신호에 관한 위상을 변화시키는 한 세트의 타이밍 신호를 생성하기 위한 타이밍 신호 생성기를 포함한다. 타이밍 신호는 DUT 또는 DUT 출력 신호의 샘플링에 전송되는 테스트 신호에서 상태 변화와 같은 다양한 테스트 이벤트의 타이밍을 제어한다. 어떤 테스터는 채널 간의 타이밍 차이를 보상하기 위하여 마스터 클럭 신호에 대하여 각 채널의 타이밍 신호의 위상을 분리하여 지연시키거나 진전시키기 위한 메카니즘을 제공한다. 다른 테스터는 마스터 클럭 신호에 대하여 각 채널의 타이밍을 분리하여 조정하기 위한 다른 메카니즘을 활용한다.
이러한 타이밍 보정 시스템을 활용하기 위하여, 마스터 클럭 신호에 대하여 채널의 동작의 타이밍을 분리하여 측정하는 것이 필요하다. 전형적으로 각 채널 I/O 단자(예를 들어, 포고 핀)에서 생성된 테스트 신호에서의 상태 변화는 마스터 클럭 신호의 상태 변화의 타이밍과 비교된다. 각 채널에 의해 생성된 타이밍 신호의 상대적인 위상은 출력 테스트 신호에서의 상태 변화가 마스터 클럭 신호의 엣지 상에서 발생하도록 반복적으로 조정될 수 있다. 이것은 모든 채널이 포고 핀의 팁에서 이벤트들에 대해 동일한 상대적 타이밍을 갖도록 한다.
테스트 받는 디바이스에 접촉하는 프로브 핀에서 보다 포고 핀 팁에서의 이벤트 타이밍 측정이 채널 I/O 단자를 웨이퍼 테스트 핀에 링크하는 상호접속 시스템에 의해 제공되는 신호 경로 차이의 원인이 되지는 않지만, 몇몇 이유로 포고 팁에서 보다는 오히려 포고 핀에서 측정이 수행된다. 첫째로, 포고 핀이 보다 크고 넓게 공간을 차지하기 때문에 프로브 팁 보다 포고 핀에 액세스하는 테스트 장치가 훨씬 간편하다. 둘째로, 서로 다른 웨이퍼들은 다른 상호접속 시스템을 필요로 하 기 때문에, 새로운 상호접속 시스템이 요구될 때마다 시스템을 재보정하는 것이 필요할 것이다. 마지막으로, 아마도 가장 중요하게도, 상호접속 시스템 신호 경로 차이에 의해 야기되는 상대적으로 작은 타이밍 스큐(skew)가 자주 무시될 수 있다.
그러나, IC의 동작 주파수가 계속 증가함에 따라, 이벤트가 시간을 맞추는 분해능은 상호접속 시스템을 통한 신호 경로에서의 작은 변화조차 더이상 무시될 수 없는 포인트로 증가되었다. 그러므로 필요한 것은 웨이퍼와 접촉하는 프로브의 팁에서 채널 간의 타이밍 차이를 용이하게 측정할 수 있는 시스템이다.
테스터 채널을 웨이퍼에 상호접속하는 경로와 관련된 다른 요인은 높은 주파수 IC를 테스트하기 위한 테스터의 능력에 부정적인 영향을 미칠 수 있다. 모든 신호 경로가 신호를 감쇄시키고, 신호 감쇄량은 경로 저항 뿐만 아니라 그의 주파수 응답 - 경로의 저항, 캐패시턴스 및 인덕턴스의 함수 - 에 의존한다. 신호 경로는 일반적으로 더 낮은 주파수 신호보다는 더 높은 주파수 신호를 더 감소시킨다. 상대적으로 낮은 주파수 응답을 갖는 신호 경로는 그 목적지에 도착할 때 그 외견상의 상태가 변화하는 만큼 높은 주파수 IC 입력 또는 출력 신호를 감소시킬 수 있다. 따라서 IC 신호의 주파수가 계속 증가함에 따라, 테스트 엔지니어는 높은 주파수 신호를 너무 많이 감소시키지 않도록 상호접속 경로의 주파수 응답에 관심을 집중하게 된다.
그러나 상호접속 시스템 신호 경로의 주파수 응답은 테스트 엔지니어가 기대하는 것은 아닐 수 있다. 주파수 응답은 예들 들어, 제조에서의 오차, 프로브의 뒤틀림 또는 오염 또는 다른 시스템 구성요소, 또는 환경적인 영향에 기인하여 변 화될 수 있다. 상호접속 경로의 주파수 응답이 예상하고 있는 것과 다를 때, 높은 주파수 로직 신호의 상태가 테스터 또는 테스트 중의 IC에 의해 잘못 인식될 수 있고, 그렇지 않으면 양호한 IC가 테스트에 실패할 수 있다.
따라서 또한 필요한 것은 상호접속 시스템의 신호 경로의 주파수 응답을 용이하게 측정하기 위한 시스템이다.
<발명의 요약>
본 발명은 반도체 웨이퍼 상의 다이의 형태인 집적 회로를 테스트하기 위한 집적 회로 테스터에 관한 것이다. 테스터는 집적 회로 단자에 입출력하는 상호접속 시스템을 지나는 경로들에 의해 링크되어 있는 테스터 채널의 세트를 포함한다. 각 채널들은 상호접속 경로를 통해 패드에 테스트 신호를 선택적으로 전송하기 위한 드라이브 회로를 포함한다. 드라이브 회로는 "프로그램가능한 드라이브" 지연과 조정가능한 "드라이브 보정" 지연의 합을 포함하는 지연을 갖는 클럭 신호의 각 엣지를 뒤따르는 테스트 신호의 상태를 변경할 수 있다. 각 채널은 또한 IC 패드에서 생성된 임의의 IC 출력 신호를 수신할 수 있고, "프로그램가능한 비교" 지연과 조정가능한 "비교 보정" 지연의 합을 포함하는 각 클럭 신호 엣지에 따른 지연을 갖는 출력 신호의 상태를 결정할 수 있는 비교 회로를 포함한다. 본 발명은 특히 IC가 테스트 될 때 그 동작이 매우 근접하게 조정될 수 있도록 하기 위해, 테스터 채널들의 드라이브 및 비교 보정 지연들을 조정하기 위한 방법과 장치에 관한 것이다.
본 발명의 제1 양상에 따라, 상호접속 시스템은 패드가 아닌 IC 상의 포인트 에 여분의 테스터 채널을 링크하는 추가의 경로를 제공하는데 적합하다.
본 발명의 제2 양상에 따라, IC 패드에 액세스하는 각 테스터 채널의 타이밍을 조정하기 위하여, 상호접속 시스템은 연속적으로 테스터 채널 및 여분의 채널을 보정 웨이퍼 상의 한 세트의 커넥터 영역에 접속한다. 각 상호접속 영역은 여분의 테스터 채널로 이끄는 상호접속 경로를 조정하기 위하여 하나의 테스트 채널로 이끄는 상호접속 경로를 링크하기 위한 도전성 경로에 의해 접속되는 한쌍의 단자를 포함한다. 그러므로 각 커넥터 영역은 분리된 테스터 채널이 여분의 테스터 채널로부터 테스트 신호를 수신하거나 또는 여분의 테스터 채널에 테스트 신호를 전송하도록 한다.
본 발명의 제3 양상에 따라, 조정될 각 테스터 채널은 동일한 프로그램가능한 드라이브 지연을 갖는 선택된 클럭 신호 엣지를 뒷따르는 출력 테스트 신호에서 엣지를 생성하도록 프로그램된다. 그리고 각 테스터 채널은 출력 테스트 신호 엣지가 여분의 테스터 채널에 전송되도록 보정 웨이퍼 상의 하나의 상호접속 영역을 통해 여분의 채널에 링크된다. 여분의 테스터 채널은 선택된 클럭 신호 펄스 후의 고정된 지연을 갖는 테스트 신호를 반복적으로 샘플링하도록 프로그램된다. 각 테스터 채널의 드라이브 보정 지연은 여분의 채널이, 엣지에 가능한한 근접한 테스트 신호를 샘플링할 때까지 반복적으로 조정된다.
본 발명의 제4 양상에 따라, 각 테스터 채널의 드라이브 보정 지연이 조정된 후에, 상호접속 시스템을 통해 액세스될 때, 보정 웨이퍼 상의 추가의 상호접속 영역을 통해 테스터 채널 쌍들이 링크된다. 이어서 각 쌍의 하나의 테스터 채널은 알려진 프로그램가능한 지연으로 그 쌍의 다른 테스터 채널로 테스트 신호를 전송한다. 그 쌍의 다른 테스터 채널은 동일한 알려진 프로그램가능한 지연으로 테스트 신호를 샘플링하도록 프로그램된다. 그리고 다른 테스터 채널의 비교 보정 지연이 테스트 신호 엣지에 가능한한 근접한 테스트 신호를 샘플링할 때까지 다른 테스터 채널의 비교 보정 지연을 반복적으로 조정한다. 그 다음에 각 쌍의 두 채널의 역할이 바뀌어지고 프로세스는 다른 테스터 채널의 비교 보정 지연을 조정하도록 반복된다.
상술된 시스템은 그 I/O 단자에서 발생하는 이벤트에 대하여가 아니라, 테스트 동안의 IC 패드와 접촉하는 프로브의 팁에서 발생하는 이벤트에 대하여, 테스터 채널의 드라이브 및 비교 타이밍을 조정한다. 따라서 종래 기술의 시스템과 달리, 본 발명의 보정 시스템은 단지 테스터 채널에서가 아니라 테스트되는 IC에 테스터 채널을 링크하는 신호 경로에서의 차이의 원인이 되는 타이밍을 보정한다. 이는 IC 단자에서의 이벤트의 타이밍에 대한 매우 정밀한 제어를 필요로 하는 높은 주파수 IC의 테스트를 가능하게 한다.
따라서 본 발명의 목적은 테스트 동작이 근접하게 조정될 수 있도록 하기 위해, IC 테스터 채널의 드라이브 및 비교 보정 지연을 조정하기 위한 시스템을 제공한다.
특히 본 명세서의 결론 부분은 본 발명의 내용을 지적하고 분명하게 청구한다. 그러나 본 기술 분야의 숙련된 자는 유사한 참조 부호가 유사한 구성요소를 지칭하는 첨부된 도면을 참조하여 명세서의 나머지 부분을 읽음으로써, 추가의 이 점 및 목적과 함께, 본 발명의 구성 및 동작 방법을 모두 잘 이해할 수 있을 것이다.
도 1은 반도체 웨이퍼 상의 다이 형성 시 IC들을 테스트하기 위한 통상의 종래 기술의 집적 회로(IC) 테스트의 간략화된 단면의 정면도.
도 2는 종래 기술의 반도체 웨이퍼의 간략화된 평면도.
도 3은 도 1의 테스터를 도시하는 블록도.
도 4는 도 3의 테스터의 테스터 채널 중 하나를 간략화된 블록 다이어그램 형태로 도시한 도면.
도 5는 도 4의 반도체 웨이퍼의 IC의 간략화된 평면도.
도 6-13은 도 5의 IC를 테스트하기 위한 IC 테스터의 테스터 채널의 타이밍을 조정하는데 사용하기 위한 본 발명에 따른 반도체 보정 웨이퍼의 상호접속 영역 세트의 간략화된 평면도.
도 14는 2개의 테스터 채널을 상호접속하기 위한 본 발명에 따른 상호접속 영역을 도시하는 블록도.
도 15-17는 본 발명에 따른 타이밍 보정 처리 동안 도 14의 테스터 채널 내의 여러 신호들 간의 타이밍 관계를 도시하는 도면.
도 18은 도 3의 IC 테스터의 테스터 채널의 타이밍을 조정하는데 사용하기 위한 본 발명에 따른 반도체 보정 웨이퍼의 다른 상호접속 영역의 간략화된 평면도.
도 19-21은 본 발명에 따른 타이밍 보정 처리 동안 도 3의 테스터 채널 내의 여러 신호들 간의 타이밍 관계를 도시하는 도면.
도 22는 테스트될 IC의 간략화된 평면도.
도 23-29는 도 22의 IC를 테스트하는 IC 테스터의 테스터 채널의 타이밍을 조정하는데 사용하기 위한 본 발명에 따른 반도체 보정 웨이퍼의 상호접속 영역 세트의 간략화된 평면도.
도 30은 본 발명에 따라 측정 유닛에 선을 그은 집적 회로 테스터의 간략화된 블록도.
도 31은 도 30의 집적 회로 테스터 및 측정 유닛의 간략화된 단면의 정면도.
도 32는 종래의 플라이-바이(fly-by) 상호접속 시스템을 통해 IC 패드에 접속된 종래 기술의 테스터 채널을 형성하는 블록도를 도시하는 도면.
도 1은 반도체 웨이퍼(14)상의 여러 다이 중 하나로서 구현되는 IC 소자(12)를 테스트하기 위한 통상의 종래 기술의 집적 회로(IC) 테스터(10)의 간략화된 단면의 정면도이다. 도 2는 많은 수의 IC(12)를 구현하는 웨이퍼의 간략화된 평면도이다. 테스터(10)는 한 세트의 테스터 채널을 구현하는 회로 보드를 포함하는 "테스트 헤드"(16)라 불리는 섀시(chassis)를 포함한다. 각 테스터 채널은 IC(12)의 입력/출력(I/O) 단자에 테스트 신호 입력을 제공 및/또는 그 상태를 결정하기 위해 그 I/O 단자에 생성된 IC 출력 신호를 모니터링할 수 있다. 테스터(10)는 또한, 테스트될 IC(12)의 표면 상의 적합한 I/O 단자에, 테스트 헤드(16) 내의 각 테스터 채널을 링크하기 위한 상호접속 시스템(18)을 포함한다. 이 예에서, 상호접속 시스템(18)은 테스트 헤드 및 프로브 카드(20) 내의 채널 사이의 신호를 전달하기 위해 테스트 헤드(16)로부터 아래쪽으로 연장되는 포고(pogo) 핀(22)(또는 동축 케이블과 같은 다른 상호접속 구조들)의 팁을 수신하기 위해 접촉 포인트를 포함한 상부면을 갖는 프로브 카드(20)를 포함한다. 프로브 카드(20)의 하부측 상에 프로브 세트(24)(예를 들어, 마이크로스프링(microspring) 컨택트)를 IC의 I/O, 전력 및 접지 단자로서 작용하는 IC(12)의 표면상의 패드를 액세싱하도록 구성한다. 프로브 카드(20) 내의 도전체(도시되지 않음)는 각 포고 핀(22)을 하나 이상의 프로브(24)에 링크하여 테스터 채널과 IC(12)의 I/O 단자 간의 신호 경로를 완성한다. 몇가지 경우에서, 저항 및 캐패시터와 같은 여러 수동 소자들은 프로브 카드(20) 상에 장착되어 이들 신호 경로의 주파수 응답에 영향을 줄 수 있다. 웨이퍼(14)는 많은 수의 IC(12)를 구현하고, 각 IC는 많은 I/O 단자를 가지기 때문에, 테스터(10)는 웨이퍼(14) 상의 모든 IC(12)를 동시에 테스트할 만큼 충분한 채널을 가지지 못한다. 테스터(10)가 하나의 IC(12)만을 혹은 단지 몇 개의 IC(12)를 동시에 테스트할 수 있기 때문에, 웨이퍼(14)를 지탱하는 "프로버"(25)는 프로브(24) 하에서 테스트될 특정 IC(또는 IC들)(12)를 위치시켜 프로브에 접촉시킨다. 각 테스트가 완료된 후 프로버(25)는 웨이퍼(14)를 재위치("단계")시켜서 상기 프로브는 테스트될 다음 IC(또는 IC들)를 액세스할 수 있다.
도 3은 도 1의 테스터(10)를 도시하는 블록도이다. 테스트 헤드(16)는 버스(28)를 통해 호스트 컴퓨터(30)에 상호접속된 한 세트의 테스터 채널(26)을 포 함한다. 테스트 전에, 호스트 컴퓨터(30)는 클럭 생성기(32)에 의해 생성되고, 모든 테스트 채널(26)로 분배되는 주기적 CLOCK 신호의 엣지에 응답하여, 일련의 테스트 활성화를 행하도록 각 채널(26)을 프로그래밍한다. 상호접속 시스템(18)은 테스터 채널(26)의 채널 I/O 단자(34)를 IC(12) 상의 테스트 포인트(36)에 링크시킨다.
도 4는 도 3의 테스터 채널(26) 중 하나를 간략화된 블록도 형태로 도시한다. 테스터 채널(26)은 IC 단자(36)에 테스트 신호를 전송하기 위해 삼상(tristate) 버퍼(40)를 포함한다. 아날로그 비교기 회로(42)는 IC 단자(36)에서 생성된 IC 출력 신호를 기준 전압(REF)과 비교하여, IC 출력 신호의 상태를 나타내는 디지털 출력 신호 STATE를 생성한다. 디지털 비교기(43)는 IC 출력 신호가 그 예상 상태인지 여부를 가리키는 FAIL 신호를 생성하도록, 그 예상 상태(EXPECT)를 나타내는 데이타에, IC 출력 신호(STATE)를 비교한다. 데이타 획득 시스템(44)은 각 테스트 사이클 동안 호스트 컴퓨터(30)에 FAIL 데이타를 전달한다.
CLOCK 신호의 각 엣지는, 채널(26)이 테스트의 시작 전에 도 3의 호스트 컴퓨터(30)에 의해 공급된 데이타를 프로그래밍함으로써 규정된 하나 이상의 활성화를 수행하는 테스트 사이클의 시작을 마킹한다. 제어 및 타이밍 회로(46)는, 신호 Z를 통해 버퍼(40)를 활성화 또는 삼상화, 버퍼의 입력 신호(DRIVE)를 하이 혹은 로우로 구동, 및/또는 FAIL 데이타를 획득하도록 EXPECT 데이타를 비교기(43)에 공급하여 COMPARE 신호를 통해 획득 시스템(44)을 시그널링함으로써, CLOCK 신호의 각 엣지에 응답할 수 있다.
호스트 컴퓨터(30)는 버스(28)(도 3)를 통해 각 채널(26)로 보정 데이타를 공급하여, 제어 및 타이밍 회로(46)에 의해 생성된 DRIVE, Z 및 COMPARE 신호의 타이밍을 보정한다. 예를 들어, 테스트 동안 채널(24)(1)은 테스트 포인트(36(1))를 테스트하도록 보내진 테스트 신호의 상태를 변화시키고, 테스터 채널(26(2))은 테스트 포인트(36(2))에서 나타나는 IC 출력 신호에서의 특정 상태 변화를 N nanoseconds 후에 관측하는 것을 예상한다고 가정하자. 출력 신호 상태가 입력 신호 상태 변화를 뒤따르는 정확한 지연을 가지고, 테스트 포인트(36(2))에서 발생하지 않으면, IC(12)가 결함이 있다고 가정할 것이다. 따라서, 테스터(10)는 임의의 테스터 채널(26)이 테스트 신호의 상태를 변화하는 시간과, 임의의 다른 테스터 채널(26)이 IC 출력 신호를 순차 샘플링하는 시간을 면밀히 조정할 수 있어야만 한다.
모든 채널(26)이 동일한 CLOCK 신호의 엣지에 관련하여 그들의 활성화를 시간정하기 때문에, 이들 활성화는 면밀히 동기화될 수 있다. 그러나, CLOCK 신호를 각 채널(26)에 전하는 경로(38)(도 3)의 길이 및 전기적 특성에서의 차이는 클럭 신호 엣지를 약간 상이한 타이밍으로 채널에 도달하게 유발할 수 있어서, 테스트 이벤트의 조정에 불리한 영향을 미칠 수 있다. 또한, 타이밍 차이는 여러 채널 컴포넌트(40-46)(도 4)의 고유 지연에서의 채널-대-채널 변화 또는 테스터 채널(26)을 IC 패드(36)에 링크하는 상호접속 시스템(18)을 통해 신호 경로의 임피던스 특성이나 길이에서의 변화로부터 유발될 수 있다.
따라서, 호스트 컴퓨터(30)는 이러한 변화를 고려하도록 CLOCK 신호에 대한 채널에 의해 수행되는 테스트 이벤트의 타이밍을 조정하기 위해, 보정 데이타를 제어 및 타이밍 회로(46)에 공급하여, 모든 채널이 테스트 신호 상태 변화 및 출력 신호 샘플링을 면밀히 조정할 수 있도록 한다.
도 4를 참조할 때, CLOCK 신호 엣지와 IC 단자(36)에서의 테스트 신호 엣지의 출현 간의 전체 드라이브 지연 DDT는 하기의 지연들의 합과 같다.
DDX : 제어 및 타이밍 회로의 고유 드라이브 지연
DDC : 보정 데이타에 의해 제어되는 드라이브 보정 지연
DPD : 프로그램 데이타에 의해 호스트 컴퓨터로부터 각 테스트 사이클 동안 설정된 프로그래밍가능한 드라이브 지연
DD : 삼상 드라이버의 고유 지연, 및
DCP : 테스터 채널과 IC 단자 간의 고유 경로 지연
따라서, DDT = DDX + DDC + DPD + DD +DCP 이다.
호스트 컴퓨터(30)는 모든 테스터 채널에 대하여 DDC를 조정하기 위해 제어 및 타이밍 회로(46)에 공급된 보정 데이타를 사용하여, 예를 들어 프로그래밍가능한 지연 DPD가 0이면, 전체 지연 DT는 모든 채널에 대하여 상수 K이다.
따라서, K = DDT + DDC + DD + DDP이다.
따라서, 테스트 동안, 제어 및 타이밍 회로(46)로 입력된 프로그램 데이타가 그것을 구별하여 CLOCK 신호 엣지 다음의 T의 프로그래밍가능한 지연 DPD를 가지고, IC 단자(36)로 테스트 신호 엣지를 전송하면, 테스트 신호 엣지는 실제적으로, CLOCK 신호 엣지 다음에 T+K의 지연을 가지고 단자(36)에 도달할 것이다. K의 추가적인 일정 지연은, 모든 채널들이 동일한 추가적인 일정 드라이브 지연을 제공하기 때문에 문제가 되지 않는다.
CLOCK 신호 엣지와 COMPARE 신호 간의 실제 지연은
DCT = DCI + DCC + DPC + DC + DCF이다.
여기서, DCI가 제어 및 타이밍 회로의 고유 비교 지연이면, DCC는 제어 및 타이밍 회로(46)로 입력된 보정 데이타에 의해 제어된 드라이브 보정 지연이며, DPD는 호스트 컴퓨터로부터의 프로그램 데이타에 의해 각 테스트 사이클 동안 설정된 프로그래밍가능한 비교 지연이며, DC는 테스터 채널과 IC 단자 간의 고유 비교 경로 지연이다.
IC 출력 신호가 CLOCK 신호 엣지 다음의 지연 T를 가지고 샘플링될 것임을 프로그램 데이타가 제어 및 타이밍 회로(46)에 알리면, 제어 및 타이밍 회로(46)는 CLOCK 신호에 후속하는 T의 지연으로가 아니라, CLOCK 신호의 36 T + K 초 후에 나타났던 것처럼, FAIL 데이타가 IC 출력 신호의 상태를 나타내는 정확한 순간에, COMPARE 신호를 보정 드라이브 지연으로 어써팅한다. 이것은, T 드라이브 지연 및 T 비교 지연이 IC 단자(36)에서의 이벤트에 대해 동일한 의미를 가짐을 확실하게 한다.
호스트 컴퓨터(30)는 각 채널에 대해 비교 보정 지연 DCC를 조정하여, 프로그래밍가능한 비교 지연 DPCP가 어떤 값 T이면, 타이밍 회로(46)는 지연 DCT = T + K + DCP를 가지고 COMPARE 신호를 어써팅한다.
종래 기술의 타이밍 보정
종래 기술에서의 타이밍 보정 시스템은 통상, CLOCK 신호 엣지 다음의 동일한 프로그래밍가능한 드라이브 지연에 대해 모든 테스터 채널(26)을 세팅한 후, 포고 핀(22)(도 1)의 팁에서 나타나는 채널(26)로부터의 테스트 신호들 간의 타이밍 스큐를 측정하기 위해 웨이브 크레스트 박스(wave crest box)와 같은 오실로스코프 혹은 다른 간격 측정 장치를 도입한다. 이러한 시스템은 제어 및 타이밍 회로(46)(도 4)로 입력되는 보정 데이타를 반복적으로 조정하여, 동일한 명목 지연 동안 채널들이 프로그래밍될 때 포고 핀 팁에서 여러 채널들의 테스트 신호 출력들 간의 최소한의 측정가능한 타이밍 스큐 차이가 존재한다. Z 신호 지연은 유사한 방식으로 보정된다.
각 채널(26)에 대한 COMPARE 신호 타이밍은 통상적으로 DRIVE 신호 타이밍이 보정된 이후에 보정된다. 그렇게 하기 위한 하나의 방법은, 각 CLOCK 신호 펄스 이후에 어떠한 알려진 시간에서 개방 혹은 페쇄 회로화된 프로브 팁으로 DRIVE 신호 엣지를 세팅하도록 채널을 프로그래밍하는 것이다. 그 후, 엣지는 비교 회로(42)로 반사된다. REF 전압 및 EXPECT 데이타는 FAIL 신호가, 각각의 반사된 DRIVE 신호 엣지에 응답하여, 상태를 변화하게 하도록 설정한다. 그 후, 각 채널(26)의 제어 및 타이밍 회로(46)로 입력된 보정 데이타는, 획득 시스템(44)이 상태를 변화시키는 것처럼, FAIL 신호를 샘플링할 때까지 반복적으로 조정된다.
포고 핀(22)이 프로브(24)보다 더 크고 더 넓게 공간차지하게되어서, 테스트 장비가 접속하기에 훨씬 더 쉽기 때문에, 보정 처리는 IC 테스트 포인트(36)에 접촉하는 프로브(24)의 팁에서보다는 포고 핀(22)(도 1)의 팁에서 수행된다. 프로브 카드(20) 및 프로브(24)를 통한 신호 경로에서의 변화가 채널들(26) 간의 타이밍 차이를 증가시켰으나, 이러한 변화는 과거에는 무시할 정도로 작았었다. 그러나, IC 입력 및 출력 신호 주파수가 증가함에 따라, 테스터 채널(16)의 타이밍을 보정할 때, 상호접속 시스템(18)을 통한 신호 경로 간의 변화가 중요해졌으며, 설명되어야만 한다. 따라서, 채널(26)의 타이밍을 보정할 때, 보다 액세스하기 쉬운 포고 핀(22)의 팁에서보다는, 프로브(24)의 팁에서 출력 신호 스큐를 측정하는 것이 바람직하다. 본 발명은 이것을 행할 수 있게 해주었다.
드라이브 보정
본 발명은 상호접속 시스템(18)을 통해 타임 지연을 설명하기 위해, 프로브(24)의 팁에서 테스터(10)(도 3)의 채널(26)의 드라이브 및 비교 타이밍을 보정하기 위한 방법을 제공한다. 상기 방법은, IC(12)와 크기 및 형태에서 적절히 유사한 "상호접속 영역" 세트를 사용하게 한다. 각 상호접속 영역은 테스트될 웨이퍼(14)의 크기 및 형태와 유사할 수 있는 별개의 "보정" 웨이퍼 상에서 적절히 구현된다.
보정 프로세스 동안, 보정용 웨이퍼는 테스트될 웨이퍼 대신에 프로버(25)(도 1) 상에 배치된다. 상호접속 영역들이 테스트될 웨이퍼(14) 상에 구현될 수 있다.
도 5는 테스트될 웨이퍼(14)의 IC(12)의 간략한 평면도이다. 이 예에서, IC(12)는 도 4의 프로브(24)들에 의해 액세스될 표면 상의 8개 패드(36(1)-36(8)) 세트를 포함한다.
도 6-13은 도 5의 테스트 IC(12)에 필요한 8개 테스터 채널(26)들의 타이밍을 보정할 경우 사용되는 보정용 웨이퍼 상에 구현될 수 있는 8개의 상호접속 영역(41-48) 세트를 나타낸다. 각 테스트 영역(41-48)은 도 5의 IC(12)가 차지하는 영역과 동일한 크기 및 형태를 가지는 보정용 웨이퍼의 영역을 차지하고 프로버(25)(도 1)가 그것을 프로브(24)들의 쌍의 팁들과 접촉하게 위치시키도록 배치되는 패드들(50, 52)의 쌍을 구현할 수 있다. 특히, 각 테스트 영역(41-48)은 도 5의 IC(12)의 패드들(36(1)-36(8))중 대응하는 패드와 동일한 상대적 위치를 갖는 제1 패드(50(1)-50(8)) 및 IC(12) 내의 임의의 패드(36)의 위치와 대응되지 않는 위치에서 테스트 영역 내에 위치하는 제2 패드(52)를 포함한다. 도 1의 테스터(10)는 그 프로브를 여분의 채널(26)에 접속하기 위해 상호접속(18)을 통한 신호 경로와 패드(52)에 접촉하기 위한 여분의 프로브(24)를 구비한다. IC(12)가 테스트 중의 프로브(24)들 아래에 위치할 경우, 여분의 프로브(24)는 어떤 패드(36)에도 접촉하지 않는다. 각 테스트 영역(41-48)은 또한 2개 패드들을 상호접속하는 도전체(54)를 포함한다. 모든 테스트 영역들(41-48)의 도전체(54)들은 패드 사이의 거리가 서로 다름에도 불구하고 적당하게 균일한 길이를 갖는다.
도 14를 참조하면, 채널(26(1))의 DRIVE 신호 타이밍을 보정하기 위해, 프로버(25)(도 1)는 먼저 프로브(24)들 아래에 상호접속 영역(41)을 위치시킨다. 테스트 동안 채널(26(1))을 IC(12)(도 5)의 접촉 패드(36(1))에 연결하는 프로브(24(1))는 지금 채널(26(1))을 패드(50(1))에 연결한다. 여분의 프로브(24(9))는 여분의 테스터 채널(26(9))을 패드(52)에 연결한다. 그 결과, 테스터 채널(26(1))이 출력 테스트 신호를 생성할 경우, 그 신호는 패드(50(1))를 지나 도전체(54)를 통해 패드(52)까지 전달된 후, 다시 채널(26(9))로 전달된다.
예를 들면, 호스트 컴퓨터(30)(도 3)는, DRIVE 신호를 로우에서, 선택된 CLOCK 신호 펄스들을 뒤따르는 선택된 프로그램가능한 드라이브 지연(DFD = X nanoseconds)을 갖는 하이로 구동하도록 채널(26(1))을 프로그램하고, CLOCK 신호 펄스들을 뒤따르는 일정한 프로그램가능한 비교 지연(DCD = Y nanoseconds)으로 복귀하는(returning) DRIVE 신호를 샘플하도록 여분의 채널(26(9))을 프로그램한다. 비교기(43)의 FAIL 데이타 출력이 DRIVE 신호 엣지에 응답하여 상태를 변화시키도록 하기 위해 채널(26(9))에 대한 제어 및 타이밍 회로(46)(도 4)의 REF 신호 및 EXPECT 데이타 출력이 설정된다.
도 15-17은, 도 14의 채널(26(9))에 도달하는 CLOCK 신호 엣지, 패드(50(1))에 도달하는 TEST 신호 엣지, 채널(26(9)) 내의 획득 시스템(acquisition system)(44)에 도달하는 FAIL 신호 엣지, 및 FAIL 신호의 샘플링을 시작할 때의 COMPARE 신호 엣지 사이의 다양한 관계를 나타내는 타이밍도이다.
보정 프로세스 동안, 호스트 컴퓨터(30)가 COMPARE 신호 타이밍을 변화시키지 않기 때문에, 시간 T1에서의 각 CLOCK 신호 엣지와 시간 T4에서의 COMPARE 신호 엣지 사이의 간격은 고정된 채로 남아있다. TEST와 FAIL 신호들 사이의 간격은, 패드(50(1))와 채널(26(9)) 사이의 고유한 신호 경로 지연의 조정할 수 없는 함수이기 때문에, 역시 고정된 채로 남아있다. 그러나, 보정 프로세스 동안 호스트 컴퓨터(30)는, 채널(26(1))의 드라이브 보정 지연 DDC을 반복적으로 조정함으로써 TEST 신호 보정 프로세스 동안 시간 T1에서의 CLOCK 신호 엣지와 시간 T2에서의 TEST 신호 엣지 사이의 간격을 반복적으로 조정한다. 도 15에 나타낸 바와 같이 시간 T3에서의 FAIL 엣지 이후 시간 T4에서의 COMPARE 엣지가 발생하는 경우, TEST 및 FAIL 신호 엣지 모두가 COMPARE 엣지에 비해 나중에 발생하도록 호스트 컴퓨터(30)가 테스터 채널(26(1))의 드라이브 보정 지연 DDC을 증가시켜 DRIVE 신호 지연을 증가시킨다. 반대로, 도 16에 나타낸 바와 같이 시간 T3에서의 FAIL 엣지 이전에 시간 T4에서의 COMPARE 엣지가 발생할 경우, TEST 및 FAIL 신호 엣지 모두가 COMPARE 신호 엣지보다 일찍 발생하도록 호스트 컴퓨터(30)가 테스터 채널(26(1))의 드라이브 보정 지연 DDC을 감소시킨다. 호스트 컴퓨터(30)는, 도 17에 나타낸 바와 같이 COMPARE 신호가 상태를 변화시키는 경우 시간 T4에 가능한 한 가깝게 FAIL 엣지가 발생할 때까지 과정을 되풀이하여 반복한다.
그 다음, 프로버(25)(도 1)는 상호접속 영역(42)(도 7)을 프로브(24)들 아래 에 위치시켜 채널(26(2))을 여분의 채널(26(9))에 연결하고 상술한 드라이브 보정 프로세스를 반복하여 채널(26(1))의 드라이브 보정 지연을 조정하는 것과 같은 방식으로 채널(26(2))의 드라이브 보정 지연 DDC을 조정한다. 그렇게 할 경우, 호스트 컴퓨터(30)는 채널(26(2))을, 채널(26(1))을 설정하는 동일한 프로그램가능한 드라이브 및 비교 지연 T로 설정한다. 따라서, 채널(26(2)) 보정 동안 CLOCK-to-COMPARE 엣지 간격(T1과 T4 사이의 간격)은 채널(26(1)) 보정 프로세스 동안의 것과 동일할 것이다. 그러므로, 채널(26(2))에 대한 보정 프로세스의 마지막에서는, 유사한 프로그램가능한 DRIVE 신호 DFD를 가질 경우마다 동일한 전체 TEST 신호 지연 T2 - T1을 가질 것이다.
남아있는 6개 테스터 채널들(26(3)-26(8))의 드라이브 보정 지연 DDC가 각각 도 8-13의 상호접속 영역(43-48)을 사용하여 유사한 방식으로 조정될 경우, 모든 채널들(26(1)-26(8))은, 동일한 프로그램가능한 드라이브 지연 DFD을 가질 경우 IC(12) 상의 패드(36)에서의 TEST 신호의 도달과 CLOCK 신호 엣지 사이에 실질적으로 동일한 지연을 제공할 것이다.
비교 보정(Compare Calibration)
모든 채널(26)에 대해 드라이브 경로들을 보정하면, 호스트 컴퓨터(30)는 비교 신호 경로들을 보정할 수 있을 것이다. 비교 보정시 돕기 위해 도 18에 나타낸 바와 같이 추가 상호접속 영역(60)을 제공할 수 있다. 기준 영역(reference area)(60)은 IC(12)의 패드(36)와 유사하게 배치되는 패드(62)의 세트를 가진다. 도 6-13의 도전체(54)와 유사한 길이를 적절하게 갖는 도전체(64)의 세트는 패드(62)들의 쌍을 상호접속한다. 따라서, 상호접속 영역(60)의 패드(62)가 프로브(24)에 의해 접촉되면, 각 채널(26)은 상호접속 패드(62)를 통해 다른 채널(26)로 테스트 신호를 전송할 수 있다.
도 19-21은 비교 보정 프로세스 동안 다양한 테스터 채널들의 CLOCK, TEST, FAIL 및 COMPARE 신호들 사이의 타이밍 관계를 나타낸다. 상호접속 영역(60)이 테스터 프로브들 아래에 위치하면, 시간 T2에서 패드(62)로 테스트 신호 엣지를 송신함으로써 시간 T1에 도달하는 각 CLOCK 신호 엣지에 응답하도록 T의 동일한 프로그램가능한 드라이브 지연에 대해 상호접속된 각 쌍들중 하나의 채널(26)을 프로그램한다. 이로 인해 FAIL 신호는 CLOCK 신호 엣지를 뒤따르는 시간 T3에서의 상태를 변화시킨다. 지연 T2-T1 및 T3-T1은 고정되고 비교 보정 프로세스 동안 변화하지 않는다. T의 프로그램가능한 COMPARE 신호 지연 DCD를 가지도록 호스트 컴퓨터(30)는 각 상호접속된 쌍들중 다른 채널(26)을 프로그램한다. 상술한 바와 같이, COMPARE 신호에 대한 전체 지연 T4-T1은 DDC와 제어 및 타이밍 회로(46)의 고유한 보정 지연들의 합일 것이다. 도 19에 나타낸 바와 같이, 수신 채널(26)에 의해 생성되는 샘플된 FAIL 데이타가 시간 T4에서의 COMPARE 신호 엣지가 시간 T3에서의 FAIL 엣지를 뒤따르는 것을 나타낼 때마다, 호스트 컴퓨터(30)는 수신 채널(26)의 비교 보정 지연 DCC을 감소시켜 COMPARE 신호 엣지를 전진시킨다. 반대로, 도 20에 나타낸 바와 같이, 수신 채널(26)에 의해 생성되는 샘플된 FAIL 데이타가 시간 T4 에서의 COMPARE 신호 엣지가 시간 T3에서의 FAIL 엣지를 선행하는 것을 나타낼 때마다, 호스트 컴퓨터(30)는 수신 채널(26)의 비교 보정 지연 DCC을 증가시켜 COMPARE 신호 엣지를 후퇴시킨다. COMPARE 신호 엣지가 시간 T3에서의 FAIL 신호 엣지와 가능한 한 근접하게 일치하는 경우, 수신 채널(26)에 대한 비교 보정 프로세스는 종료한다. 그 다음, 남아있는 채널(26)을 비교 보정하도록 송신 및 수신 채널(26)들의 역할이 뒤바뀐 상태에서 비교 보정 프로세스이 반복된다.
도 6-13의 상호접속 영역 패턴들은, 단지 단일 여분 채널(26(9))의 비교 기능이 모든 다른 채널들(26(1)-26(8))의 드라이브 신호 타이밍을 보정하는데 사용되는 보정 프로세스를 위해 설계된다. 그러나, 비교 기준으로서 단일 여분 채널을 사용하기 위해서는 보정될 각 채널(26(1)-26(8))에 대해 하나의 상호접속 영역(41-48)을 제공할 필요가 있고 또한 모든 채널(26(1)-26(8))들이 차례대로 보정되어야 한다. IC(12)가 단지 8개 대신 수백개 패드(36)를 가질 경우, 드라이브 보정 프로세스는 시간이 많이 소요되고 많은 수의 상호접속 영역들을 필요로 한다. 1개 대신에 비교 기준으로서 N개 여분 채널들을 사용하면 약 N 인자 만큼 필요로 하는 시간 및 상호접속 영역들의 수를 줄일 수 있다.
도 22는 도 3의 테스터의 채널(26(1)-26(12))들에 의해 테스트될 수 있는 12개 패드(36)를 갖는 IC를 나타낸다. 이러한 구성은 단지 하나의 여분 채널이 비교 기준으로 사용될 경우 드라이브 보정에 대해 12개의 테스트 영역들을 필요로 한다. 그러나, 2개의 여분 채널(26(13), 26(14))이 비교 기준으로서 이용가능할 경우, 단지 7개의 상호접속 영역들만이 필요로 한다. 도 23-28은 필요한 7개 상호접속 영역(71-76)들중 6개를 나타낸다. 기준 영역(71)은 2개의 여분 채널(26(13), 26(14))에 의해 액세스되는 패드(52(1), 52(2))의 제1 쌍을 포함한다. 영역(71) 내의 패드(50(1), 50(2))의 제2 쌍은 도 22의 IC(12)의 패드(36(1), 36(2))들의 쌍을 액세스하는 채널(26(1), 26(2))에 의해 액세스된다. 기준 영역(72-76)은, 각 영역(72-76) 내의 패드들의 제2 쌍이 IC(12)의 패드(36)들의 서로 다른 쌍에 대응하도록 배치된다는 점만 제외하면 상호접속 영역(23)과 일반적으로 유사하다.
각 테스터 채널에 대한 드라이브 보정 프로세스는, 2개 채널들이 동시에 드라이브 보정될 수 있다는 점만 제외하면 일반적으로 상술한 것과 유사하다. 그러나, 채널들을 드라이브 보정하기 이전에, 테스터 채널들이 드라이브 보정된 경우 일치하는 비교 타이밍을 가질 수 있도록 2개의 여분 채널(12(13), 12(14))중 하나의 비교 보정을 먼저 조정할 필요가 있다. 도 23의 테스트 영역(71)은 먼저 프로브들 아래에 위치한다. 그 다음, 패드(50(1))을 액세스하는 제1 여분 채널(26(13))은 드라이브 기준으로서 패드(50(1))을 액세스하는 채널(26(1))(도 3)을 사용하여 비교 보정된다. 그 후, 추가 상호접속 영역(77)(도 29)이 프로브 아래에 배치된다. 주의할 점은 도 23의 상호접속 영역(71)은 채널(26(1))을 패드(50(1), 52(1))를 통해 제1 여분 채널로 연결하는데 반하여, 상호접속 영역(77)은 채널(26(1))을 패드(50(1), 50(2))를 통해 제2 여분 채널로 연결한다는 것이다. 상호접속 영역(77)을 제자리에 놓고 다시 드라이브 기준으로서 채널(26(1))을 사용하면 제1 여분 채널(26(13))의 비교 보정과 일치하도록 제2 여 분 채널(26(14))이 비교 보정된다. 그 이후, 상호접속 영역(71-76)은 연속적으로 프로브 아래에 위치하고 2개의 여분 채널(26(13), 26(14))들이 비교 기준으로 사용되어 12개 채널들을 비교 보정한다.
확대하면, 많은 수의 패드를 갖는 IC에 대해 2개 이상의 여분 채널들이 비교 기준으로 사용되면 테스터 채널들을 드라이브 보정하는데 필요한 시간 및 상호접속 영역들의 수를 더 줄일 수 있다는 것은 앞선 설명으로부터 자명하다.
도 30은 집적 회로 테스터(30)를 나타내는데, 이는 CLOCK 신호 및 버스(28)가 외부 "측정 유닛"(82)으로 확장되기 위한 접속부들을 포함한다는 점을 제외하면 도 3의 종래의 테스터(10)와 일반적으로 유사하다. 도 31은 프로버(25) 상의 웨이퍼(14)에 접촉을 제공하는 프로브 카드(20)를 포함하는, 도 30의 집적 회로 테스터 및 측정 유닛의 간략한 측면 정면도이다.
도 30을 참조하면, 프로브 카드(20)를 통한 추가 경로 및 테스트 헤드(16) 내의 도전체(84)는 추가 프로브(83)와 측정 유닛(82)을 연결한다. 측정 유닛(82)은 IC 테스트에 참가하지 않으며, 따라서 IC가 테스트중일 경우 측정 유닛(82)에 의해 액세스되는 프로브(83)는 IC(12)에 접촉하는 반면 프로브는 IC 패드(36)중 어느 것에도 접촉하지 않는다.
측정 유닛(82)은 클럭 발생기(32)에 의해 발생되는 CLOCK 신호의 엣지와 프로브(83)를 통해 도달하는 신호의 엣지 사이의 간격을 측정하고 시간 간격을 다시 호스트 컴퓨터(30)로 보고하기 위해 종래의 간격 측정 회로를 포함한다. 테스트되는 IC(12)가 도 5에 나타낸 패드 구성을 갖는다고 가정하면, 도 6-13에 나타낸 상 호접속 영역은 간격 측정 유닛(82)을 각 테스터 채널(26(1)-26(8))에 접속하도록 연속적으로 배치된다. 따라서, 호스트 컴퓨터(30)는 측정 유닛(82)을 사용하여 CLOCK 신호 엣지와 각 테스터 채널(26(1)-26(8))로부터의 테스트 신호 엣지의 도달 사이의 절대 시간 간격을 측정할 수 있다. 모든 채널(26(1)-26(8))들이 동일한 프로그램가능한 지연으로 설정되면, 호스트 컴퓨터(30)는, 측정 유닛(82)이 모든 채널들에 대해 동일한 지연을 측정할 때까지 각 채널의 드라이브 보정 지연을 반복적으로 조정함으로써 모든 채널들의 드라이브 지연을 보정할 수 있다.
테스터 채널들을 드라이브 보정하는데 필요한 상호접속 영역의 수를 감소시키고 시간을 감소시키기 위해 하나 이상의 측정 유닛(82)이 제공될 수 있다. 예를 들면, 2개의 측정 유닛(82)들이 제공될 경우, 도 23-28의 상호접속 영역 패턴들은 도 22의 IC(12)의 패드들을 액세스하는 채널들을 드라이브 보정하는데 사용될 수 있다. 필요할 경우, 호스트 컴퓨터(30)로 하여금 2개의 측정 유닛의 간격 측정에서의 임의의 차이를 결정하게 하여 채널을 드라이브 보정하는 그러한 차이를 보상할 수 있도록 도 29의 추가 패턴이 사용될 수 있다.
플라이 바이(Fly-by) 비교 보정
도 3을 참조하면, 종래의 테스터 채널(26)의 드라이버(40)와 비교기(42)가 단일 연결 경로를 통하여 IC 패드(36)에 링크되어 있다. 따라서, 패드(36)가 IC 출력 신호를 전송하고 IC 입력 신호를 수신하는 것 모두를 할 수 있을 때, 입력 및 출력 신호들은 동일한 경로를 통해 이동하여야 한다. 고주파수의 응용에서, 두 펄스의 일부분들이 비교기(42)의 입력에서 오버랩되기 때문에 상호접속 시스템 경로 지연은 채널의 성능에 나쁜 영향을 미쳐, IC 입력 신호 펄스에 가깝게 후속하거나 앞서는 IC 출력 신호 펄스의 상태를 결정한다.
도 32는 드라이버(40)로부터 패드(36)로의 한 경로와 패드(36)로부터 비교기(42)로의 다른 경로의 두 경로를 통해 채널(26)을 패드(36)에 연결시키는 대안의 "플라이-바이(fly-by)" 시스템을 도시한다. 드라이버(40)로부터의 단일 경로가 패드(36)에서 적절하게 종결될 때, IC 입력 신호들은 드라이버(40)의 입력에 나타나지 않는다. 따라서, 심지어 빽빽한 공간의 입력 및 출력 신호들조차도 비교기(42)로의 입력에서 오버랩되지 않는다.
도 3 및 도 32의 테스터 채널(26)은 하나 또는 두개의 경로가 채널을 패드(36)에 연결하는데 이용되는지의 여부에 관계없이 상술된 방식으로 드라이브 빛 비교 보정될 수 있다. 그러나, 도 32에 도시된 플라이-바이 접속으로, 비교 보정도 상호접속 영역의 사용을 필요로 하지 않는 약간 다른 방식으로 수행될 수 있다. 상술한 바와 같이, 비교를 위하여, 상호접속 영역의 보정이 한 쌍의 테스터 채널을 링크하는데 이용된다. 테스터 채널들 중의 하나의 드라이브 회로는 다른 채널의 비교 보정 지연을 조정할 때 기준으로서 이용되는 테스트 신호 엣지를 생성한다. 도 32에 도시된 플라이-바이 접속으로, 각 채널 내의 드라이버(40)는 채널의 비교 보정 지연이 조정되고 있을 때 타이밍 기준으로서 테스트 신호 타이밍 엣지를 공급한다. 따라서 이러한 경우에 비교 보정 프로세스 중에 채널들 쌍을 링크하기 위해 커넥터 영역을 이용할 필요는 없다.
상술한 명세서의 내용은 본 발명의 바람직한 실시예에 대해 기술하였지만, 당업자들은 넓은 관점에서 본 발명으로부터 벗어나지 않으면서 바람직한 실시예에 대해 다양한 변경을 행할 수 있다. 따라서, 첨부되는 청구범위는 본 발명의 진정한 범위 및 사상 속에 포함되는 모든 변경들을 포함하는 것을 의도한다.

Claims (16)

  1. 집적 회로(IC) 테스터를 반도체 웨이퍼 상에 구현된 IC의 입력/출력(I/O) 단자에 연결하기 위하여 IC 테스터 및 상호접속 시스템의 타이밍을 보정하는 방법에 있어서,
    상기 IC 테스터는 상기 반도체 웨이퍼 상에 구현되는 상기 IC를 테스트하기 위한 복수의 테스터 채널을 포함하며,
    상기 테스터는 여분의 채널을 포함하며,
    상기 테스터는 일련의 엣지를 갖는 클럭 신호를 상기 테스터 채널 및 상기 여분의 채널로 전송하기 위한 수단을 포함하며,
    상기 테스터 채널 및 상기 여분의 채널은, 프로그램가능한 드라이브 지연 및 조정가능한 드라이브 보정 지연을 포함하는 드라이브 지연으로 임의의 상기 엣지를 갖는 클럭 신호를 수신한 후의 엣지를 갖는 출력 신호를 생성하고, 임의의 상기 엣지를 갖는 클럭 신호에 후속하는 입력 신호를 프로그램가능한 비교 지연(compare delay) 및 조정가능한 비교 보정 지연을 포함하는 비교 지연으로 샘플링하기 위한 수단을 각각 포함하며,
    상기 상호접속 시스템은 상기 IC에 접촉하여 상기 각각의 I/O 단자와, 상기 테스터 채널 중의 대응하는 채널 사이의 제1 도전 경로를 제공함으로써 그 사이에서 신호를 전달하며,
    a. 상기 여분의 채널에 연결된 제2 도전 경로를 제공하도록 상기 상호접속 시스템을 구성하는 단계;
    b. 상기 테스터 채널들 각각에 대응하는 복수의 제1 도전체들을 제공하는 단계; 및
    c. 상기 복수의 테스터 채널들의 각각의 테스터 채널에 대해:
    c1. 상기 상호접속 시스템이 상기 테스터 채널의 대응하는 제1 도전체에 접촉하게 하는 단계 - 상기 대응하는 제1 도전체와 상기 제1 및 제2 도전 경로는 상기 테스터 채널과 상기 여분의 채널 사이의 제1 신호 경로를 형성함 -,
    c2. 상기 테스터 채널이 상기 제1 신호 경로를 통해 그의 출력 신호를 상기 여분의 채널로의 입력 신호로서 반복적으로 전송하게 하는 단계, 및
    c3. 상기 서브단계 c2와 동시에, 상기 여분의 채널이 그의 입력 신호를, 상기 엣지를 갖는 클럭 신호에 후속하는 고정 지연으로 샘플링하게 하는 단계
    를 포함하는 타이밍 보정 방법.
  2. 제1항에 있어서,
    상기 단계 c는,
    c4. 상기 서브단계 c2 및 c3와 동시에, 상기 테스터 채널이 상기 출력 신호를 상기 여분의 채널로 전송하도록 상기 테스터 채널의 상기 보정 지연을 조정하되, 상기 여분의 채널이 상기 출력 신호 엣지 근방의 상기 출력 신호를 샘플링하도록 그 클럭 신호의 엣지가 상기 엣지를 갖는 클럭 신호들 중 하나로부터 지연되게 하는 단계를 더 포함하는 타이밍 보정 방법.
  3. 제2항에 있어서,
    d. 복수의 제2 도전체를 제공하는 단계, 및
    e. 상기 단계 c에 후속하여, 상기 상호접속 시스템이 상기 제2 도전체와 접촉하도록 하는 단계
    를 더 포함하고,
    상기 상호접속 시스템 및 상기 제2 도전체는 상기 테스터 채널들 쌍 사이의 제2 신호 경로들을 제공하는 타이밍 보정 방법.
  4. 제3항에 있어서,
    f. 상기 단계 e에 후속하여, 상기 각각의 쌍들에 대해,
    f1. 상기 쌍의 하나의 테스터 채널이, 상기 신호 경로를 통해 출력 신호 엣지를 갖는 출력 신호를 상기 쌍의 다른 테스터 채널로 전송하게 하는 단계, 및
    f2. 상기 서브단계 f1과 동시에, 상기 쌍의 상기 다른 테스터 채널의 보정 지연을 조정하여 상기 출력 신호 엣지 근방의 출력 신호를 샘플링하는 단계
    를 더 포함하는 타이밍 보정 방법.
  5. 제1항에 있어서,
    상기 복수의 제1 도전체들은 상기 반도체 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  6. 제1항에 있어서,
    상기 복수의 제1 도전체들은 상기 반도체 웨이퍼 이외의 보정 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  7. 제3항에 있어서,
    상기 복수의 제1 도전체들 및 상기 복수의 제2 도전체들은 상기 반도체 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  8. 제3항에 있어서,
    상기 복수의 제1 도전체들 및 상기 복수의 제2 도전체들은 상기 반도체 웨이퍼 이외의 보정 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  9. 집적 회로(IC) 테스터 및 상호접속 시스템의 타이밍을 보정하는 방법에 있어서,
    상기 IC 테스터는 반도체 웨이퍼 상에 구현되는 IC를 테스트하기 위한 복수의 테스터 채널을 포함하며,
    상기 웨이퍼는 복수의 입력/출력(I/O) 단자를 포함하며 - I/O 단자는 상기 테스터 채널들의 각각의 채널에 대응함 -,
    상기 테스터는 일련의 엣지를 갖는 클럭 신호를 상기 테스터 채널 및 여분의 채널로 전송하기 위한 수단을 포함하며,
    상기 테스터 채널 및 상기 여분의 채널은, 프로그램가능한 드라이브 지연 및 조정가능한 드라이브 보정 지연을 포함하는 드라이브 지연으로 임의의 상기 엣지를 갖는 클럭 신호를 수신한 후의 엣지를 갖는 출력 신호를 생성하고, 임의의 상기 엣지를 갖는 클럭 신호에 후속하는 입력 신호를 프로그램가능한 비교 지연 및 조정가능한 비교 보정 지연을 포함하는 비교 지연으로 샘플링하기 위한 수단을 각각 포함하며,
    상기 상호접속 시스템은 상기 IC에 접촉하여 상기 각각의 I/O 단자와 대응하는 테스터 채널 사이의 제1 도전 경로를 제공함으로써, 그 사이에서 신호를 전달하며,
    a. 상기 클럭 신호의 엣지와, 상기 테스터 채널들 중의 임의의 테스터 채널의 출력 신호의 엣지 사이의 시간 간격을 측정하기 위한 측정 회로를 제공하는 단계,
    b. 상기 여분의 채널에 연결된 제2 도전 경로를 제공하도록 상기 상호접속 시스템을 구성하는 단계;
    c. 상기 테스터 채널들 각각에 대응하는 복수의 제1 도전체들을 제공하는 단계; 및
    d. 상기 복수의 테스터 채널들 중의 각각의 테스터 채널에 대해:
    d1. 상기 상호접속 시스템이 상기 테스터 채널의 대응하는 제1 도전체에 접촉하게 하는 단계 - 상기 대응하는 제1 도전체와 상기 제1 및 제2 도전 경로는 상기 테스터 채널과 상기 측정 회로 사이의 제1 신호 경로를 형성함 -,
    d2. 상기 테스터 채널이 상기 엣지를 갖는 클럭 신호에 후속하는 출력 신호 엣지를 생성하게 하는 단계 - 상기 제1 신호 경로는 상기 출력 신호 엣지를 입력 신호 엣지로서 상기 측정 회로로 전달함 -, 및
    d3. 상기 측정 유닛이, 상기 엣지를 갖는 클럭 신호와, 상기 제1 입력 신호 경로에 의해 도착하는 그 입력 신호 엣지 사이의 간격을 측정하게 하는 단계
    를 포함하는 타이밍 보정 방법.
  10. 제9항에 있어서,
    상기 단계 d는,
    d4. 상기 서브단계 d2 및 d3와 동시에, 상기 테스터 채널의 보정 지연을 조정하여 상기 측정 유닛이 특정 기간의 간격을 측정하도록 하는 단계
    를 더 포함하는 타이밍 보정 방법.
  11. 제10항에 있어서,
    e. 복수의 제2 도전체를 제공하는 단계, 및
    f. 상기 단계 d에 후속하여, 상기 상호접속 시스템이 상기 제2 도전체와 접촉하게 하는 단계
    를 더 포함하고,
    상기 상호접속 시스템 및 상기 제2 도전체는 상기 테스터 채널들 쌍 사이의 제2 신호 경로를 제공하는 타이밍 보정 방법.
  12. 제11항에 있어서,
    g. 상기 각각의 쌍들에 대해,
    g1. 상기 쌍의 하나의 테스터 채널이 출력 신호 엣지를 갖는 출력 신호를 상기 신호 경로를 통해 상기 쌍의 다른 테스터 채널로 전송하게 하는 단계, 및
    g2. 상기 서브단계 g1과 동시에, 상기 쌍의 다른 테스터 채널의 보정 지연을 조정하여 상기 출력 신호 엣지 근방의 출력 신호를 샘플링하는 단계
    를 더 포함하는 타이밍 보정 방법.
  13. 제9항에 있어서,
    상기 복수의 제1 도전체들은 상기 반도체 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  14. 제9항에 있어서,
    상기 복수의 제1 도전체들은 상기 반도체 웨이퍼 이외의 보정 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  15. 제11항에 있어서,
    상기 복수의 제1 도전체들 및 상기 복수의 제2 도전체들은 상기 반도체 웨이퍼 상에서 구현되는 타이밍 보정 방법.
  16. 제11항에 있어서,
    상기 복수의 제1 도전체들 및 상기 복수의 제2 도전체들은 상기 반도체 웨이퍼 이외의 보정 웨이퍼 상에서 구현되는 타이밍 보정 방법.
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