JP2638274B2

JP2638274B2 - タイミング補正方法

Info

Publication number: JP2638274B2
Application number: JP2248439A
Authority: JP
Inventors: 隆松本; 亮三吉野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-18
Filing date: 1990-09-18
Publication date: 1997-08-06
Anticipated expiration: 2012-08-06
Also published as: JPH04127073A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、テスタのタイミング補正方法に関し、特に
タイミング補正にかかる時間を短縮し、精度を向上させ
るのに好適なタイミング補正方法に関する。

〔従来の技術〕

従来、テスタのタイミング補正を行う場合には、例え
ば特開昭58−201121号公報に記載されているように、ド
ライバ側タイミング補正を最初に行い、次に、このドラ
イバ側タイミングを基準にして、コンパレータ側タイミ
ング補正を行っていた。

第２図および第３図により、このようなタイミング補
正方法について述べる。

第２図は、従来のテスタの一部を示す構成図、第３図
は従来のドライバ側タイミング補正時のタイミングチャ
ートである。

第２図において、21はタイミング発生器（以下TGと記
す）、22はドライバ、23はコンパレータ、24は位相比較
回路、25,26は可変遅延回路、27はスイッチ、Ｊはドラ
イバ22への入力、Ｋはドライバ22の出力、Ｌはテスタ出
力、Ｍは可変遅延回路26の出力、Ｎはコンパレータ23の
出力である。

従来のタイミング補正方法では、まず、ドライバ22出
力点Ｋにおいて、テスタ全ピンのドライバ側タイミング
の位相差が０になるように、可変遅延回路25を調整す
る。このときの位相差測定は、位相比較回路24を用い、
TG21からの基準信号に対して行う。

次に、スイッチ27をテスタ出力側（位相比較回路24接
続側の反対）へ接続し、各ピンでのドライバ22出力がテ
スタ出力端で全反射した反射信号をコンパレータ23で取
込めるように、可変遅延回路26を調整する。

この取込み動作を、第３図により説明する。

すなわち、ドライバ22へ入力された信号Ｊは、ドライ
バ22から出力され、テスタ出力端が開放状態であるた
め、全反射してドライバ22へ戻る。

ドライバ22は、この信号伝送ラインとインピーダンス
を整合させているため、信号波形の変化はここで終了す
る。この時の波形は、第３図のK,Lに示され、Ｋはドラ
イバ22の出力点の波形、Ｌはテスタ出力端の波形をそれ
ぞれ表わす。

一方、コンパレータ23では、上記反射信号を取込める
ように、可変遅延回路26の遅延量を徐々に大きくする。
これにより、コンパレータ23出力Ｎが変化するところ
（第３図において、点線から実線に変化するところ）が
反射信号が取込めたところである。また、この取込みが
行われたときの可変遅延回路26の値がコンパレータ側タ
イミング補正値となる。

この状態で、ドライバ22の出力は全ピンの間で位相差
が０となっており、その信号をコンパレータ23で取込む
ことができるので、コンパレータ側タイミングのピン間
での位相差も０となる。

〔発明が解決しようとする課題〕

上記従来技術では、ドライバ側タイミング補正を行う
とき、１ピンずつしか補正が行えず、長時間の補正が必
要である。

また、ドライバ側タイミング補正時に、各ドライバの
出力を位相比較回路へ接続するための測定系の時間差補
正も合わせて行う必要があり、タイミング補正時間がよ
り長時間化する。

さらに、被測定LSIのピンにおいて、タイミング補正
を行うことは非常に難しい。

本発明の目的は、このような問題点を改善し、第１に
タイミング補正時間を短縮し、第２にタイミング保証点
を限りなく被測定LSIのピンに近づけることが可能なタ
イミング補正方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明は、タイミング発生
部、ドライバ、コンパレータ、および可変遅延回路を備
え、双方向ピンを持つICのテストを行うテスタのタイミ
ング補正方法において、被テストICの替わりに、全信号
ピンが接続された専用IC（ショートチップ）をテスタに
接続し、補正対象以外のテスタピンのドライバ出力が前
記専用ICの接続点で合成される信号を基準として、その
テストピンのコンパレータ側の前記可変遅延回路の遅延
量を増減してコンパレータ側タイミング補正を行った
後、そのテスタピンのコンパレータ側タイミングを基準
にそのテスタピンのドライバから信号を出し、前記専用
IC接続点にて反射した信号が、コンパレータ側タイミン
グと一致するように前記ドライバ側の可変遅延回路の遅
延量を増減してドライバ側のタイミング補正を行うこと
に特徴がある。

また、タイミング発生器、そのタイミング発生器から
の基準信号を直接出力するためのピン、および１ピンを
ドライバ、コンパレータ、可変遅延回路でなした複数の
ピンを有し、タイミング発生器からの基準信号の遅延量
を可変遅延回路にて増減してドライバ、コンパレータに
供給するように構成したテスタと、正極性出力および負
極性出力を1/2ピン数ずつ有し、その正極性出力間およ
び負極性出力間が全て接続されたテスタピン数分のドラ
イバ、および前記タイミング発生器から直接出された基
準信号をそのテスタピン数分のドライバに分配するため
の分配ドライバから構成された専用ICとを用い、双方向
ピンを持つICのテストを行う際のタイミング補正方法に
おいて、被テストICの替わりに前記専用ICをテスタに接
続し、専用ICでは、テスタのタイミング発生器から供給
される基準信号から、前記分配ドライバにて正極性およ
び負極性の両極性信号を作成し、テスタピンの半数分の
ドライバにて正極性の基準信号を、残りの半数分のドラ
イバにて負極性の基準信号を、全てのテスタピンへ同時
刻に分配し、テスタにて、その基準信号によりコンパレ
ータ側のタイミング補正を行った後、専用ICを外し、テ
スタピンのコンパレータ側タイミングを基準として、ド
ライバ側のタイミング補正を行うことに特徴がある。

さらに、上記タイミング補正方法において、テスタの
信号ピンがドライバ専用とコンパレータ専用に独立して
いる場合には、ドライバ側のタイミング補正を行う際、
ドライバ専用ピンとコンパレータ専用ピンを接続させる
ための専用ICをテスタに接続することに特徴がある。

〔作用〕

本発明においては、コンパレータ側タイミング補正
時、被テストICの替わりにテスタに接続する専用ICは、
全テスタピンに対し、タイミング補正用の基準信号を同
時刻に供給する。このため、全出力を接続して単一信号
とする。

また、全出力を接続することにより、接続するピン間
に位相差がある場合でも、信号波形の立上り立下り時間
（t_r/t_f）は位相差分大きくなるが、単一信号となり、
基準信号として充分使用することができる。

また、専用ICとしてドライブチップを用いる場合、そ
の出力の半分を正極性、残りを負極性とすることによ
り、ドライブチップ内のノイズ信号を相殺してノイズを
低減させる。

これにより、タイミング補正時間を短縮し、タイミン
グ精度を向上させることができる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

（第１の実施例）本実施例では、被テストICの替わりにショートチップ
を接続してコンパレータ側タイミング補正を行う場合に
ついて述べる。

第１図は、本発明の第１の実施例におけるテスト装置
の構成図である。

第１図において、10はテスタ、11はテスタ10に接続さ
れたショートチップ、12はタイミング発生器（TG）、13
はドライバ、14はコンパレータ、15,16は可変遅延回
路、17はドライバ、Ａはテスタ10とショートチップ11の
ショート点、Ａ′はタイミング補正対象以外のドライバ
の出力、Ｂはドライバ13の出力（コンパレータ14の入
力）、Ｃは可変遅延回路16の出力、Ｄはコンパレータ14
の出力、Ｅは可変遅延回路15の出力である。

本実施例のテスタ10では、ドライバ13、コンパレータ
14、可変遅延回路15,16で１ピンを構成し、このピンが
複数集ってテスタ10を構成している。また、ドライバ13
出力とコンパレータ14入力は、各ピン毎に接続されてテ
スタピンとなっている。

また、可変遅延回路15は、TG12から出力され、ドライ
バ13へ送るドライバ側タイミング信号の遅延量を増減す
る。

また、可変遅延回路16は、TG12から出力され、コンパ
レータ14へ送るコンパレータ側タイミング信号（ストロ
ーブ信号）の遅延量を増減する。

また、ショートチップ11は、被テストICの替わりにテ
スタ10に接続され、タイミング補正に用いられる。

次に、本実施例のタイミング補正手順について述べ
る。

本実施例では、まず、テスタ10とショートチップ11を
接続した状態で、可変遅延回路15の初期値を可変量の中
点にし、可変遅延回路16の初期値を最小にして、コンパ
レータ側タイミング補正を行う。

第４図は、本発明の第１の実施例におけるコンパレー
タ側タイミング補正時のタイミングチャートである。

例えば、ドライバ13の出力とコンパレータ14の入力が
接続されたテスタピンを補正対象とする場合、これ以外
の全てのドライバから信号を出す。この場合、信号を出
力しているドライバの波形はＡ′に示される。また、信
号出力ドライバ間で時間ｔの位相差があった場合、ショ
ートチップ11のショート点Ａでは、立上り時間t_rとな
り、このときの位相差ｔと立上り時間t_rは等しくなる。
そして、これがコンパレータ側タイミング補正用基準信
号となり、タイミング補正を行うピンのコンパレータ14
入力Ｂに伝搬する。

コンパレータ14では、この信号の振幅の50％点を比較
レベルとし、比較レベルより高電位はＨレベル、低電位
はＬレベルと判断する。また、コンパレータ側タイミン
グ（ストローブ信号）の遅延時間は、可変遅延回路16の
遅延量を可変して得る。この場合、遅延量を徐々に大き
くして行き、第４図の点線部分が実線に変化したところ
が、その基準信号にコンパレータ側タイミングが合った
ところとなる。

同様の手順で、全てのピンについて１ピンずつタイミ
ング補正を行い、全てのピンについて実施完了した状態
で、コンパレータ側タイミング位相差は概ね０となる。

なお、補正対象のピンを１ピンずつ切り換えると、補
正対象外のピンもその都度換わることにより、補正対象
外の全てのピンのドライバから出力される信号の振幅が
50％となるタイミングも変わるが、通常のタイミング補
正においては、無視できる誤差である。例えばピン数を
200とし（第４図のように等時間差で200ピンとし）、任
意の199ピンの組み合わせを変更した場合、各ピンの合
成波の時間バラツキｔはt/200となり、これが基準波の
誤差となる。実際には、各ドライバ出力の時間差に対す
るピン数の分布は正規分布となり、基準に合う合成波の
振幅50％付近の信号変化時間が最も小さく、前記基準波
の誤差はより小さくなる。通常のタイミング補正では、
補正前の時間バラツキｔをt/50程度にすることを目的と
するので、前記の誤差は基準波として許容できる値であ
る。

次に、ショートチップ11を外し、テスタ出力が開放端
となるようにして、ドライバ側タイミング補正を行う。

第５図は、本発明の第１の実施例におけるドライバ側
タイミング補正時のタイミングチャートである。

本実施例のドライバ側タイミング補正では、ショート
チップ11を外して、各テスタピンのドライバ13から信号
を出し、開放端Ａで全反射した波形（コンパレータ14入
力Ｂ）をコンパレータ14で取り込む。なお、テスタ側は
伝送ラインとインピーダンス整合状態にあるため、反射
波形の変化はテスタ側に到達した時点で終了する。

この際、可変遅延回路15の遅延量を増減し、コンパレ
ータ側タイミング（ストローブ）を基準として、反射波
変化点を求める。例えば、遅延量を減小させる場合、第
５図の点線部分で示すようなタイミング関係から実線で
示すように変化させ、コンパレータ14出力Ｄが反転
（“0"から“1"に変化）したところで、遅延量の変化を
停止させる。ここでコンパレータ側タイミングにドライ
バ側タイミングが合致し、このときの遅延量がドライバ
側タイミング補正値となる。

この処理は、全ピン同時に行うことができ、全ピンが
終了した時点で全てのドライバ側タイミング位相差が０
となる。すなわち、全ドライバの位相差分布の平均値に
全コンパレータ側タイミングが合い、それに各ピンのド
ライバ側タイミングが合って、テスタ全体のタイミング
位相差が０となっている。

なお、本実施例では、コンパレータ側タイミング補正
の後、ショートチップ11を取り外しているが、これを取
り外さずにドライバ側タイミング補正を行うこともでき
る。この場合、反射波形は＋側から逆転して−側に表わ
れる。

（第２の実施例）本実施例では、被テストICの替わりにドライブチップ
を接続してコンパレータ側タイミング補正を行う場合に
ついて述べる。

第６図は、本発明の第２の実施例におけるテスト装置
の構成図、第７図は本発明の第２の実施例におけるコン
パレータ側タイミング補正時のタイミングチャートであ
る。

第６図において、17はTG12から送られる基準クロック
を全テスタピンに分配するドライブ回路、61はドライブ
チップ、ＦはTG12からの基準信号をドライブチップ61に
入力する入力点である。

このドライブチップ61は、ドライブ回路17の出力を全
て接続した構成となっている。また、テスタ10との接続
部の構造は、被テストICと同一である。これは、ドライ
ブチップ61を被テストICの代りに接続して使用するため
である。

次に、本実施例におけるタイミング補正の手順につい
て述べる。

本実施例のタイミング補正でも、先にコンパレータ側
タイミング補正を行い、次に、各テスタピンにおいてコ
ンパレータ側タイミングにドライバ側タイミングを合わ
せる。

このコンパレータ側タイミング補正では、ドライブチ
ップ61を接続し、TG12から出力される基準信号にコンパ
レータ側タイミングを合わせる。なお、ドライブチップ
61の全出力間は接続されているので、基準信号を全ピン
に分配する際、ピン間で位相差は発生しない。

すなわち、最初に基準クロックをTG12から発生し、Ｆ
点でドライブチップ61に入力する。そのクロックは、ド
ライブチップ61でドライブされ、Ａ点から各テスタピン
へ基準信号として送られる。

この場合、ドライバ13出力とコンパレータ14入力は、
基準信号が送られてくる伝送ラインとインピーダンス整
合状態にあるため、ドライブチップ61を出た基準信号
は、そのままの波形としてテスタ10に届き、コンパレー
タ14に入力される。

コンパレータ14では、信号受取りのタイミング信号
（ストローブ信号）が、TG12からコンパレータ14に入力
された時の入力信号の“1"、“0"を判定して出力する。

この受取りタイミング信号の遅延時間は、可変遅延回
路16に可変されるが、最初は、遅延量を最小とし、第７
図の点線部分で示すようなタイミング関係にしておく。
次に、この可変遅延回路16の遅延量を大きくして行き、
コンパレータ15出力Ｄが反転（“0"から“1"に変化）し
た所で、遅延量変化を停止する。このときの可変遅延回
路16の遅延量がコンパレータ側タイミング補正値とな
る。

この状態で、全ピンのコンパレータ側タイミング補正
が終了し、ピン間のタイミング位相差は０になってい
る。

このように、テスタ10のタイミング補正対象の全ピン
に、基準信号が同時刻にきているため、全ピン同時にコ
ンパレータ側タイミング補正を行うことができる。

次に、ドライブチップ61を外し、テスタピン出力点Ａ
（ドライブチップが接続されていた点）を開放端とし
て、ドライバ側タイミング補正を行う。なお、このとき
の手順、動作は第１の実施例（第５図）と同様である。

なお、被テストICピン数がテスタピン数より少い場
合、テスタ10においてタイミング補正の必要なピンは、
被テストICの接続されるピンのみでよいため、ドライブ
チップ61のピン数、ドライブ回路数も、被テストICのピ
ン数に合わせて作成し、必要なピンのタイミング補正の
み実行する。

（第３の実施例）本実施例では、ドライブチップ出力の半数を正極性
に、残りを負極性にして、その同極性同志を全て接続す
ることにより、正極性信号変化によるノイズと、負極性
信号変化によるノイズとを相殺して、ドライブチップ内
の信号変化によるノイズを低減させる。

第８図は、本発明の第３の実施例におけるドライブチ
ップの構成図、第９図は本発明の第３の実施例における
コンパレータ側タイミング補正時のタイミングチャー
ト、第10図は本発明の第３の実施例におけるドライバ側
タイミング補正時のタイミングチャートである。

本実施例のテスタは第２の実施例（第６図）と同様の
構成であり、これに接続するドライブチップのみが異な
る。

第８図において、17はドライブ回路、81は正負両極性
の基準信号を作成し、ドライブ回路17でドライブするた
めの両極性出力のドライブチップである。なお、ドライ
ブチップ81は基準となるため、正負両極性間の時間差の
無いものを使用する。また、各ピン間の位相差を０とす
るため、正極性の全ておよび負極性の全てをそれぞれ接
続する。

次に、本実施例のタイミング補正手順について述べ
る。

本実施例でも、先にドライブチップ81をテスタ10に接
続してコンパレータ側タイミング補正を行い、次にそれ
を外してドライバ側タイミング補正を行う。

第９図および第10図において、Ａは第６図のドライバ
13出力がドライブチップ81へ入る入力点、Ｂはドライバ
13の出力（コンパレータ14の入力）、Ｃは可変遅延回路
16の出力、Ｄはコンパレータ14の出力、Ｅは可変遅延回
路15の出力、ＦはTG12からの基準信号がドライブチップ
81に入る入力点である。

本実施例における正極性側のコンパレータ側タイミン
グ補正手順については、第２の実施例（第７図）と同様
であり、負極性側のコンパレータ側タイミング補正につ
いては、第９図に示される。

この場合、可変遅延回路16の遅延量を大きくして行
き、第９図の点線部分が実線に変化したところが、コン
パレータ側タイミングの位相差が０となったところであ
る。なお、コンパレータ14の出力Ｄは“1"から“0"に変
化する。

また、正極性側のドライバ側タイミング補正手順につ
いても、第２の実施例（第７図）と同様であり、負極性
側のドライバ側タイミング補正については、第10図に示
される。

この場合、ドライブチップ81を外してテスタ出力を開
放端として、可変遅延回路15の遅延量を小さくして行
き、第10図の点線部分が実線に変化したところが、ドラ
イバ側タイミングの位相差が０となったところである。
なお、第２の実施例と異なる点は、ドライバ出力波形あ
るいはドライバ側信号波形（Ｅ、Ｂ、Ａ）が立下り波形
になる点と、コンパレータ出力Ｄの変化が“1"から“0"
になる点である。

（第４の実施例）本実施例では、テスタ側においてドライバおよびコン
パレータが１ピンに構成されていない場合、第１および
第２の実施例に示したドライバ側タイミング補正を行う
方法の他の実施例について述べる。なお、コンパレータ
側タイミング補正は第１又は第２の実施例に示した方法
で行い、その後、ショートチップを入れ替えて本実施例
に示すドライバ側タイミング補正を行う。

第11図は、本発明の第４の実施例におけるテスト装置
の構成図、第12図は本発明の第４の実施例におけるドラ
イバ側タイミング補正時のタイミングチャートである。

第11図において、111はテスタ10のドライバピンとコ
ンパレータピンを１対１で接続するショートチップ、Ａ
はショートチップ111のショート点、Ｂはコンパレータ1
4の入力、Ｃは可変遅延回路16の出力、Ｄはコンパレー
タ14の出力、Ｅは可変遅延回路15の出力である。

本実施例のテスタ10内では、ドライバ13出力とコンパ
レータ14入力が接続されておらず、それぞれ別のピンと
して出力される。

また、本実施例のドライバ側タイミング補正は、テス
タ出力を開放端とせず、ショートチップ111を接続した
状態で行う。

この場合、可変遅延回路15の遅延量を小さくして行
き、第12図の点線部分が実線に変化したところでドライ
バ側タイミング位相差が０となる。

〔発明の効果〕

本発明によれば、従来必要であったタイミング補正用
の専用回路が不要となり、タイミング補正時間を短縮し
て、その誤差の影響をなくすることが可能である。

また、基準信号の単一性を高めることが可能であり、
よりタイミング精度を高めることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例におけるテスト装置の構
成図、第２図は従来のテスタの一部を示す構成図、第３
図は従来のドライバ側タイミング補正時のタイミングチ
ャート、第４図は本発明の第１の実施例におけるコンパ
レータ側タイミング補正時のタイミングチャート、第５
図は本発明の第１の実施例におけるドライバ側タイミン
グ補正時のタイミングチャート、第６図は本発明の第２
の実施例におけるテスト装置の構成図、第７図は本発明
の第２の実施例におけるコンパレータ側タイミング補正
時のタイミングチャート、第８図は本発明の第３の実施
例におけるドライブチップの構成図、第９図は本発明の
第３の実施例におけるコンパレータ側タイミング補正時
のタイミングチャート、第10図は本発明の第３の実施例
におけるドライバ側タイミング補正時のタイミングチャ
ート、第11図は本発明の第４の実施例におけるテスト装
置の構成図、第12図は本発明の第４の実施例におけるド
ライバ側タイミング補正時のタイミングチャートであ
る。 10:テスタ,11,111:ショートチップ,12,21:タイミング発
生器（TG）,13,22:ドライバ,14,23:コンパレータ,15,1
6,25,26:可変遅延回路,17:ドライブ回路,24:位相比較回
路,27:スイッチ,61,81:ドライブチップ,A′,A〜F,J〜N:
信号および入出力点,t:位相差,t_r:立上り時間。

Claims

(57)【特許請求の範囲】

【請求項１】タイミング発生部、ドライバ、コンパレー
タ、および可変遅延回路を備え、双方向ピンを持つICの
テストを行うテスタのタイミング補正方法において、被テストICの替わりに、全信号ピンが接続された専用IC
をテスタに接続し、補正対象以外のテスタピンのドライ
バ出力が前記専用ICの接続点で合成される信号を基準と
して、該テスタピンのコンパレータ側の前記可変遅延回
路の遅延量を増減してコンパレータ側タイミング補正を
行った後、該テスタピンのコンパレータ側タイミングを
基準に該テスタピンのドライバから信号を出し、前記専
用IC接続点にて反射した信号が、コンパレータ側タイミ
ングと一致するように前記ドライバ側の可変遅延回路の
遅延量を増減してドライバ側のタイミング補正を行うこ
とを特徴とするタイミング補正方法。
【請求項２】タイミング発生器、該タイミング発生器か
らの基準信号を直接出力するためのピン、および１ピン
をドライバ、コンパレータ、可変遅延回路でなした複数
のピンを有し、タイミング発生器からの基準信号の遅延
量を可変遅延回路にて増減してドライバ、コンパレータ
に供給するように構成したテスタと、正極性出力および
負極性出力を1/2ピン数ずつ有し、該正極性出力間およ
び負極性出力間が全て接続されたテスタピン数分のドラ
イバ、および前記タイミング発生器から直接出された基
準信号を該テスタピン数分のドライバに分配するための
分配ドライバから構成された専用ICとを用い、双方向ピ
ンを持つICのテストを行う際のタイミング補正方法にお
いて、被テストICの替わりに前記専用ICをテスタに接続し、専
用ICでは、テスタのタイミング発生器から供給される基
準信号から、前記分配ドライバにて正極性および負極性
の両極性信号を作成し、テスタピンの半数分のドライバ
にて正極性の基準信号を、残りの半数分のドライバにて
負極性の基準信号を、全てのテスタピンへ同時刻に分配
し、テスタにて、該基準信号によりコンパレータ側のタ
イミング補正を行った後、専用ICを外し、テスタピンの
コンパレータ側タイミングを基準として、ドライバ側の
タイミング補正を行うことを特徴とするタイミング補正
方法。
【請求項３】上記テスタの信号ピンがドライバ専用とコ
ンパレータ専用に独立している場合には、ドライバ側の
タイミング補正を行う際、ドライバ専用ピンとコンパレ
ータ専用ピンを接続させるための専用ICをテスタに接続
することを特徴とする請求項１又は２記載のタイミング
補正方法。