JP2002544489A - 伝送路損失補償を備えたドライバ - Google Patents

伝送路損失補償を備えたドライバ

Info

Publication number
JP2002544489A
JP2002544489A JP2000616432A JP2000616432A JP2002544489A JP 2002544489 A JP2002544489 A JP 2002544489A JP 2000616432 A JP2000616432 A JP 2000616432A JP 2000616432 A JP2000616432 A JP 2000616432A JP 2002544489 A JP2002544489 A JP 2002544489A
Authority
JP
Japan
Prior art keywords
signal
output
driver
output node
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000616432A
Other languages
English (en)
Other versions
JP4226790B2 (ja
Inventor
バーガー，ピーター
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teradyne Inc
Original Assignee
Teradyne Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teradyne Inc filed Critical Teradyne Inc
Publication of JP2002544489A publication Critical patent/JP2002544489A/ja
Application granted granted Critical
Publication of JP4226790B2 publication Critical patent/JP4226790B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/319—Tester hardware, i.e. output processing circuits
    • G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
    • G01R31/31924—Voltage or current aspects, e.g. driver, receiver

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

(57)【要約】 損失性伝送路に沿って被試験デバイスに決定論的波形を印加するドライバを開示する。ドライバは、出力ノードにほぼ方形波状の信号を生成する信号発生器と、出力ノードに結合され、方形波信号を変形し、損失性経路に沿った予測される損失を予め補償する注入器とを含む。

Description

【発明の詳細な説明】
【０００１】発明の分野 本発明は、一般的には半導体デバイスを検査するための自動試験（テスト）装
置に関し、更に特定すれば、半導体デバイスを検査する半導体テスタにおいて用
い、損失補償回路を有するドライバに関する。発明の背景 自動試験装置は、半導体デバイスの製造プロセスにおいて重要な役割を担うこ
とが多い。この装置は、多くの場合「テスタ」と呼ばれており、ウエハ・レベル
およびパッケージ・レベルにおいてデバイスの動作環境をシミュレートするもの
である。種々の条件の下で各半導体デバイスの動作性を検証することによって、
製造業者は、高い歩留まりを実現し、その結果信頼性向上を顧客に対して実現す
ることができる。これが、半導体製造業者にとって収益向上につながることは、
予期できないことではない。
【０００２】 半導体製造業者が用いるテスタは、一般に、試験を制御する試験ソフトウエア
を実行するコンピュータ・ワークステーションを含む。このソフトウエアは、半
導体デバイスを駆動する試験ベクトル即ち波形の信号パラメータを制御する。典
型的に、パターン発生器が波形を生成し、一般にピン電子機器（ｐｉｎ ｅｌｅ
ｃｔｒｏｎｉｃｓ）と呼ばれている電子回路に信号を導出する。
【０００３】 ピン電子機器は、一般に、１つ以上のチャネル・カード上に位置し、テスタと
ＤＵＴ（非試験デバイス）の１つ以上のピンとの間で信号を導く。ピン電子機器
は、いくつかのテスタ機能を実行し、一般に、パターン発生器およびＤＵＴ間の
信号インターフェースとして動作する。重要度が高い機能の１つに、伝送経路に
沿って（ＤＵＴ）のピンまで波形を駆動（ドライブ）することが含まれる。
【０００４】 図１を参照すると、従来のピン電子機器チャネル・カードに用いられる従来の
ドライバは、集積回路内で用いられるバッファ増幅器１０を含み、該増幅器は高
クランプ１２および低クランプ１４をそれぞれ含む。これらは高ＶＨ電圧レベル
および低ＶＬ電圧レベルをそれぞれ生成する。スイッチ１６が、試験コントロー
ラによって制御される、予めプログラムされたタイミング方式にしたがって、電
圧クランプ間でバッファ出力を選択的に結合する。各クランプ間の切り換えによ
って、実質的に方形波状の信号１８を形成し、信号経路２０に沿ってＤＵＴ（図
示せず）に伝達する。
【０００５】 前述の従来のドライバに伴う問題の１つに、ＤＵＴに送出される実際の波形の
タイミング精度に関係するものがある。ギガヘルツ範囲に近い周波数では、ドラ
イバ出力から駆動される信号は、伝送路に沿ったインピーダンス不整合によって
生ずる損失を受けることが多い。図２は、影響を受けた波形を示し、２２が元の
エッジ立ち上がり時間であり、２４が表皮効果インピーンダンスおよび誘電損失
による劣化を受けた後の立ち上がり時間である。高周波試験は、ＤＵＴを適切に
検査するために正確なタイミング・パラメータを必要とするので、エッジの立ち
上がり時間およびパルス形状、したがってタイミング精度に影響を及ぼす損失は
、半導体製造業者には容認できない場合が多い。
【０００６】 伝送路信号損失を予め補償し、ドライバ波形のタイミング精度および信号の完
全性を最大限高めるために、半導体テスタ・チャネルにおいて用いるドライバが
求められているが、これまで実現することはできなかった。本発明のドライバは
、この要望を満たすものである。発明の概要 本発明のドライバは、予備補償回路を用いて波形を発生し、損失性伝送路に沿
って伝搬した後に、最初にプログラムされた信号の形態が得られるようにする。
これによって、ＤＵＴの入力ピンにおいて、比較的高い周波数で伝搬するエッジ
のタイミングを高精度化することが可能となる。
【０００７】 前述の利点を実現するために、本発明は、一形態において、被試験デバイスま
での損失性伝送路に沿って、決定論的波形（ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｗａ
ｖｅｆｏｒｍ）を印加するドライバを備えている。このドライバは、出力ノード
にほぼ方形波状の信号を生成する信号発生器と、出力ノードに結合され、方形波
信号を変形し、予測される損失性経路に沿った損失を予め補償するインジェクタ
（注入器）とを含む。
【０００８】 別の形態では、本発明は、被試験デバイスとの間の信号を駆動および捕捉する
ために、半導体テスタに用いるチャネル・カードを備える。チャネル・カードは
、フォーマッタと、被試験デバイスに結合された入力およびフォーマッタに接続
する出力を有する比較器とを含む。チャネル・カードは、更に、フォーマッタに
結合された入力と、損失性伝送路を介して被試験デバイスに接続された出力とを
有する。ドライバは、ほぼ方形波状の信号を出力ノードに生成する信号発生器と
、出力ノードに結合され方形波を変形して、予測される損失性経路に沿った損失
を予め補償する注入器とを含む。
【０００９】 更に別の形態では、本発明は、ドライバ出力から損失性信号経路に沿って被試
験デバイスまで駆動波形を印加する方法を備える。この方法は、第１クランプ信
号レベルを確立するステップと、ドライバ出力を第１クランプ信号レベルに切り
換えるステップと、出力ノードにエネルギを注入して第１クランプ信号レベルを
変更し、損失性信号路に沿ったクランプ信号に対する損失を補償するステップと
を含む。
【００１０】 本発明のその他の特徴および利点は、添付図面と関連した以下の詳細の説明か
ら明白となるであろう。発明の詳細な説明 これより図３を参照すると、全体として３０で示す本発明の一実施形態による
テスタは、試験ヘッド４０に結合されている試験コントローラ３２を含む。試験
ヘッドは、複数のピン電子部品チャネル・カード４２を含み、これらはドライバ
５０を用いて、ロードボード（ｌｏａｄｂｏａｒｄ）４８上に実装されている各
ＤＵＴ４５に試験波形を印加する。ドライバは、エッジ・タイミングの精度が非
常に高い高周波信号をＤＵＴに送出する、予備補償回路６０（図４）を含む。
【００１１】 図３を更に参照すると、試験コントローラは、パターン発生器３４の動作を制
御するコンピュータ・ワークステーション（図示せず）を含む。パターン発生器
は、好ましくは、アルゴリズムによって得た試験信号を生成してＤＵＴに印加し
、パターン・バス３６に沿って信号を供給（給電）する。パターン・バスは、試
験ヘッド４０に結合する複数の並列パターン・ソースを形成するように広がって
いる。また、試験コントローラは、エラー・プロセッサ３８も含み、テスタが捕
捉した信号を分析して、試験結果を判定する。
【００１２】 試験ヘッド・チャネル・カード４２の各々は、テスタおよびＤＵＴピン間で１
つ以上の信号経路またはチャネルを規定する。カードは、回路ボード（図示せず
）を備え、フォーマッタ４４、１つまたは複数のドライバ５０、および１つまた
は複数の比較器（コンパレータ）４６の機能を実行する特定用途集積回路（ＡＳ
ＩＣＳ）が実装されている。チャネル・カードは、プローブ（ウエハ・レベル試
験のため。図示せず）またはロードボード４８への接続部（パッケージ化したデ
バイスの試験のため）を含む、損失性伝送路４７を介して、ＤＵＴ４５のピンに
インターフェースする。
【００１３】 本発明者は、ギガヘルツ範囲の信号周波数では、ＰＣＢトレース、信号経路接
続、そして更に重要なことに、表皮効果および誘電損として知られている現象が
全て、試験波形が伝送路４７に沿って伝搬する際に、信号の損失の一因となるこ
とを確認した。
【００１４】 次に図４を更に具体的に参照すると、全体的に５０で示す本発明の一実施形態
によるドライバは、ＡＢ級デバイスとして動作するように構成されたバッファ増
幅器５２を備えている。当技術分野では公知であるが、ＡＢ級ドライバは、「プ
ッシュ・プル」動作の一形態を採用しているが、完全にはオフにならない。ドラ
イバ出力は、ある量の電流を常時生成しデバイスをアクティブに保持する状態を
維持する。
【００１５】 プッシュ・プル動作を実行するために、ドライバ５０は、高電圧クランプ５４
および低電圧クランプ５６をそれぞれ用い、高電圧レベルＶＨおよび低電圧レベ
ルＶＬをそれぞれ生成する。スイッチ５８が、試験信号の所望の波形パラメータ
に応じて、これらクランプ間でドライバ出力を選択的に結合する。高電圧クラン
プおよび低電圧クランプを交互に発生することにより、スイッチはほぼ方形波状
の信号を生成する。
【００１６】 予期される伝送路４７に沿った信号損失を補償するために、ドライバ５０は、
好ましくは電流注入器６０の形態で、予備補償回路を組み込んでいる。注入器は
、抵抗Ｒ１およびコンデンサＣ１によって規定される直列接続外部ＲＣ回路網、
ならびにドライバ出力およびＲＣ回路網間に配置された注入バッファ増幅器６２
を備えるフィードバック経路を含む。注入器の出力は、加算ノード（ＳＵＭ）６
４に結合し、信号発生器が生成する方形波信号および注入信号を加算し、予備補
償波形６６を形成する。
【００１７】 動作において、パターン発生器は、ベクトル情報（論理デバイスのために）お
よびデータ情報（メモリ・デバイスのために）を複数のチャネル・カード４２に
供給する。すると、チャネル・カード４２はパターンをフォーマット化し、ＤＵ
Ｔに印加するために容認可能な信号を形成する。ドライバ５０は、フォーマット
化ベクトル信号に応答して、最初に電圧クランプ５４および５６をそれぞれ切り
替えることによって、ほぼ方形波状の信号を発生する。
【００１８】 注入バッファ６２は、発生した元のドライバ波形をサンプリングし、Ｒ１およ
びＣ１によって規定されるＲＣ回路を活性化する。瞬時電流が生成され、加算ノ
ード６４に注入され、その後の波形の先端および後端の立ち上がりおよび立ち下
がり時間を変更する。図５は、結果としてドライバの出力において発生する波形
７０を示す。
【００１９】 波形７０が損失性伝送路４７を伝搬するとき、表皮効果損が元の過剰に補償さ
れた信号を劣化させる。信号がＤＵＴピンに到達するときには、損失のために波
形は、元来プログラムされた方形波形状に類似した信号７２（図４）に変形する
。ドライバにおける予備補償がなければ、ＤＵＴにおいて受け取られる信号は、
７４に示すものと同様となるであろう（図５の破線）。
【００２０】 本発明は、当技術分野では公知のように、単にＲ１およびＣ１の値を調節し過
渡時定数を変更するだけで予備補償量を調節する手段を備えると便利である。注
入信号の期間、即ち、時定数は、Ｒ１およびＣ１の積に比例し、一方注入信号の
大きさはＲ１の値と逆に変化する。
【００２１】 当業者は、本発明によってもたらされる多くの効果および利点を認めよう。特
に重要なのは、ＤＵＴピンが受け取る波形エッジのタイミング精度およびパルス
形状における劇的な改善を達成するためにドライバが用いる予備補償機能である
。これによって、半導体製造業者が求める必要精度要件を維持しつつ、テスタの
許容動作周波数パラメータの拡大を可能にする。
【００２２】 以上、好適な実施形態を参照しながら、本発明について特定的に示しかつ説明
したが、本発明の精神および範囲から逸脱することなく、形態および詳細におい
て種々の変更が可能であることは、当業者には理解されよう。例えば、本発明は
ＡＢ級ドライバに関してこれまで説明してきたが、本発明は他の等級のドライバ
にも同様に適用可能であることは理解されよう。
【図面の簡単な説明】
【図１】 従来のドライバのブロック図である。
【図２】 図１の従来のドライバが発生した波形が損失性伝送路に沿って伝搬した後の概
略図である。
【図３】 本発明の一実施形態による半導体テスタのブロック図である。
【図４】 図３に示すドライバの拡大ブロック図である。
【図５】 図４において破線で囲んだ予備補償信号の拡大グラフである。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 損失性伝送路に沿って被試験デバイスに決定論的波形を印加
    するドライバであって、 出力ノードにほぼ方形波状の信号を生成する信号発生器と、 前記出力ノードに結合され、前記方形波信号を変形し、前記損失性経路に沿っ
    た予測される損失を予め補償する注入器と、 を含むドライバ。
  2. 【請求項２】 請求項１記載のドライバにおいて、前記信号発生器が、 第１信号レベルを設定する第１クランプ回路と、 第２信号レベルを発生する第２クランプ回路と、 前記第１および第２クランプ回路に結合され、前記第１および第２信号レベル
    を前記出力ノードに選択的に通過させるように動作する出力スイッチと、 を備えるドライバ。
  3. 【請求項３】 請求項１記載のドライバにおいて、前記注入器が、 前記出力ノードに結合されている出力サンプラと、 前記出力サンプラに結合され、前記出力サンプラによってサンプリングされた
    信号に基づいて、補償信号を発生するＲＣ回路網と、 を備えるドライバ。
  4. 【請求項４】 請求項３記載のドライバにおいて、前記補償信号が、前記ほ
    ぼ方形波状の信号の一部を変形する注入電流から成るドライバ。
  5. 【請求項５】 半導体テスタにおいて用い、被試験デバイスとの間で信号を
    駆動および捕捉するチャネル・カードであって、 フォーマッタと、 前記被試験デバイスに結合された入力、および前記フォーマッタに給電する出
    力を有する比較器と、 前記フォーマッタに結合された入力、および損失性伝送路を介して前記被試験
    デバイスに接続された出力を有するドライバと、 を含み、前記ドライバが、 出力ノードにほぼ方形波状の信号を生成する信号発生器と、 前記出力ノードに結合され、前記方形波信号を変形し、前記損失性経路に沿っ
    た予測される損失を予め補償する注入器と、 を含むチャネル・カード。
  6. 【請求項６】 請求項５記載のチャネル・カードにおいて、前記信号発生器
    が、 第１信号レベルを設定する第１クランプ回路と、 第２信号レベルを発生する第２クランプ回路と、 前記第１および第２クランプ回路に結合され、前記第１および第２信号レベル
    を前記出力ノードに選択的に通過させるように動作する出力スイッチと、 を備えるチャネル・カード。
  7. 【請求項７】 請求項５記載のチャネル・カードにおいて、前記注入器が、 前記出力ノードに結合される出力サンプラと、 前記出力サンプラに結合され、前記出力サンプラによってサンプリングされた
    信号に基づいて、補償信号を発生するＲＣ回路網と、 を備えるチャネル・カード。
  8. 【請求項８】 ドライバ出力から損失性信号経路に沿って被試験デバイスに
    駆動波形を印加する方法であって、 第１クランプ信号レベルを確立するステップと、 前記ドライバ出力を前記第１クランプ信号レベルに切り換えるステップと、 前記出力ノードにエネルギを注入し、前記第１クランプ信号レベルを変更し、
    前記損失性信号経路に沿った前記クランプ信号レベルに対する損失を補償するス
    テップと、 を含む方法。
  9. 【請求項９】 請求項８記載の方法において、前記注入するステップが、 前記ドライバ出力において前記信号をサンプリングするステップと、 前記出力ノードにおいて、前記サンプリング・ステップにおいてサンプリング
    された信号に応じたレベルで、前記エネルギを供給するするステップと、 を含む方法。
JP2000616432A 1999-05-10 2000-05-08 伝送路損失補償を備えたドライバ Expired - Lifetime JP4226790B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/309,134 1999-05-10
US09/309,134 US6360180B1 (en) 1999-05-10 1999-05-10 Driver with transmission path loss compensation
PCT/US2000/012630 WO2000068699A1 (en) 1999-05-10 2000-05-08 Driver with transmission path loss compensation

Publications (2)

Publication Number Publication Date
JP2002544489A true JP2002544489A (ja) 2002-12-24
JP4226790B2 JP4226790B2 (ja) 2009-02-18

Family

ID=23196838

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000616432A Expired - Lifetime JP4226790B2 (ja) 1999-05-10 2000-05-08 伝送路損失補償を備えたドライバ

Country Status (8)

Country Link
US (1) US6360180B1 (ja)
EP (1) EP1095286B1 (ja)
JP (1) JP4226790B2 (ja)
KR (1) KR100711077B1 (ja)
DE (1) DE60021675T2 (ja)
MY (1) MY119882A (ja)
TW (1) TW459141B (ja)
WO (1) WO2000068699A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105251A1 (ja) * 2007-02-27 2008-09-04 Advantest Corporation ドライバ回路
WO2008108195A1 (ja) * 2007-03-07 2008-09-12 Advantest Corporation ドライバ回路
WO2017126210A1 (ja) * 2016-01-22 2017-07-27 東京エレクトロン株式会社 基板検査装置及びプログラム

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7174143B1 (en) 2003-01-21 2007-02-06 Analog Devices, Inc. Receiver circuit with transmission loss compensation
DE10338079B4 (de) * 2003-08-19 2007-05-16 Infineon Technologies Ag Testanordnung zum Testen von Halbleiterschaltungschips
US7010453B2 (en) * 2003-10-14 2006-03-07 Agilent Technologies, Inc. Methods and apparatus for optimizing lists of waveforms
US6944558B2 (en) * 2003-10-14 2005-09-13 Agilent Technologies, Inc. Methods and apparatus for optimizing the masking of waveforms to reduce the number of waveforms in a list of waveforms
JP4197657B2 (ja) * 2004-04-01 2008-12-17 株式会社アドバンテスト 試験装置及び設定方法
DE102004018986B3 (de) * 2004-04-20 2005-11-03 Eads Deutschland Gmbh Verfahren zur Erzeugung eines Signals mit einem vorgebbaren Pulsdach
US7408337B2 (en) * 2005-06-03 2008-08-05 Teradyne, Inc. Compensating for loss in a transmission path
US20060280239A1 (en) * 2005-06-09 2006-12-14 Joachim Moll Signal shaping circuit
EP1732279A2 (en) 2005-06-09 2006-12-13 Agilent Technologies Inc A signal shaping circuit
TWI452833B (zh) * 2009-12-30 2014-09-11 Ind Tech Res Inst 輸出元件、信號迴轉率的校正與控制方法以及信號振幅的控制方法
US8718967B2 (en) * 2010-05-28 2014-05-06 Advantest Corporation Flexible storage interface tester with variable parallelism and firmware upgradeability
US8903672B2 (en) * 2010-06-04 2014-12-02 Apple Inc. Methods for calibration of radio-frequency path loss in radio-frequency test equipment

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5063308A (en) * 1988-12-21 1991-11-05 Intel Corporation Output driver with static and transient parts
US4975598A (en) * 1988-12-21 1990-12-04 Intel Corporation Temperature, voltage, and process compensated output driver
US5270582A (en) * 1989-10-11 1993-12-14 Teradyne, Inc. High speed timing generator
US5051685A (en) 1990-08-22 1991-09-24 Magnetek, Inc. Waveform corrector
US5189313A (en) 1990-11-19 1993-02-23 Tektronix, Inc. Variable transition time generator
JP2866750B2 (ja) 1991-01-28 1999-03-08 三菱電機株式会社 半導体試験装置および半導体装置の試験方法
JPH0522106A (ja) 1991-07-11 1993-01-29 Toshiba Corp 抑制回路
EP0542321A3 (en) 1991-09-23 1993-06-09 Schlumberger Technologies, Inc. Method and circuit for controlling voltage reflections on transmission lines
JPH05189313A (ja) * 1992-01-14 1993-07-30 Oki Electric Ind Co Ltd キャッシュメモリ制御方式
JP3107111B2 (ja) * 1992-04-06 2000-11-06 東亞合成株式会社 分子の片末端にフェノール性水酸基を有するポリスチレンの製造方法
US5329222A (en) 1992-11-30 1994-07-12 Westinghouse Electric Corporation Apparatus and method for dynamic voltage restoration of utility distribution networks
US5842155A (en) 1993-05-03 1998-11-24 Fairchild Semiconductor Corp. Method and apparatus for adjusting pin driver charging and discharging current
US5444410A (en) * 1993-06-30 1995-08-22 National Semiconductor Corporation Controlled-transitioni-time line driver
US5528166A (en) 1995-03-14 1996-06-18 Intel Corporation Pulse controlled impedance compensated output buffer
US5617051A (en) * 1995-06-22 1997-04-01 Maxim Integrated Products Voltage overshoot limiter
US5808481A (en) * 1996-06-28 1998-09-15 Intel Corporation Output swing clamp for USB differential buffer
US5870409A (en) 1996-06-28 1999-02-09 Microchip Technology Incorporated Method and apparatus for testing a relatively slow speed component of an intergrated circuit having mixed slow speed and high speed components
US5745003A (en) * 1996-09-11 1998-04-28 Schlumberger Technologies Inc. Driver circuits for IC tester
US5898321A (en) * 1997-03-24 1999-04-27 Intel Corporation Method and apparatus for slew rate and impedance compensating buffer circuits
US5999008A (en) * 1997-04-30 1999-12-07 Credence Systems Corporation Integrated circuit tester with compensation for leakage current
DE19825258B4 (de) * 1998-06-05 2005-11-17 Telefonaktiebolaget Lm Ericsson (Publ) Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008105251A1 (ja) * 2007-02-27 2008-09-04 Advantest Corporation ドライバ回路
US8115520B2 (en) 2007-02-27 2012-02-14 Advantest Corp. Driver circuit
WO2008108195A1 (ja) * 2007-03-07 2008-09-12 Advantest Corporation ドライバ回路
US7990177B2 (en) 2007-03-07 2011-08-02 Advantest Corp. Driver circuit for producing signal simulating transmission loss
TWI399949B (zh) * 2007-03-07 2013-06-21 Advantest Corp Drive circuit
WO2017126210A1 (ja) * 2016-01-22 2017-07-27 東京エレクトロン株式会社 基板検査装置及びプログラム

Also Published As

Publication number Publication date
KR100711077B1 (ko) 2007-04-24
EP1095286A1 (en) 2001-05-02
JP4226790B2 (ja) 2009-02-18
DE60021675T2 (de) 2006-04-20
TW459141B (en) 2001-10-11
EP1095286B1 (en) 2005-08-03
DE60021675D1 (de) 2005-09-08
US6360180B1 (en) 2002-03-19
KR20010071802A (ko) 2001-07-31
WO2000068699A1 (en) 2000-11-16
MY119882A (en) 2005-07-29

Similar Documents

Publication Publication Date Title
US6275962B1 (en) Remote test module for automatic test equipment
JP4226790B2 (ja) 伝送路損失補償を備えたドライバ
KR100861602B1 (ko) 집적 회로 웨이퍼 테스터의 타이밍을 보정하기 위한 시스템
KR101099858B1 (ko) 시간-도메인-반사 응답-정보를 획득하는 장치, 시간-도메인-반사 응답-정보 획득 방법 및 컴퓨터 판독 가능한 기록 매체
US6456103B1 (en) Apparatus for reducing power supply noise in an integrated circuit
US6836136B2 (en) Pin driver for AC and DC semiconductor device testing
US7880486B2 (en) Method and apparatus for increasing operating frequency of a system for testing electronic devices
WO2006068936A2 (en) A method and system for testing semiconductor devices
JP3727103B2 (ja) 半導体素子の試験方法
US7120840B1 (en) Method and system for improved ATE timing calibration at a device under test
JP3509943B2 (ja) 伝送経路の伝播遅延時間測定回路
US6812727B2 (en) Semiconductor integrated circuit device and testing method thereof
JP2000314764A (ja) Ｉｃ試験装置のタイミング校正方法及びこの校正方法に用いるショートデバイス
US6642707B1 (en) High-speed peaking circuit for characteristic impedance control
Helmreich Test path simulation and characterisation
KR20020045508A (ko) 집적회로 테스터 조정방법 및 장치
JPH0519018A (ja) 半導体測定回路
Sylla et al. Impedance mismatch and lumped capacitance effects in high frequency testing
JPH0743426A (ja) 半導体試験装置
JPH04254775A (ja) Ｉｃテスタ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040414

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040609

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060629

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060801

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20061031

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20061108

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080425

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080820

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080829

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081119

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081127

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111205

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4226790

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111205

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121205

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121205

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131205

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term