JPH0519018A - 半導体測定回路 - Google Patents
半導体測定回路Info
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- JPH0519018A JPH0519018A JP3197208A JP19720891A JPH0519018A JP H0519018 A JPH0519018 A JP H0519018A JP 3197208 A JP3197208 A JP 3197208A JP 19720891 A JP19720891 A JP 19720891A JP H0519018 A JPH0519018 A JP H0519018A
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- measurement
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Abstract
(57)【要約】
【目的】 被測定集積回路の入力ピンにおいて、入力タ
イミングを補正し、入力タイミングずれによる誤差を少
なくして高精度の測定を可能にする。 【構成】 伝送ライン１３からなる、被測定集積回路２
の入力ピン端での入力波形をモニタするための測定経路
を設け、入力タイミング補正部１によりそのずれを補正
することにより、テストパターンの入力タイミングずれ
による測定誤差が少なくなり、高精度の測定が可能とな
る。
イミングを補正し、入力タイミングずれによる誤差を少
なくして高精度の測定を可能にする。 【構成】 伝送ライン１３からなる、被測定集積回路２
の入力ピン端での入力波形をモニタするための測定経路
を設け、入力タイミング補正部１によりそのずれを補正
することにより、テストパターンの入力タイミングずれ
による測定誤差が少なくなり、高精度の測定が可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のファ
ンクションテストにおいて、入力するテストパターンの
スキューを補正し、測定精度を向上することができる半
導体測定回路に関するものである。
ンクションテストにおいて、入力するテストパターンの
スキューを補正し、測定精度を向上することができる半
導体測定回路に関するものである。
【０００２】
【従来の技術】一般に半導体集積回路の入出力間におけ
る高速ファンクションテストの方法として、多数の入出
力ピンを持ったＬＳＩテスタを用いる方法がある。この
方法はＬＳＩテスタ内のパターン・ジェネレータによっ
て発生したテストパターンを被測定素子の各入力ピンに
印加し、各出力ピンにおける出力パターンを期待値と比
較して、被測定素子の品質の良否を判定するものであ
る。しかし、特に高速テスト，順序回路（Ｄ−ＦＦ等）
のセットアップタイムやホールドタイムで数ナノ秒以下
の時間を問題にする場合には、入力データのピン間スキ
ューや波形のなまり等で測定結果がまったく異なってし
まう。
る高速ファンクションテストの方法として、多数の入出
力ピンを持ったＬＳＩテスタを用いる方法がある。この
方法はＬＳＩテスタ内のパターン・ジェネレータによっ
て発生したテストパターンを被測定素子の各入力ピンに
印加し、各出力ピンにおける出力パターンを期待値と比
較して、被測定素子の品質の良否を判定するものであ
る。しかし、特に高速テスト，順序回路（Ｄ−ＦＦ等）
のセットアップタイムやホールドタイムで数ナノ秒以下
の時間を問題にする場合には、入力データのピン間スキ
ューや波形のなまり等で測定結果がまったく異なってし
まう。
【０００３】図２は従来の半導体測定回路の基本構成を
示す図であり、図において、３はドライブエッジ発生
器、４はドライブパターン・メモリ、７はフォーマッタ
で、これらエッジ発生器１，ドライブパターン・メモリ
４，フォーマッタ７によりパターン・ジェネレータ部２
１が構成されている。９はドライバで、フォーマッタ７
によりトライステート制御され、パターン・ジェネレー
タ部で作成したテストパターンを出力する。また、５は
コンペアエッジ発生器、６はコンペアパターン・メモ
リ、８はデータコンパレータ、２３ａ，２３ｂはコンパ
レータであり、これらコンペアエッジ発生器５，コンペ
アパターン・メモリ６，データコンパレータ８，コンパ
レータ２３ａ，２３ｂによりコンパレータ部２２が構成
されている。なお、１４ａ，１４ｂはアナログ信号を測
定するためのプログラブル測定ユニット(Programmable
Measuring Unit：ＰＭＵ) と本ＬＳＩテスタとを切り換
えて測定するためのスイッチである。
示す図であり、図において、３はドライブエッジ発生
器、４はドライブパターン・メモリ、７はフォーマッタ
で、これらエッジ発生器１，ドライブパターン・メモリ
４，フォーマッタ７によりパターン・ジェネレータ部２
１が構成されている。９はドライバで、フォーマッタ７
によりトライステート制御され、パターン・ジェネレー
タ部で作成したテストパターンを出力する。また、５は
コンペアエッジ発生器、６はコンペアパターン・メモ
リ、８はデータコンパレータ、２３ａ，２３ｂはコンパ
レータであり、これらコンペアエッジ発生器５，コンペ
アパターン・メモリ６，データコンパレータ８，コンパ
レータ２３ａ，２３ｂによりコンパレータ部２２が構成
されている。なお、１４ａ，１４ｂはアナログ信号を測
定するためのプログラブル測定ユニット(Programmable
Measuring Unit：ＰＭＵ) と本ＬＳＩテスタとを切り換
えて測定するためのスイッチである。
【０００４】次に動作について説明する。ドライブエッ
ジ発生器３で発生したタイミングとドライブパターン・
メモリ４で記憶したパターンデータにより、テストパタ
ーンをフォーマッタ７で作成する。こうしてパターン・
ジェネレータ部２１で作成されたテストパターンはドラ
イバ９よりテストヘッドを介して被測定素子に出力され
る。ドライバ９はテストパターンが出力された後、フォ
ーマッタ７の制御によりハイ・インピーダンス状態にな
り、テストヘッドを介して入力される被測定素子の出力
信号がドライバ９出力と衝突するのを防止している。
ジ発生器３で発生したタイミングとドライブパターン・
メモリ４で記憶したパターンデータにより、テストパタ
ーンをフォーマッタ７で作成する。こうしてパターン・
ジェネレータ部２１で作成されたテストパターンはドラ
イバ９よりテストヘッドを介して被測定素子に出力され
る。ドライバ９はテストパターンが出力された後、フォ
ーマッタ７の制御によりハイ・インピーダンス状態にな
り、テストヘッドを介して入力される被測定素子の出力
信号がドライバ９出力と衝突するのを防止している。
【０００５】次に、コンパレータ部２２において、出力
電圧（ＶOH，ＶOL）を設定し、被測定素子が出力したパ
ターンを期待値と比較する。コンパレータ部２２はコン
パレータ２３ａ，２３ｂにより、被測定素子の出力信号
が予め設定されたハイレベル，ロウレベル（ＶOH，
ＶOL）と比較され、データコンパレータ８によりその比
較結果がコンペアエッジ発生器５で発生したタイミング
の期待値およびコンペアパターン・メモリ６で記憶した
パターンデータの期待値と比較される。
電圧（ＶOH，ＶOL）を設定し、被測定素子が出力したパ
ターンを期待値と比較する。コンパレータ部２２はコン
パレータ２３ａ，２３ｂにより、被測定素子の出力信号
が予め設定されたハイレベル，ロウレベル（ＶOH，
ＶOL）と比較され、データコンパレータ８によりその比
較結果がコンペアエッジ発生器５で発生したタイミング
の期待値およびコンペアパターン・メモリ６で記憶した
パターンデータの期待値と比較される。
【０００６】この場合、テスタの出力ドライバ特性のば
らつきやテスタヘッドまでの信号経路の相違により、被
測定素子の入力ピンにおけるテストパターンの立ち上が
り，立ち下がりが各ピン毎に±数ナノ秒程度ずれる、い
わゆるスキューが生じる。また、ＬＳＩテスタと被測定
素子を接続する線路及び被測定素子の端子のインピーダ
ンスの違いにより、入力ピンにおけるテストパターンの
立ち上がり及び立ち下がりが各ピン毎に異なる、なまり
を生じる。これらの入力信号のスキューやなまりによっ
てタイミング測定の精度が悪くなる。
らつきやテスタヘッドまでの信号経路の相違により、被
測定素子の入力ピンにおけるテストパターンの立ち上が
り，立ち下がりが各ピン毎に±数ナノ秒程度ずれる、い
わゆるスキューが生じる。また、ＬＳＩテスタと被測定
素子を接続する線路及び被測定素子の端子のインピーダ
ンスの違いにより、入力ピンにおけるテストパターンの
立ち上がり及び立ち下がりが各ピン毎に異なる、なまり
を生じる。これらの入力信号のスキューやなまりによっ
てタイミング測定の精度が悪くなる。
【０００７】そのため、高速のタイミングテストを行う
場合、ＬＳＩテスタのヘッドにおいてキャリブレーショ
ンを行い、設定値と測定値との差を補正テーブルとして
記憶装置に記憶させ、補正テーブルを用いて補正した実
測値を期待値と比較し、被測定半導体集積回路の品質の
良否を判定する。
場合、ＬＳＩテスタのヘッドにおいてキャリブレーショ
ンを行い、設定値と測定値との差を補正テーブルとして
記憶装置に記憶させ、補正テーブルを用いて補正した実
測値を期待値と比較し、被測定半導体集積回路の品質の
良否を判定する。
【０００８】しかし、この場合、テストヘッドと被測定
素子を接続する線路は一定のモデルに基づいてキャリブ
レーションされるため、ずれが生じる場合があり、高速
テストではこのずれさえも問題になってくる。
素子を接続する線路は一定のモデルに基づいてキャリブ
レーションされるため、ずれが生じる場合があり、高速
テストではこのずれさえも問題になってくる。
【０００９】図３はＤ−ＦＦのセットアップ時間を測定
するときの例である。図３(a) において、１５はＤ−Ｆ
Ｆ、１６〜１８はドライバである。図３(b) において、
テストヘッド端子上でのデータ入力及びクロック入力を
実線で、図３(c) において、被測定素子の入力端子上で
のクロック入力を点線で示している。データ入力には実
線の波形がそのまま被測定端子に印加されるとすると、
見かけ上のセットアップタイムはｔSUであるが、クロッ
ク入力がなまっているため、クロックに対するデータ入
力のセットアップタイムはＴSUとなり、δ＝ＴSU−ｔSU
だけの誤差が生じることになる。このことは、高速テス
トでナノ秒以下の時間を問題にするときにおいては重要
な問題となってくる。
するときの例である。図３(a) において、１５はＤ−Ｆ
Ｆ、１６〜１８はドライバである。図３(b) において、
テストヘッド端子上でのデータ入力及びクロック入力を
実線で、図３(c) において、被測定素子の入力端子上で
のクロック入力を点線で示している。データ入力には実
線の波形がそのまま被測定端子に印加されるとすると、
見かけ上のセットアップタイムはｔSUであるが、クロッ
ク入力がなまっているため、クロックに対するデータ入
力のセットアップタイムはＴSUとなり、δ＝ＴSU−ｔSU
だけの誤差が生じることになる。このことは、高速テス
トでナノ秒以下の時間を問題にするときにおいては重要
な問題となってくる。
【００１０】
【発明が解決しようとする課題】従来の半導体測定回路
は以上のように構成されているため、高速テストを行う
と、テストパターン入力のずれが問題になり、精度が悪
くなるという問題点があった。
は以上のように構成されているため、高速テストを行う
と、テストパターン入力のずれが問題になり、精度が悪
くなるという問題点があった。
【００１１】本発明は、上記のような問題点を解消する
ためになされたもので、被測定素子端においてキャリブ
レーションを行い、かつリアルタイムでテストパターン
入力のスキュー及びなまりを測定し、補正することによ
って、高精度の高速テストが可能となる半導体測定回路
を得ることを目的とする。
ためになされたもので、被測定素子端においてキャリブ
レーションを行い、かつリアルタイムでテストパターン
入力のスキュー及びなまりを測定し、補正することによ
って、高精度の高速テストが可能となる半導体測定回路
を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る半導体測
定回路は、被測定素子端でのテストパターン入力波形を
リアルタイムでモニタする測定経路を設け、入力データ
のタイミングのずれを補正しながら測定を行うようにし
たものである。
定回路は、被測定素子端でのテストパターン入力波形を
リアルタイムでモニタする測定経路を設け、入力データ
のタイミングのずれを補正しながら測定を行うようにし
たものである。
【００１３】
【作用】本発明においては、被測定素子端でのテストパ
ターン入力のずれを測定して、パターン・ジェネレータ
のタイミングを補正し、かつこのキャリブレーション後
について発生するずれに対しては、集積回路のファンク
ションテストを実行後、出力値を判定するときに補正す
ることによって精度を高めるものである。
ターン入力のずれを測定して、パターン・ジェネレータ
のタイミングを補正し、かつこのキャリブレーション後
について発生するずれに対しては、集積回路のファンク
ションテストを実行後、出力値を判定するときに補正す
ることによって精度を高めるものである。
【００１４】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の一実施例による半導体測定回路を示
すものである。この図は、テストヘッドと被測定集積回
路との接続経路を伝送ラインとしてモデル化したもので
あり、テストパターンを発生するパターン・ジェネレー
タ部及び出力パターンを測定するコンパレータ部は従来
例と同じである。図において、１０は入力タイミングコ
ンパレータ、１１はデータを記憶する補正回路、２４
ａ，２４ｂはコンパレータであり、これら入力タイミン
グコンパレータ１０，補正回路１１およびコンパレータ
２４ａ，２４ｂにより入力タイミング補正部１が構成さ
れている。また、１２，１３はインターフェイスの伝送
線路、２はＤＵＴ（被測定素子）である。
る。図１は本発明の一実施例による半導体測定回路を示
すものである。この図は、テストヘッドと被測定集積回
路との接続経路を伝送ラインとしてモデル化したもので
あり、テストパターンを発生するパターン・ジェネレー
タ部及び出力パターンを測定するコンパレータ部は従来
例と同じである。図において、１０は入力タイミングコ
ンパレータ、１１はデータを記憶する補正回路、２４
ａ，２４ｂはコンパレータであり、これら入力タイミン
グコンパレータ１０，補正回路１１およびコンパレータ
２４ａ，２４ｂにより入力タイミング補正部１が構成さ
れている。また、１２，１３はインターフェイスの伝送
線路、２はＤＵＴ（被測定素子）である。
【００１５】次に動作について説明する。まず、始めに
テストヘッドと被測定集積回路との伝送ラインを含めた
経路におけるキャリブレーションを実施する。
テストヘッドと被測定集積回路との伝送ラインを含めた
経路におけるキャリブレーションを実施する。
【００１６】まず、図の状態でテストパターンを走らせ
て被測定素子端での入力テストパターンを測定し、設定
したテストパターンと、スキュー及び波形のなまり等に
ついての比較を行う。即ち、被測定集積回路２から分岐
した伝送ライン１３により被測定集積回路２に入力され
る信号を入力タイミング補正部１に入力し、入力タイミ
ング補正部１に取り込んだ信号とドライブエッジ発生器
３およびドライブパターンメモリ４で発生した信号とを
入力タイミングコンパレータ１０で比較し、その比較結
果を補正回路１１に記憶してドライブエッジ発生器３を
制御することによりキャリブレーションを実施する。
て被測定素子端での入力テストパターンを測定し、設定
したテストパターンと、スキュー及び波形のなまり等に
ついての比較を行う。即ち、被測定集積回路２から分岐
した伝送ライン１３により被測定集積回路２に入力され
る信号を入力タイミング補正部１に入力し、入力タイミ
ング補正部１に取り込んだ信号とドライブエッジ発生器
３およびドライブパターンメモリ４で発生した信号とを
入力タイミングコンパレータ１０で比較し、その比較結
果を補正回路１１に記憶してドライブエッジ発生器３を
制御することによりキャリブレーションを実施する。
【００１７】図においては１ピンのみについて示してい
るが、実際には、全ピン同時に測定を実施し、ピン間の
ずれについても補正を行う。そして、この結果に基づい
てパターン・ジェネレータのタイミングを補正する。
るが、実際には、全ピン同時に測定を実施し、ピン間の
ずれについても補正を行う。そして、この結果に基づい
てパターン・ジェネレータのタイミングを補正する。
【００１８】次に、実際にファンクションテストを実施
する。このとき同時に入力テストパターンの測定も行う
ことが可能なため、この結果で再補正することも可能で
ある。
する。このとき同時に入力テストパターンの測定も行う
ことが可能なため、この結果で再補正することも可能で
ある。
【００１９】このように、上記実施例によれば、被測定
集積回路の入力ピン端での入力波形のタイミングを補正
するようにしたので、入力タイミングによる測定誤差を
少なくすることができ、高精度の高速テストが可能とな
る。
集積回路の入力ピン端での入力波形のタイミングを補正
するようにしたので、入力タイミングによる測定誤差を
少なくすることができ、高精度の高速テストが可能とな
る。
【００２０】
【発明の効果】以上のように、この発明に係る半導体測
定回路によれば、被測定素子端でのテストパターン入力
のずれを補正することができるようにしたので、入力タ
イミングによる測定誤差が少なくなり、高精度の測定が
可能である。
定回路によれば、被測定素子端でのテストパターン入力
のずれを補正することができるようにしたので、入力タ
イミングによる測定誤差が少なくなり、高精度の測定が
可能である。
【図１】本発明の一実施例による半導体測定回路を示す
図である。
図である。
【図２】従来の半導体測定回路を示す図である。
【図３】順序回路における入力タイミングを示す図であ
る。
る。
１ 入力タイミング補正部 ２ 被測定集積回路 ３ ドライブエッジ発生器 ４ ドライブパターン・メモリ ５ コンペアエッジ発生器 ６ コンペアパターン・メモリ ７ フォーマッタ ８ データコンパレータ ９ ドライバ １０ 入力タイミングコンパレータ １１ 補正回路 １２ インターフェイスの伝送ライン １３ インターフェイスの伝送ライン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年９月９日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】図２は従来の半導体測定回路の基本構成を
示す図であり、図において、３はドライブエッジ発生
器、４はドライブパターン・メモリ、７はフォーマッタ
で、これらエッジ発生器３，ドライブパターン・メモリ
４，フォーマッタ７によりパターン・ジェネレータ部２
１が構成されている。９はドライバで、フォーマッタ７
によりトライステート制御され、パターン・ジェネレー
タ部で作成したテストパターンを出力する。また、５は
コンペアエッジ発生器、６はコンペアパターン・メモ
リ、８はデータコンパレータ、２３ａ，２３ｂはコンパ
レータであり、これらコンペアエッジ発生器５，コンペ
アパターン・メモリ６，データコンパレータ８，コンパ
レータ２３ａ，２３ｂによりコンパレータ部２２が構成
されている。なお、１４ａ，１４ｂはアナログ信号を測
定するためのプログラブル測定ユニット(Programmable
Measuring Unit：ＰＭＵ) と本ＬＳＩテスタとを切り換
えて測定するためのスイッチである。
示す図であり、図において、３はドライブエッジ発生
器、４はドライブパターン・メモリ、７はフォーマッタ
で、これらエッジ発生器３，ドライブパターン・メモリ
４，フォーマッタ７によりパターン・ジェネレータ部２
１が構成されている。９はドライバで、フォーマッタ７
によりトライステート制御され、パターン・ジェネレー
タ部で作成したテストパターンを出力する。また、５は
コンペアエッジ発生器、６はコンペアパターン・メモ
リ、８はデータコンパレータ、２３ａ，２３ｂはコンパ
レータであり、これらコンペアエッジ発生器５，コンペ
アパターン・メモリ６，データコンパレータ８，コンパ
レータ２３ａ，２３ｂによりコンパレータ部２２が構成
されている。なお、１４ａ，１４ｂはアナログ信号を測
定するためのプログラブル測定ユニット(Programmable
Measuring Unit：ＰＭＵ) と本ＬＳＩテスタとを切り換
えて測定するためのスイッチである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、実際にファンクションテストを実施
する。このとき同時に入力テストパターンの測定を行
い、設定した値とのずれを検出する。そしてデータコン
パレータ８で期待値と出力パターンを比較する時に、再
度詳細なタイミングを補正する。
する。このとき同時に入力テストパターンの測定を行
い、設定した値とのずれを検出する。そしてデータコン
パレータ８で期待値と出力パターンを比較する時に、再
度詳細なタイミングを補正する。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (1)
- 【特許請求の範囲】 【請求項１】 パターン・ジェネレータによって発生し
たテストパターンを被測定集積回路の各入力ピンに印加
し、その各出力ピンにおける出力値を期待値と比較する
ファンクションテスタにおいて、 被測定集積回路の各入力ピンにおける入力テストパター
ンをリアルタイムでモニタするための測定経路と、 該測定経路により測定された、実際に印加されたテスト
パターンと設定したテストパターンのずれを補正する入
力タイミング補正部とを備えたことを特徴とする半導体
測定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197208A JPH0519018A (ja) | 1991-07-09 | 1991-07-09 | 半導体測定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197208A JPH0519018A (ja) | 1991-07-09 | 1991-07-09 | 半導体測定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0519018A true JPH0519018A (ja) | 1993-01-26 |
Family
ID=16370624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197208A Pending JPH0519018A (ja) | 1991-07-09 | 1991-07-09 | 半導体測定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0519018A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006118012A1 (ja) * | 2005-04-28 | 2006-11-09 | Advantest Corporation | 試験装置 |
| US7641280B2 (en) | 2004-07-02 | 2010-01-05 | Honda Motor Co., Ltd. | Head rest device |
-
1991
- 1991-07-09 JP JP3197208A patent/JPH0519018A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7641280B2 (en) | 2004-07-02 | 2010-01-05 | Honda Motor Co., Ltd. | Head rest device |
| WO2006118012A1 (ja) * | 2005-04-28 | 2006-11-09 | Advantest Corporation | 試験装置 |
| KR100922815B1 (ko) * | 2005-04-28 | 2009-10-22 | 주식회사 아도반테스토 | 시험 장치 |
| US7834642B2 (en) | 2005-04-28 | 2010-11-16 | Advantest Corporation | Testing apparatus and method which adjusts a phase difference between rising and falling signals output from a DUT |
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