KR100922815B1

KR100922815B1 - 시험 장치

Info

Publication number: KR100922815B1
Application number: KR1020077021504A
Authority: KR
Inventors: 타카시 하세가와
Original assignee: 주식회사 아도반테스토
Priority date: 2005-04-28
Filing date: 2006-04-17
Publication date: 2009-10-22
Also published as: TW200638053A; TWI314214B; JP2006308488A; WO2006118012A1; DE112006001038T5; KR20070110374A; JP4469753B2; US7834642B2; US20080218179A1

Abstract

제1 스트로브 신호에 의해 DUT의 출력 신호를 취득하는 제1 타이밍 비교기, 제1 스트로브 신호를 지연시킨 제2 스트로브 신호에 의해 DUT의 출력 신호를 취득하는 제2 타이밍 비교기, 상승 신호 및 하강 신호 중 어느 쪽이 먼저 타이밍 비교기에 도착할지를 판정하는 선행 에지 판정 회로, 제1 및 제2 타이밍 비교기로 하여금 먼저 도착하는 신호 및 나중에 도착하는 신호를 취득하게 하기 위해 지연량을 조정하는 에지 검출 회로, 제1 및 제2 타이밍 비교기의 출력을 입력하는 논리곱 게이트 및 논리합 게이트, 및 상승 신호 및 하강 신호 중 어느 쪽이 먼저 도착할지에 따라 논리곱 게이트 또는 논리합 게이트의 출력을 선택하는 비교 결과 선택 회로를 포함하는 시험 장치를 제공한다.

시험장치, 가변지연회로, 타이밍비교기, 상승신호, 하강신호

Description

시험 장치{TESTING APPARATUS}

본 발명은 시험 장치에 관한 것이다. 특히, 본 발명은 DUT가 출력하는 상승 신호 및 하강 신호를 전파할 때에 생기는 위상의 어긋남을 조정해서 취득하는 시험 장치에 관한 것이다. 본 출원은, 다음의 일본 출원에 관련된다. 문헌의 참조에 의한 편입이 인정되는 지정국에 대해서는 다음의 출원에 기재된 내용을 참조에 의해 본 출원에 편입하고 본 출원의 일부로 한다.

1. 일본특허출원 2005-133250 출원일 2005년 04월 28일

도 8은 DUT 400(Device Under Test: 피시험 디바이스)을 시험하는 시험 장치 10의 구성의 일례를 도시한다. 이러한 시험 장치 10은 예를 들면 특허문헌 1에 개시되어 있다. 시험 장치 10은 DUT 400을 시험하기 위한 시험 패턴에 기초하는 시험 신호를 DUT 400에 입력하고, 시험 신호에 따라 DUT 400이 출력하는 출력 신호에 기초하여 DUT 400의 양부를 판정한다.

시험 장치 10은 주기 발생기 410, 패턴 발생기 430, 타이밍 발생기 420, 파형 성형기 440, 드라이버 450, 컴퍼레이터 460, 타이밍 비교부 470, 및 논리 비교 부 480을 포함한다. 주기 발생기 410은 패턴 발생기 430으로부터 지정되는 타이밍 데이타에 기초하여 시험 장치 10의 동작의 기준이 되는 기준 클럭을 생성한다. 또한, 주기 발생기 410은 패턴 발생기 430으로부터의 지시에 따라 시험 프로그램의 각 실행 사이클을 나타내는 주기 클럭을 발생하고 패턴 발생기 430에 공급한다.

패턴 발생기 430은 시험 장치 10의 이용자에 의해 지정된 시험 프로그램의 시퀀스를 실행하고, 주기 클럭에 의해 지정되는 시험 주기마다 DUT 400에 공급하는 시험 패턴을 생성한다. 또한, 패턴 발생기 430은 DUT 400으로부터 출력되는 출력 신호의 기대치를 생성하고 논리 비교부 480에 공급한다. 타이밍 발생기 420은 시험 주기마다 시험 패턴에 기초하는 시험 신호를 공급하는 타이밍을 생성한다.

파형 성형기 440은 패턴 발생기 430으로부터 시험 패턴을 수취해서 성형하고, 타이밍 발생기 420으로부터 수취한 타이밍에 기초하는 시험 신호를 출력하는 파형 포매터이다. 즉, 예를 들면, 파형 성형기 440은 시험 패턴에 의해 지정된 파형의 신호를 타이밍 발생기 420에 의해 지정된 타이밍으로 드라이버 450에 출력한다. 드라이버 450은 파형 성형기 440으로부터 수취한 시험 신호를 DUT 400에 공급한다.

컴퍼레이터 460은 DUT 400이 출력하는 디바이스 출력 신호를 입력받고, 당해 디바이스 출력 신호의 전압 레벨에 기초하여 당해 디바이스 출력 신호가 논리값 H 또는 논리값 L에 해당하는지 그렇지 않은지를 검출한다. 타이밍 비교부 470은 컴퍼레이터 460으로부터 출력되는 디바이스 출력 신호의 논리값을 지정된 타이밍으로 취득하고, 취득 결과를 논리 비교부 480에 출력한다. 이에 따라, 타이밍 비교부 470은 디바이스 출력 신호의 파형의 변화 타이밍과 지정된 타이밍을 비교한 타이밍 비교 결과를 타이밍 비교부 470에 출력한다. 논리 비교부 480은 타이밍 비교부 470의 출력을 기대치와 비교한다. 이에 따라, 시험 장치 10은 DUT 400의 양부를 판정할 수 있다.

[특허문헌 1] 일본특허공개 1996-62301호 공보

[발명이 해결하고자 하는 과제]

DUT 400 자체의 양부를 판정하기 위해서, 타이밍 비교부 470은 DUT 400이 복수의 출력 단자로부터 동일 타이밍으로 출력한 신호를 동일 타이밍으로 취득하지 않으면 안된다. 여기서, DUT 400이 동일 타이밍으로 출력한 각 신호는 DUT 400과 타이밍 비교부 470 간의 경로 길이의 편차 등의 요인으로 인해 다른 타이밍으로 타이밍 비교부 470에 도달한다. 따라서 타이밍 비교부 470은 이들 타이밍의 편차를 흡수할 필요가 있다.

마찬가지로, DUT 400과 타이밍 비교부 470 간의 경로 길이 또는 논리소자의 영향으로 인해 DUT 400이 상승 신호를 출력하고나서 타이밍 비교부 470에 도착할 때까지의 시간과 DUT 400이 하강 신호를 출력하고나서 타이밍 비교부 470에 도착할 때까지의 시간에 차이가 생긴다. 따라서, 타이밍 비교부 470은 DUT 400이 동일한 타이밍으로 출력한 상승 신호 및 하강 신호를 동일한 타이밍으로 취득할 수 있도록 타이밍을 조정할 필요가 있다.

따라서, 본 발명은 상기의 과제를 해결할 수 있는 시험 장치를 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.

[과제를 해결하기 위한 수단]

본 발명의 제1 형태에 의하면, 피시험 디바이스를 시험하는 시험 장치에 있어서, 기준이 되는 펄스 신호를 지연시킨 제1 스트로브 신호를 출력하는 제1 가변 지연 회로; 상기 피시험 디바이스가 출력하는 디바이스 출력 신호를 상기 제1 스트로브 신호에 의해 지정된 타이밍으로 취득하는 제1 타이밍 비교기; 상기 제1 스트로브 신호를 지연시킨 제2 스트로브 신호를 출력하는 제2 가변 지연 회로; 상기 디바이스 출력 신호를 상기 제2 스트로브 신호에 의해 지정된 타이밍으로 취득하는 제2 타이밍 비교기; 상기 디바이스 출력 신호로서 동일 타이밍으로 상승 신호 또는 하강 신호를 입력한 경우, 상승 신호 및 하강 신호 중 어느 쪽이 앞선 타이밍에 상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기에 도착할지를 판정하는 선행 에지 판정 회로; 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 상승 에지 또는 하강 에지의 타이밍으로 상기 제1 타이밍 비교기로 하여금 취득하게 하기 위해 상기 제1 가변 지연 회로의 지연량을 조정하는 선행 에지 검출 회로; 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 상승 에지 또는 하강 에지의 타이밍으로 상기 제2 타이밍 비교기로 하여금 취득하게 하기 위해 상기 제2 가변 지연 회로의 지연량을 조정하는 후속 에지 검출 회로; 상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기의 출력의 논리곱을 출력하는 논리곱 게이트; 상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기의 출력의 논리합을 출력하는 논리합 게이트; 및 시험중의 상기 디바이스 출력 신호의 타이밍 비교 결과로서 상승 신호가 하강 신호보다 먼저 도착한다고 판정된 경우에는 상기 논리곱 게이트의 출력을 선택하고, 하강 신호가 상승 신호보다 먼저 도착한다고 판정된 경우에는 상기 논리합 게이트의 출력을 선택하는 비교 결과 선택 회로를 포함하는 시험 장치를 제공한다.

상기 선행 에지 검출 회로는 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하고, 상기 제1 타이밍 비교기로 하여금 당해 신호를 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 상기 제1 가변 지연 회로의 지연량을 조정하여도 된다.

상기 후속 에지 검출 회로는 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하고, 상기 제2 타이밍 비교기로 하여금 당해 신호를 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 상기 제2 가변 지연 회로의 지연량을 조정하여도 된다.

상기 제1 타이밍 비교기와 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제1 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제1 타이밍 비교기의 출력을 마스크하고 논리값 L의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제1 선택기; 및 상기 제2 타이밍 비교기와 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제2 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제2 타이밍 비교기의 출력을 마스크하고 논리값 L의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제2 선택기를 더 포함하여도 된다.

상기 선행 에지 검출 회로는 상기 제2 선택기로 하여금 논리값 L의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리합 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제1 가변 지연 회로의 지연량을 조정하며, 상기 후속 에지 검출 회로는 상기 제1 선택기로 하여금 논리값 L의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리합 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제2 가변 지연 회로의 지연량을 조정하여도 된다.

상기 선행 에지 판정 회로는, 상기 제2 선택기로 하여금 상기 제2 타이밍 비교기의 출력을 논리값 L의 신호로 마스크하게 하고, 상기 비교 결과 선택 회로로 하여금 상기 논리합 게이트의 출력을 선택하게 한 상태에서 상기 디바이스 출력 신호를 반복 입력시키는 입력 제어부; 상기 제1 가변 지연 회로의 지연량을 변경하면서 반복 입력되는 상기 상승 신호를 순차 취득하게 함으로써 상기 제1 타이밍 비교기로 하여금 당해 신호를 상승 에지의 타이밍으로 취득하게 하기 위한 상기 제1 가변 지연 회로의 제1 지연량을 검출하는 제1 지연량 검출부; 상기 제1 가변 지연 회로의 지연량을 변경하면서 반복 입력되는 상기 하강 신호를 순차 취득하게 함으로써 상기 제1 타이밍 비교기로 하여금 당해 신호를 하강 에지의 타이밍으로 취득하게 하기 위한 상기 제1 가변 지연 회로의 제2 지연량을 검출하는 제2 지연량 검출부; 및 상기 제1 지연량이 상기 제2 지연량보다 작을 경우에 상승 신호가 하강 신호보다 앞선 타이밍에 도착한다고 판정하며, 상기 제1 지연량이 상기 제2 지연량보다 클 경우에 상승 신호가 하강 신호보다 나중의 타이밍에 도착한다고 판정하는 판정부를 포함하여도 된다.

상기 선행 에지 검출 회로는 상기 제1 지연량 및 상기 제2 지연량 가운데 보다 작은 지연량을 상기 제1 가변 지연 회로의 지연량으로서 설정하여도 된다.

상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기로부터 상기 제1 선택기 및 상기 제2 선택기까지의 배선은 상기 제1 선택기 및 상기 제2 선택기로부터 상기 논리곱 게이트 및 상기 논리합 게이트까지의 배선과 비교하여 길어도 된다.

상기 제1 타이밍 비교기와 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제1 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제1 타이밍 비교기의 출력을 마스크하고 논리값 H의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제1 선택기; 및 상기 제2 타이밍 비교기와 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제2 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제2 타이밍 비교기의 출력을 마스크하고 논리값 H의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제2 선택기를 더 포함하여도 된다.

상기 선행 에지 검출 회로는 상기 제2 선택기로 하여금 논리값 H의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리곱 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제1 가변 지연 회로의 지연량을 조정하며, 상기 후속 에지 검출 회로는 상기 제1 선택기로 하여금 논리값 H의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리곱 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제2 가변 지연 회로의 지연량을 조정하여도 된다.

또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.

도 1은 타이밍 비교부 470의 구성의 일례를 나타낸다.

도 2는 470에 의한 지연량 조정 방법을 나타낸다.

도 3은 타이밍 비교부 470에 의한 타이밍 비교 방법을 나타내는 제1 도면이다.

도 4는 타이밍 비교부 470에 의한 타이밍 비교 방법을 나타내는 제2 도면이다.

도 5는 본 발명의 실시 형태에 관한 타이밍 비교부 470의 구성을 나타낸다.

도 6은 본 발명의 실시 형태에 관한 타이밍 비교 제어 회로 190의 구성을 나타낸다.

도 7은 본 발명의 실시 형태에 관한 시험 장치 10의 동작 플로우를 나타낸다.

도 8은 시험 장치 10의 구성을 나타낸다.

<부호의 설명>

10 시험 장치

500 공통 가변 지연 회로

505 하강측 가변 지연 회로

510 하강측 타이밍 비교기

520 상승측 가변 지연 회로

530 상승측 타이밍 비교기

560 논리곱 게이트

570 논리합 게이트

580 비교 결과 선택 회로

100 제1 가변 지연 회로

110 제1 타이밍 비교기

120 제2 가변 지연 회로

130 제2 타이밍 비교기

140 제1 선택기

150 제2 선택기

160 논리곱 게이트

170 논리합 게이트

180 비교 결과 선택 회로

190 타이밍 비교 제어 회로

200 선행 에지 판정 회로

210 입력 제어부

220 제1 지연량 검출부

230 제2 지연량 검출부

240 판정부

250 선행 에지 검출 회로

260 후속 에지 검출 회로

400 DUT

410 주기 발생기

420 타이밍 발생기

430 패턴 발생기

440 파형 성형기

450 드라이버

460 컴퍼레이터

470 타이밍 비교부

480 논리 비교부

이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.

도 1은 상승 신호 및 하강 신호 사이에서 생기는 타이밍의 어긋남을 흡수하는 것을 목적으로 하는 타이밍 비교부 470의 구성을 나타낸다. 타이밍 비교부 470은 공통 가변 지연 회로 500, 하강측 가변 지연 회로 505, 하강측 타이밍 비교기 510, 상승측 가변 지연 회로 520, 상승측 타이밍 비교기 530, 논리곱 게이트 560, 논리합 게이트 570, 및 비교 결과 선택 회로 580을 포함한다. 공통 가변 지연 회로 500은 타이밍 발생기 420으로부터 입력되는, 타이밍 비교의 기준이 되는 펄스 신호를 설정된 시간만큼 지연시킨 공통 스트로브 신호 STRB를 출력한다.

하강측 가변 지연 회로 505는 공통 스트로브 신호 STRB를 설정된 시간만큼 지연시켜서, 디바이스 출력 신호의 하강 에지를 검출하기 위한 하강측 스트로브 신호 STRB_HL을 출력한다. 하강측 타이밍 비교기 510은 DUT 400이 출력한 디바이스 출력 신호의 논리값 HSENSE를 컴퍼레이터 460을 통해서 입력받고, 하강측 스트로브 신호 STRB_HL에 의해 지정된 타이밍으로 취득한다.

상승측 가변 지연 회로 520은 공통 스트로브 신호 STRB를 설정된 시간만큼 지연시켜서, 디바이스 출력 신호의 상승 에지를 검출하기 위한 상승 에지용의 상승측 스트로브 신호 STRB_LH를 출력한다. 상승측 타이밍 비교기 530은 DUT 400이 출력한 디바이스 출력 신호의 논리값 HSENSE를 컴퍼레이터 460을 통해서 입력받고, 상승측 스트로브 신호 STRB_LH에 의해 지정된 타이밍으로 취득한다. 논리곱 게이트 560은 하강측 타이밍 비교기 510의 출력 및 상승측 타이밍 비교기 530의 출력의 논리곱을 출력한다. 논리합 게이트 570은 하강측 타이밍 비교기 510의 출력 및 상승측 타이밍 비교기 530의 출력의 논리합을 출력한다. 비교 결과 선택 회로 580은 입력되는 비교결과 선택신호에 기초하여 논리곱 게이트 560의 출력 또는 논리합 게이트 570의 출력 중 한쪽을 디바이스 출력 신호 HSENSE의 타이밍 비교 결과 FH로서 출력한다.

상기에 있어서, 공통 가변 지연 회로 500이 입력하는 기준 펄스 신호는 시험 장치 10의 기준 클럭에 동기화되어 있다. 따라서, 하강측 타이밍 비교기 510 및 상승측 타이밍 비교기 530은, 공통 가변 지연 회로 500, 하강측 가변 지연 회로 505, 및 상승측 가변 지연 회로 520의 지연량이 변경되지 않는 한, 기준 클럭에 대하여 동일 타이밍으로 DUT 400으로부터 출력되는 디바이스 출력 신호를 공통 가변 지연 회로 500, 하강측 가변 지연 회로 505 및 상승측 가변 지연 회로 520에 의해 정해지는 고정된 지연 시간 후에 취득할 수 있다.

도 2는 타이밍 비교부 470에 의한 지연량 조정 방법을 나타낸다. DUT 400의 시험 전에 시험 장치 10은 타이밍 비교부 470이 상승 신호 및 하강 신호를 취득하는 타이밍을 미리 조정해 둔다. 이 조정은, 예를 들면 다음과 같이 수행된다. 우 선, 시험 장치 10은 DUT 400의 출력 단자와의 접점으로부터 상승 신호 및 하강 신호를 동일 타이밍으로 출력 가능하도록 구성된다. 일례로서, DUT 400을 올려놓는 퍼포먼스 보드를 대신하여, 시험 장치 10은 드라이버 450이 출력한 신호 중 어느 것을 되돌려 컴퍼레이터 460에 입력하는 조정용의 퍼포먼스 보드를 탑재한다. 그리고, DUT 400의 출력 단자와의 접점에서 상승 신호 및 하강 신호의 타이밍이 동일하게 되도록 드라이버 450이 출력하는 신호의 상승 타이밍 및 하강 타이밍을 설정한다. 그 대안으로서, 시험 장치 10은 상승 신호 및 하강 신호를 동일 타이밍으로 출력할 수 있는 조정용의 DUT 400을 탑재해도 된다.

다음에, 시험 장치 10은 동일 타이밍으로 DUT 400의 출력 단자와의 접점으로부터 입력된 상승 신호 및 하강 신호를 동일 타이밍으로 취득할 수 있도록 상승측 가변 지연 회로 520 및 하강측 가변 지연 회로 505의 지연량을 조정한다. 즉, 시험 장치 10은 공통 가변 지연 회로 500의 지연량을 고정해서 기준이 되는 조정용의 상승 신호를 입력하고, 상승측 타이밍 비교기 530이 당해 상승 신호를 변화점의 타이밍에서 취득할 수 있도록 상승측 가변 지연 회로 520의 지연량을 조정한다. 보다 구체적으로는, 시험 장치 10은 우선 하강측 타이밍 비교기 510의 도시되지 않은 리셋 입력을 논리값 H로 하며, 하강측 타이밍 비교기 510의 출력 QHL을 논리값 L로 유지한다. 또한, 시험 장치 10은 비교결과 선택신호를 0으로 하고, 논리합 게이트 570의 출력을 논리 비교부 480에 출력시킨다. 그리고, 도 2(a)에 나타내는 바와 같이 상승측 가변 지연 회로 520의 지연량을 소정량씩 증가시키면서 조정용의 상승 신호를 반복 입력한다. 이에 따라, 비교 결과 선택 회로 580의 출력은 당해 상승 신호의 변화점에서 논리값 L로부터 논리값 H로 변화된다. 그래서, 시험 장치 10은 상승측 타이밍 비교기 530이 당해 변화점의 직전 또는 직후의 타이밍에서 디바이스 출력 신호를 취득할 수 있도록 상승측 가변 지연 회로 520의 지연량을 설정한다.

다음에, 시험 장치 10은 공통 가변 지연 회로 500의 지연량을 상기 값으로 고정한 상태에서 기준이 되는 조정용의 하강 신호를 입력하고, 하강측 타이밍 비교기 510이 당해 하강 신호를 변환점의 타이밍에서 취득할 수 있도록 하강측 가변 지연 회로 505의 지연량을 조정한다. 보다 구체적으로는, 시험 장치 10은 우선 상승측 타이밍 비교기 530의 도시되지 않은 리셋 입력을 논리값 H로 하고, 상승측 타이밍 비교기 530의 출력을 논리값 L로 유지한다. 또한, 시험 장치 10은 비교결과 선택신호를 0으로 하고, 논리합 게이트 570의 출력을 논리 비교부 480에 출력시킨다. 그리고, 도 2(b)에 나타내는 바와 같이 상승측 가변 지연 회로 520의 지연량을 소정량씩 증가시키면서 조정용의 하강 신호를 반복 입력한다. 이에 따라, 비교 결과 선택 회로 580의 출력은 당해 하강 신호의 변화점에서 논리값 H로부터 논리값 L로 변화된다. 그래서, 시험 장치 10은 하강측 타이밍 비교기 510이 당해 변화점의 직전 또는 직후의 타이밍에서 디바이스 출력 신호를 취득할 수 있도록 하강측 가변 지연 회로 505의 지연량을 설정한다.

다음에, 시험 장치 10은 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510 중 어느 쪽이 보다 빠른 타이밍으로 디바이스 출력 신호를 취득할지, 즉 상승측 가변 지연 회로 520의 지연량 TpLH 및 하강측 가변 지연 회로 505의 지연량 TpHL 중 어느 쪽이 보다 작을지를 판정하고, 시험중에 이용하는 비교결과 선택신호 의 값을 정한다. 보다 구체적으로는, 시험 장치 10은 상승측 가변 지연 회로 520 및 하강측 가변 지연 회로 505의 지연량을 고정한 상태에서 공통 가변 지연 회로 500의 지연량을 변화시키면서 동일 파형의 디바이스 출력 신호, 즉 예를 들면 상승 신호를 입력한다. 그리고, 상승측 타이밍 비교기 530이 당해 상승 신호를 변화점의 타이밍에서 취득할 수 있는 공통 가변 지연 회로 500의 지연량 Ta와 하강측 타이밍 비교기 510이 당해 상승 신호를 변화점의 타이밍에서 취득할 수 있는 공통 가변 지연 회로 500의 지연량 Tb를 각각 구한다. 이 때, 측정 대상이 아닌 상승측 타이밍 비교기 530 또는 하강측 타이밍 비교기 510의 출력은 리셋 입력에 의해 0으로 고정된다. 그 결과, Ta>Tb라면 TpLH<TpHL이며, 동일 타이밍으로 출력되면 상승 신호가 하강 신호보다 먼저 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510에 도착하는 것을 알 수 있다. 또한, Ta<Tb라면 TpLH>TpHL이며, 동일 타이밍으로 출력되면 상승 신호가 하강 신호보다 늦게 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510에 도착하는 것을 알 수 있다.

도 3은 타이밍 비교부 470에 의한 타이밍 비교 방법을 나타내는 제1 도면이다. TpLH<TpHL의 경우, 상승측 가변 지연 회로 520이 출력하는 상승측 스트로브 신호 STRB_LH는 하강측 가변 지연 회로 505가 출력하는 하강측 스트로브 신호 STRB_HL보다 먼저 상승한다. 이 경우에, 디바이스 출력 신호 HSENSE의 상승 에지를 상승측 스트로브 신호 STRB_LH에 의해 검출하며, 하강 에지를 하강측 스트로브 신호 STRB_HL에 의해 검출하기 위해서는, 비교 결과 선택 회로 580은 이하에 나타내는 바와 같이 비교결과 선택신호를 1로 해서 논리곱 게이트 560의 출력을 논리 비교부 480에 출력하면 된다.

디바이스 출력 신호 HSENSE가 상승할 경우, 타이밍 비교부 470은 디바이스 출력 신호 HSENSE를 상승측 타이밍 비교기 530에 의해 취득한 결과를 논리 비교부 480에 출력하지 않으면 안된다. 여기서, 상승측 타이밍 비교기 530의 출력 QLH가 논리값 L인 경우, 하강측 타이밍 비교기 510의 출력 QHL은 디바이스 출력 신호 HSENSE 및 하강측 스트로브 신호 STRB_HL의 전후관계에 따라 논리값 L 또는 H로 된다 (도 3(a)). 한편, 상승측 타이밍 비교기 530의 출력 QLH가 논리값 H인 경우, 하강측 타이밍 비교기 510의 출력 QHL은 후속하는 하강측 스트로브 신호 STRB_HL에 의해 디바이스 출력 신호 HSENSE가 취득되는 결과, 논리값 H로 된다 (도 3(b)). 따라서, 비교 결과 선택 회로 580은 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510의 논리곱을 출력하는 논리곱 게이트 560을 선택함으로써, 상승측 타이밍 비교기 530의 출력에 따른 비교결과 신호 FH를 논리 비교부 480에 출력할 수 있다.

디바이스 출력 신호 HSENSE가 하강할 경우, 타이밍 비교부 470은 디바이스 출력 신호 HSENSE를 하강측 타이밍 비교기 510에 의해 취득한 결과를 논리 비교부 480에 출력하지 않으면 안된다. 여기서, 하강측 타이밍 비교기 510의 출력 QHL이 논리값 L인 경우, 상승측 타이밍 비교기 530의 출력 QLH는 디바이스 출력 신호 HSENSE 및 상승측 스트로브 신호 STRB_LH의 전후관계에 따라 논리값 L 또는 H로 된다 (도 3(c)). 한편, 하강측 타이밍 비교기 510의 출력 QHL이 논리값 H인 경우, 상승측 타이밍 비교기 530의 출력 QLH는 선행하는 상승측 스트로브 신호 STRB_LH에 의해 디바이스 출력 신호 HSENSE가 취득되는 결과, 논리값 H로 된다 (도 3(d)). 따라서, 비교 결과 선택 회로 580은 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510의 논리곱을 출력하는 논리곱 게이트 560을 선택함으로써, 상승측 타이밍 비교기 530의 출력에 따른 비교결과 신호 FH를 논리 비교부 480에 출력할 수 있다.

이상과 같이, TpLH<TpHL의 경우, 비교 결과 선택 회로 580은 논리곱 게이트 560의 출력을 선택함으로써 디바이스측 출력 신호 HSENSE의 상승 에지 및 하강 에지를 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510에 의해 각각 적절하게 취득할 수 있다.

도 4는 타이밍 비교부 470에 의한 타이밍 비교 방법을 나타내는 제2 도면이다. TpLH>TpHL의 경우, 상승측 가변 지연 회로 520이 출력하는 상승측 스트로브 신호 STRB_LH는 하강측 가변 지연 회로 505가 출력하는 하강측 스트로브 신호 STRB_HL보다 나중에 상승한다. 이 경우에 디바이스 출력 신호 HSENSE의 상승 에지를 상승측 스트로브 신호 STRB_LH에 의해 검출하며, 하강 에지를 하강측 스트로브 신호 STRB_HL에 의해 검출하기 위해서는, 비교 결과 선택 회로 580은 이하에 나타내는 바와 같이 비교결과 선택신호를 0으로 해서 논리합 게이트 570의 출력을 논리 비교부 480에 출력하면 된다.

디바이스 출력 신호 HSENSE가 상승할 경우, 타이밍 비교부 470은 디바이스 출력 신호 HSENSE를 상승측 타이밍 비교기 530에 의해 취득한 결과를 논리 비교부 480에 출력하지 않으면 안된다. 여기서, 상승측 타이밍 비교기 530의 출력 QLH가 논리값 L인 경우, 하강측 타이밍 비교기 510의 출력 QHL은 선행하는 하강측 스트로브 신호 STRB_HL에 의해 디바이스 출력 신호 HSENSE가 취득되는 결과, 논리값 L로 된다 (도 4(a)). 한편, 상승측 타이밍 비교기 530의 출력 QLH가 논리값 H인 경우, 하강측 타이밍 비교기 510의 출력 QHL은 디바이스 출력 신호 HSENSE 및 하강측 스트로브 신호 STRB_HL의 전후관계에 따라 논리값 L 또는 H로 된다 (도 4(b)). 따라서, 비교 결과 선택 회로 580은 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510의 논리합을 출력하는 논리합 게이트 570을 선택함으로써, 상승측 타이밍 비교기 530의 출력에 따른 비교결과 신호 FH를 논리 비교부 480에 출력할 수 있다.

디바이스 출력 신호 HSENSE가 하강할 경우, 타이밍 비교부 470은 디바이스 출력 신호 HSENSE를 하강측 타이밍 비교기 510에 의해 취득한 결과를 논리 비교부 480에 출력하지 않으면 안된다. 여기서, 하강측 타이밍 비교기 510의 출력 QHL이 논리값 H인 경우, 디바이스 출력 신호 HSENSE 및 상승측 스트로브 신호 STRB_LH의 전후관계에 따라 논리값 L 또는 H로 된다 (도 4(c)). 한편, 하강측 타이밍 비교기 510의 출력 QHL이 논리값 L인 경우, 상승측 타이밍 비교기 530의 출력 QLH는 후속의 상승측 스트로브 신호 STRB_LH에 의해 디바이스 출력 신호 HSENSE가 취득되는 결과, 논리값 H로 된다 (도 4(d)). 따라서, 비교 결과 선택 회로 580은 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510의 논리합을 출력하는 논리곱 게이트 560을 선택함으로써 하강측 타이밍 비교기 510의 출력에 따른 비교결과 신호 FH를 논리 비교부 480에 출력할 수 있다.

이상과 같이, TpLH>TpHL의 경우, 비교 결과 선택 회로 580은 논리합 게이트 570의 출력을 선택함으로써 디바이스측 출력 신호 HSENSE의 상승 에지 및 하강 에지를 상승측 타이밍 비교기 530 및 하강측 타이밍 비교기 510에 의해 각각 적절하게 취득할 수 있다.

도 5는 본 실시 형태에 관한 시험 장치 10에서의 타이밍 비교부 470의 구성을 나타낸다. 본 실시 형태에 관한 타이밍 비교부 470은 도 1에 나타낸 하강측 가변 지연 회로 505를 생략하고, 도 1에 나타낸 타이밍 비교부 470보다 작은 회로 규모로 디바이스 출력 신호의 상승 에지 및 하강 에지를 적절하게 취득한다. 본 실시 형태에 관한 타이밍 비교부 470은 제1 가변 지연 회로 100, 제1 타이밍 비교기 110, 제2 가변 지연 회로 120, 제2 타이밍 비교기 130, 제1 선택기 140, 제2 선택기 150, 논리곱 게이트160, 논리합 게이트170, 비교 결과 선택 회로 180, 및 타이밍 비교 제어 회로 190을 포함한다.

제1 가변 지연 회로 100은 타이밍 발생기 420으로부터 입력되는, 타이밍 비교의 기준이 되는 펄스 신호를 설정된 시간만큼 지연시킨 제1 스트로브 신호 STRB1을 출력한다. 제1 타이밍 비교기 110은 제1 가변 지연 회로 100이 출력하는 디바이스 출력 신호를 제1 스트로브 신호에 의해 지정된 타이밍으로 취득한다. 제2 가변 지연 회로 120은 제1 스트로브 신호를 설정된 시간만큼 지연시킨 제2 스트로브 신호 STRB2를 출력한다. 제2 타이밍 비교기 130은 디바이스 출력 신호를 제2 스트로브 신호에 의해 지정된 타이밍으로 취득한다.

제1 선택기 140은 제1 타이밍 비교기 110과 논리곱 게이트 160 및 논리합 게이트 170과의 사이에 접속된다. 제1 선택기 140은 타이밍 비교 제어 회로 190으로 부터의 선택 신호에 기초하여 제1 타이밍 비교기 110의 출력을 논리곱 게이트 160 및 논리합 게이트 170에 입력할지, 제1 타이밍 비교기 110의 출력을 마스크하고 논리값 L의 신호를 논리곱 게이트 160 및 논리합 게이트 170에 입력할지, 또는 제1 타이밍 비교기 110의 출력을 마스크하고 논리값 H의 신호를 논리곱 게이트 160 및 논리합 게이트 170에 입력할지를 선택한다.

제2 선택기 150은 제2 타이밍 비교기 130과 논리곱 게이트 160 및 논리합 게이트 170과의 사이에 접속되며, 제2 타이밍 비교기 130의 출력을 논리곱 게이트 160 및 논리합 게이트 170에 입력할지, 제2 타이밍 비교기 130의 출력을 마스크하고 논리값 L의 신호를 논리곱 게이트 160 및 논리합 게이트 170에 입력할지, 또는 제2 타이밍 비교기 130의 출력을 마스크하고 논리값 H의 신호를 논리곱 게이트 160 및 논리합 게이트 170에 입력할지를 선택한다. 여기서, 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130으로부터 제1 선택기 140 및 제2 선택기 150까지의 배선은, 제2 선택기 150으로부터 논리곱 게이트 160 및 논리합 게이트 170까지의 배선과 비교하여 길어도 된다. 이에 따라, 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130의 근방에 제1 선택기 140 및 제2 선택기 150을 설치할 경우와 비교하여 제1 선택기 140 또는 제2 선택기 150의 출력을 논리값 L 또는 H로 고정함에 따른 타이밍 비교부 470의 전기적 특성의 변화를 억제할 수 있다.

논리곱 게이트 160은 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130의 출력의 논리곱을 출력한다. 논리합 게이트 170은 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130의 출력의 논리합을 출력한다. 비교 결과 선택 회로 180은 타이밍 비교 제어 회로 190으로부터 입력되는 비교결과 선택신호에 기초하여 논리곱 게이트 160의 출력 또는 논리합 게이트 170의 출력을 선택하고 논리 비교부 480에 출력한다.

타이밍 비교 제어 회로 190은 타이밍 비교부 470 내의 각 부를 제어하고, 디바이스 출력 신호의 상승 에지 및 하강 에지의 위상을 조정한다. 그리고, 타이밍 비교 제어 회로 190은 상승 신호 및 하강 신호의 전파 시간에 따라 DUT 400의 시험중에 비교 결과 선택 회로 180에 입력하는 비교결과 선택신호를 설정한다.

도 6은 본 실시 형태에 관한 타이밍 비교 제어 회로 190의 구성을 나타낸다. 타이밍 비교 제어 회로 190은 선행 에지 판정 회로 200, 선행 에지 검출 회로 250, 및 후속 에지 검출 회로 260을 포함한다.

선행 에지 판정 회로 200은, 디바이스 출력 신호로서 동일 타이밍에서 상승 신호 또는 하강 신호를 입력하였을 경우, 상승 신호 및 하강 신호 중 어느 쪽이 앞선 타이밍에 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130에 도착할지를 판정한다. 선행 에지 판정 회로 200은 입력 제어부 210, 제1 지연량 검출부 220, 제2 지연량 검출부 230, 및 판정부 240을 포함한다.

입력 제어부 210은 당해 판정용으로 제1 선택기 140, 제2 선택기 150, 및 비교 결과 선택 회로 180을 설정한 후, DUT 400과의 접점으로부터 디바이스 출력 신호를 반복 입력시키도록 패턴 발생기 430에 지시한다. 제1 지연량 검출부 220은 디바이스 출력 신호로서 반복 입력되는 상승 신호를 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130 중 한쪽에 의해 상승 에지의 타이밍으로 취득하기 위한 제1 가 변 지연 회로 100 및/또는 제2 가변 지연 회로 120의 지연량을 검출한다. 제2 지연량 검출부 230은 디바이스 출력 신호로서 반복 입력되는 하강 신호를 상기와 동일한 플립플롭에 의해 하강 에지의 타이밍으로 취득하기 위한 제1 가변 지연 회로 100 및/또는 제2 가변 지연 회로 120의 지연량을 검출한다. 판정부 240은 동일한 플립플롭에 의해 디바이스 출력 신호를 상승 에지 및 하강 에지의 타이밍으로 취득하기 위한 지연량에 기초하여 상승 신호 및 하강 신호의 도착 타이밍의 전후관계를 구한다.

선행 에지 검출 회로 250은 상승 신호 및 하강 신호 가운데 선행 에지 판정 회로 200에 의해 먼저 도착한다고 판정된 신호를 제1 타이밍 비교기 110으로 하여금 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 제1 가변 지연 회로 100의 지연량을 조정한다. 후속 에지 검출 회로 260은 상승 신호 및 하강 신호 가운데 선행 에지 판정 회로 200에 의해 나중에 도착한다고 판정된 신호를 제2 타이밍 비교기 130으로 하여금 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 제2 가변 지연 회로 120의 지연량을 조정한다.

이상과 같이, 도 5 및 도 6에 나타낸 타이밍 비교부 470에 의하면, 상승 신호 및 하강 신호 가운데 전파 시간이 작은 신호를 제1 타이밍 비교기 110에 의해 취득하고, 전파 시간이 큰 신호를 제2 타이밍 비교기 130에 의해 취득한다. 이에 따라, 제1 타이밍 비교기 110의 스트로브 신호 STRB1은 제2 타이밍 비교기 130의 스트로브 신호 STRB2보다 반드시 선행한다. 따라서, 타이밍 비교부 470은 제1 가변 지연 회로 100과 제1 타이밍 비교기 110의 사이에 지연 회로를 설치하지 않고 상승 신호 및 하강 신호를 전파 시간의 대소관계에 따라 적절한 타이밍으로 취득하여 논리 비교부 480에 출력할 수 있다.

도 7은 본 실시 형태에 관한 시험 장치 10의 동작 플로우를 나타낸다. 우선, 타이밍 비교 제어 회로 190은 S300 내지 S330의 처리에 의해 동일 타이밍으로 출력되었을 경우에 상승 에지 및 하강 에지 중 어느 쪽이 먼저 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130에 도착할지를 판정한다. 즉, 타이밍 비교 제어 회로 190 내의 입력 제어부 210은 제2 선택기 150에 선택 신호 "2"를 출력하고, 제2 선택기 150으로 하여금 제2 타이밍 비교기 130의 출력을 논리값 L의 신호로 마스크하게 한다. 또한, 입력 제어부 210은 제1 선택기 140에 선택 신호 "0"을 출력하고, 제1 타이밍 비교기 110의 출력을 선택해서 논리곱 게이트 160 및 논리합 게이트 170에 출력한다. 또한, 입력 제어부 210은 비교 결과 선택 회로 180에 비교결과 선택신호 "0"을 출력하고, 논리합 게이트 170의 출력을 비교 결과 선택 회로 180으로 하여금 선택하게 한다. 이에 따라, 제1 타이밍 비교기 110의 출력이 논리합 게이트 170 및 비교 결과 선택 회로 180을 통해서 논리 비교부 480에 출력된다. 그리고, 입력 제어부 210은 이 상태에서 조정용의 디바이스 출력 신호의 공급을 패턴 발생기 430에 지시함으로써 디바이스 출력 신호로서 상승 신호를 반복 입력시킨다 (S300).

다음에, 제1 지연량 검출부 220은 제1 가변 지연 회로 100의 지연량을 변경하면서 반복 입력되는 상승 신호를 제1 타이밍 비교기 110으로 하여금 순차 취득하게 한다. 그리고, 제1 지연량 검출부 220은 각각의 상승 신호를 취득한 제1 타이 밍 비교기 110의 출력을 비교 결과 선택 회로 180으로부터 입력받고, 도 2와 마찬가지로 제1 타이밍 비교기 110으로 하여금 당해 신호를 상승 에지의 타이밍에서 취득하게 하기 위한 제1 가변 지연 회로 100의 제1 지연량을 검출한다 (S310).

다음에, 제2 지연량 검출부 230은 제1 가변 지연 회로 100의 지연량을 변경하면서 반복 입력되는 하강 신호를 제1 타이밍 비교기 110으로 하여금 순차 취득하게 한다. 그리고, 제1 지연량 검출부 220은 각각의 하강 신호를 취득한 제1 타이밍 비교기 110의 출력을 비교 결과 선택 회로 180으로부터 입력받고, 도 2와 마찬가지로 제1 타이밍 비교기 110으로 하여금 당해 신호를 하강 에지의 타이밍에서 취득하게 하기 위한 제1 가변 지연 회로 100의 제2 지연량을 검출한다 (S320).

다음에, 판정부 240은 제1 지연량 및 제2 지연량을 비교하고, 동일 타이밍으로 입력되는 상승 신호 및 하강 신호 가운데 먼저 도착하는 신호를 판정한다 (S330). 제1 지연량이 제2 지연량보다 작을 경우, 판정부 240은 상승 신호가 하강 신호보다 앞선 타이밍에 도착한다고 판정한다. 한편, 제1 지연량이 제2 지연량보다 클 경우, 판정부 240은 상승 신호가 하강 신호보다 나중의 타이밍에 도착한다고 판정한다.

다음에, 선행 에지 검출 회로 250은 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 상승 에지 또는 하강 에지의 타이밍으로 제1 타이밍 비교기 110으로 하여금 취득하게 하기 위해 제1 가변 지연 회로 100의 지연량을 조정한다 (S340). 본 실시 형태에 있어서는, S310 내지 S330에서 먼저 도착하는 신호 및 나중에 도착하는 신호의 타이밍에 따른 제1 가변 지연 회로 100의 지연량이 이미 검출되어 있다. 그래서, 선행 에지 검출 회로 250은 S310에서 검출한 제1 지연량 및 S320에서 검출한 제2 지연량 중 보다 작은 지연량을 먼저 도착하는 신호의 타이밍에 따른 제1 가변 지연 회로 100의 지연량으로 설정함으로써 제1 가변 지연 회로 100의 지연량을 조정하여도 된다.

그 대안으로서, 선행 에지 검출 회로 250은 다음에 나타내는 조정 처리를 수행해도 된다. 우선, 선행 에지 검출 회로 250은 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 디바이스 출력 신호로서 입력시키도록 입력 제어부 210에 지시한다. 입력 제어부 210은 이 지시를 받고 제2 선택기 150으로 하여금 논리값 L의 신호를 선택하게 하고, 비교 결과 선택 회로 180으로 하여금 논리합 게이트 170의 출력을 선택하게 한 상태로 한다. 다음에, 입력 제어부 210은 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 디바이스 출력 신호로서 입력하도록 패턴 발생기 430에 지시한다. 그리고, 선행 에지 검출 회로 250은 제1 타이밍 비교기 110으로 하여금 당해 신호를 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 제1 가변 지연 회로 100의 지연량을 조정한다.

다음에, 후속 에지 검출 회로 260은 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 상승 에지 또는 하강 에지의 타이밍으로 제2 타이밍 비교기 130으로 하여금 취득하게 하기 위해 제2 가변 지연 회로 120의 지연량을 조정한다 (350). 본 실시 형태에 있어서는, S310 내지 S330에서 제1 가변 지연 회로 100의 지연량을 바꿈으로써 상승 신호 및 하강 신호 중 어느 쪽이 먼저 도착할지를 판정하였다. 그래서, 본 실시 형태에 관한 후속 에지 검출 회로 260은 다음에 나타내는 조정 처리에 의해 제2 가변 지연 회로 120의 지연량을 조정한다.

우선, 후속 에지 검출 회로 260은 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 디바이스 출력 신호로서 입력시키도록 입력 제어부 210에 지시한다. 입력 제어부 210은 이 지시를 받고 제1 선택기 140으로 하여금 논리값 L의 신호를 선택하게 하고, 비교 결과 선택 회로 180으로 하여금 논리합 게이트 170의 출력을 선택하게 한 상태로 한다. 다음에, 입력 제어부 210은 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 디바이스 출력 신호로서 입력하도록 패턴 발생기 430에 지시한다. 그리고, 후속 에지 검출 회로 260은 제2 타이밍 비교기 130으로 하여금 당해 신호를 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 제2 가변 지연 회로 120의 지연량을 조정한다.

다음에, 입력 제어부 210은 DUT 400의 시험에 앞서 조정용의 상승 신호 및 하강 신호 중 어느 쪽이 먼저 제1 타이밍 비교기 110 및 제2 타이밍 비교기 130에 도착할지에 따라 비교 결과 선택 회로 180에 공급할 비교결과 선택신호를 설정한다 (S360). 이에 따라, 비교 결과 선택 회로 180은 상승 신호가 하강 신호보다 먼저 도착한다고 판정되었을 경우에는 시험중의 디바이스 출력 신호의 타이밍 비교결과 FH로서 논리곱 게이트 160의 출력을 선택한다. 한편, 하강 신호가 상승 신호보다 먼저 도착한다고 판정되었을 경우에는 시험중의 디바이스 출력 신호의 타이밍 비교 결과로서 논리합 게이트 170의 출력을 선택한다. 이상의 위상 조정 후, 시험 장치 10은 DUT 400의 시험을 수행한다 (S370).

이상의 처리에 의해, 타이밍 비교부 470은 상승 신호 및 하강 신호 가운데 전파 시간이 작은 신호를 제1 타이밍 비교기 110에 의해 취득하고, 큰 신호를 제2 타이밍 비교기 130에 의해 취득할 수 있다. 그리고, 타이밍 비교부 470은 제1 타이밍 비교기 110이 상승 신호를 취득하며 제2 타이밍 비교기 130이 하강 신호를 취득할 경우에는, 상승 신호의 스트로브 신호가 되는 제1 스트로브 신호 STRB1이 하강 신호의 스트로브 신호가 되는 제2 스트로브 신호 STRB2보다 선행하기 때문에 도 3과 마찬가지로 논리곱 게이트 160의 출력을 타이밍 비교결과 FH로서 출력할 수 있다. 한편, 타이밍 비교부 470은, 제1 타이밍 비교기 110이 하강 신호를 취득하며 제2 타이밍 비교기 130이 상승 신호를 취득할 경우에는 상승 신호의 스트로브 신호가 되는 제1 스트로브 신호 STRB1이 하강 신호의 스트로브 신호가 되는 제2 스트로브 신호 STRB2에 후속하기 때문에, 도 4와 마찬가지로 논리합 게이트 170의 출력을 타이밍 비교결과 FH로서 출력할 수 있다.

이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있는 것이 청구의 범위의 기재로부터 명확하다.

예를 들면, 도 7의 S300 내지 S330에서 타이밍 비교부 470은 상승 신호 및 하강 신호의 변화점을 제1 타이밍 비교기 110이 취득하기 위한 제1 가변 지연 회로 100의 지연량에 기초하여 어느 신호가 먼저 도착할지를 판정하였다. 그 대안으로서, 타이밍 비교부 470은 상승 신호 및 하강 신호의 변화점을 제2 타이밍 비교기 130이 취득하기 위한 제1 가변 지연 회로 100 및/또는 제2 가변 지연 회로 120의 지연량에 기초하여 어느 신호가 먼저 도착할지를 판정해도 된다.

또한, 타이밍 비교 제어 회로 190은 제1 타이밍 비교기 110 또는 제2 타이밍 비교기 130 중 한쪽의 플립플롭의 출력을 비교 결과 선택 회로 180으로부터 출력시키기 위해서, 다른 쪽의 플립플롭에 접속된 제2 선택기 150 또는 제1 선택기 140의 출력을 논리값 L로 하도록 선택하고, 비교 결과 선택 회로 180에 의해 논리합 게이트 170의 출력을 선택하였다. 그 대안으로서, 타이밍 비교 제어 회로 190은 다른 쪽의 플립플롭에 접속된 제2 선택기 150 또는 제1 선택기 140의 출력을 논리값 H로 하도록 선택하고, 비교 결과 선택 회로 180에 의해 논리곱 게이트 160의 출력을 선택해도 된다.

본 발명에 의하면, DUT가 출력하는 상승 신호 및 하강 신호를 전파할 때에 생기는 위상의 어긋남을 높은 효율로 조정해서 취득하는 시험 장치를 제공할 수 있다.

Claims

피시험 디바이스를 시험하는 시험 장치에 있어서,

기준이 되는 펄스 신호를 지연시킨 제1 스트로브 신호를 출력하는 제1 가변 지연 회로;

상기 피시험 디바이스가 출력하는 디바이스 출력 신호를 상기 제1 스트로브 신호에 의해 지정된 타이밍으로 취득하는 제1 타이밍 비교기;

상기 제1 스트로브 신호를 지연시킨 제2 스트로브 신호를 출력하는 제2 가변 지연 회로;

상기 디바이스 출력 신호를 상기 제2 스트로브 신호에 의해 지정된 타이밍으로 취득하는 제2 타이밍 비교기;

상기 디바이스 출력 신호로서 동일 타이밍으로 상승 신호 또는 하강 신호를 입력한 경우, 상승 신호 및 하강 신호 중 어느 쪽이 앞선 타이밍에 상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기에 도착할지를 판정하는 선행 에지 판정 회로;

상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 상승 에지 또는 하강 에지의 타이밍으로 상기 제1 타이밍 비교기로 하여금 취득하게 하기 위해 상기 제1 가변 지연 회로의 지연량을 조정하는 선행 에지 검출 회로;

상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 상승 에지 또는 하강 에지의 타이밍으로 상기 제2 타이밍 비교기로 하여금 취득하게 하기 위 해 상기 제2 가변 지연 회로의 지연량을 조정하는 후속 에지 검출 회로;

상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기의 출력의 논리곱을 출력하는 논리곱 게이트;

상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기의 출력의 논리합을 출력하는 논리합 게이트; 및

시험중의 상기 디바이스 출력 신호의 타이밍 비교 결과로서, 상승 신호가 하강 신호보다 먼저 도착한다고 판정된 경우에는 상기 논리곱 게이트의 출력을 선택하고, 하강 신호가 상승 신호보다 먼저 도착한다고 판정된 경우에는 상기 논리합 게이트의 출력을 선택하는 비교 결과 선택 회로

를 포함하는 시험 장치.
제1항에 있어서,

상기 선행 에지 검출 회로는 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하고, 상기 제1 타이밍 비교기로 하여금 당해 신호를 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 상기 제1 가변 지연 회로의 지연량을 조정하는 시험 장치.
제1항에 있어서,

상기 후속 에지 검출 회로는 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하고, 상기 제2 타이밍 비교기로 하여금 당해 신호를 상승 에지 또는 하강 에지의 타이밍으로 취득하게 하기 위해 상기 제2 가변 지연 회로의 지연량을 조정하는 시험 장치.
제1항에 있어서,

상기 제1 타이밍 비교기와, 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제1 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제1 타이밍 비교기의 출력을 마스크하고 논리값 L의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제1 선택기; 및

상기 제2 타이밍 비교기와, 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제2 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제2 타이밍 비교기의 출력을 마스크하고 논리값 L의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제2 선택기

를 더 포함하는 시험 장치.
제4항에 있어서,

상기 선행 에지 검출 회로는 상기 제2 선택기로 하여금 논리값 L의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리합 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제1 가변 지연 회로의 지연량을 조정하며,

상기 후속 에지 검출 회로는 상기 제1 선택기로 하여금 논리값 L의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리합 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제2 가변 지연 회로의 지연량을 조정하는 시험 장치.
제4항에 있어서,

상기 선행 에지 판정 회로는,

상기 제2 선택기로 하여금 상기 제2 타이밍 비교기의 출력을 논리값 L의 신호로 마스크하게 하고, 상기 비교 결과 선택 회로로 하여금 상기 논리합 게이트의 출력을 선택하게 한 상태에서 상기 디바이스 출력 신호를 반복 입력시키는 입력 제어부;

상기 제1 가변 지연 회로의 지연량을 변경하면서 반복 입력되는 상기 상승 신호를 순차 취득하게 함으로써 상기 제1 타이밍 비교기로 하여금 당해 신호를 상승 에지의 타이밍으로 취득하게 하기 위한 상기 제1 가변 지연 회로의 제1 지연량을 검출하는 제1 지연량 검출부;

상기 제1 가변 지연 회로의 지연량을 변경하면서 반복 입력되는 상기 하강 신호를 순차 취득하게 함으로써 상기 제1 타이밍 비교기로 하여금 당해 신호를 하강 에지의 타이밍으로 취득하게 하기 위한 상기 제1 가변 지연 회로의 제2 지연량을 검출하는 제2 지연량 검출부; 및

상기 제1 지연량이 상기 제2 지연량보다 작을 경우에 상승 신호가 하강 신호보다 앞선 타이밍에 도착한다고 판정하며, 상기 제1 지연량이 상기 제2 지연량보다 클 경우에 상승 신호가 하강 신호보다 나중의 타이밍에 도착한다고 판정하는 판정부

를 포함하는 시험 장치.
제6항에 있어서,

상기 선행 에지 검출 회로는 상기 제1 지연량 및 상기 제2 지연량 가운데 보다 작은 지연량을 상기 제1 가변 지연 회로의 지연량으로서 설정하는 시험 장치.
제4항에 있어서,

상기 제1 타이밍 비교기 및 상기 제2 타이밍 비교기로부터 상기 제1 선택기 및 상기 제2 선택기까지의 배선은 상기 제1 선택기 및 상기 제2 선택기로부터 상기 논리곱 게이트 및 상기 논리합 게이트까지의 배선과 비교하여 긴 시험 장치.
제1항에 있어서,

상기 제1 타이밍 비교기와, 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제1 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제1 타이밍 비교기의 출력을 마스크하고 논리값 H의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제1 선택기; 및

상기 제2 타이밍 비교기와, 상기 논리곱 게이트 및 상기 논리합 게이트와의 사이에 접속되며, 상기 제2 타이밍 비교기의 출력을 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지, 상기 제2 타이밍 비교기의 출력을 마스크하고 논리값 H의 신호를 상기 논리곱 게이트 및 상기 논리합 게이트에 입력할지를 선택하는 제2 선택기

를 더 포함하는 시험 장치.
제9항에 있어서,

상기 선행 에지 검출 회로는 상기 제2 선택기로 하여금 논리값 H의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리곱 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 먼저 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제1 가변 지연 회로의 지연량을 조정하며,

상기 후속 에지 검출 회로는 상기 제1 선택기로 하여금 논리값 H의 신호를 선택하게 하며, 상기 비교 결과 선택 회로로 하여금 상기 논리곱 게이트의 출력을 선택하게 한 상태에서 상승 신호 및 하강 신호 가운데 나중에 도착한다고 판정된 신호를 조정용의 상기 디바이스 출력 신호로서 입력하여 상기 제2 가변 지연 회로의 지연량을 조정하는 시험 장치.