JPH0774601A - ディジタル論理回路 - Google Patents
ディジタル論理回路Info
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- JPH0774601A JPH0774601A JP5219782A JP21978293A JPH0774601A JP H0774601 A JPH0774601 A JP H0774601A JP 5219782 A JP5219782 A JP 5219782A JP 21978293 A JP21978293 A JP 21978293A JP H0774601 A JPH0774601 A JP H0774601A
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Abstract
(57)【要約】
【目的】 出力信号における論理の逆転を防止すること
ができるディジタル論理回路を提供する。 【構成】 ゲート２から入力信号ＳINおよびそのレベル
を反転させた信号ＳINが出力される。ＡＮＤゲート８で
は、入力信号ＳINとＳINを立ち上がり遅延時間だけ遅延
させた信号ＳB との論理積に相当する信号ＳC が生成さ
れる。このとき、入力信号ＳINに含まれるパルス幅の狭
い正のパルスに対応するパルスはＳC には現れない。一
方、ＡＮＤゲート１２から出力される信号ＳF は、立ち
下がり遅延時間だけ入力信号ＳINを遅延した信号であ
り、入力信号ＳINに含まれるパルスのうち幅の狭い負の
パルスに対応するパルスは含まれない。ＲＳ−ＦＦ１４
から出力される出力信号ＳOUT は、ＳC によって立ち上
がりタイミングが決定され、Ｓ F によって立ち下がりタ
イミングが決定される。
ができるディジタル論理回路を提供する。 【構成】 ゲート２から入力信号ＳINおよびそのレベル
を反転させた信号ＳINが出力される。ＡＮＤゲート８で
は、入力信号ＳINとＳINを立ち上がり遅延時間だけ遅延
させた信号ＳB との論理積に相当する信号ＳC が生成さ
れる。このとき、入力信号ＳINに含まれるパルス幅の狭
い正のパルスに対応するパルスはＳC には現れない。一
方、ＡＮＤゲート１２から出力される信号ＳF は、立ち
下がり遅延時間だけ入力信号ＳINを遅延した信号であ
り、入力信号ＳINに含まれるパルスのうち幅の狭い負の
パルスに対応するパルスは含まれない。ＲＳ−ＦＦ１４
から出力される出力信号ＳOUT は、ＳC によって立ち上
がりタイミングが決定され、Ｓ F によって立ち下がりタ
イミングが決定される。
Description
【０００１】
【産業上の利用分野】入力信号の立ち上がりおよび立ち
下がりを、その論理の整合性を保持しながら、それぞれ
独立して遅延させた出力信号を生成するディジタル論理
回路に関する。
下がりを、その論理の整合性を保持しながら、それぞれ
独立して遅延させた出力信号を生成するディジタル論理
回路に関する。
【０００２】
【従来の技術】ＩＣテスタなどの測定装置では、ＩＣや
電気回路の評価を行うために、基本信号を増幅したり、
遅延させたりして加工する。特に、論理回路の評価で
は、信号の遅延が重要であり、高速に動作する回路を評
価する場合には基本信号の立ち上がりおよび立ち下がり
時刻を独立して数ｐｓ〜ｎｓの単位で遅延させる必要が
ある。
電気回路の評価を行うために、基本信号を増幅したり、
遅延させたりして加工する。特に、論理回路の評価で
は、信号の遅延が重要であり、高速に動作する回路を評
価する場合には基本信号の立ち上がりおよび立ち下がり
時刻を独立して数ｐｓ〜ｎｓの単位で遅延させる必要が
ある。
【０００３】このように基本信号の立ち上がりおよび立
ち下がりを独立して遅延させるアナログ回路およびディ
ジタル回路が知られている。図７はディジタル信号を遅
延させる従来のアナログ回路１００の構成例を示す回路
図である。図７に示すように、アナログ回路１００は、
インバータ１０２、１０４およびバッファ１０６が直列
に接続され、インバータ１０２の出力点Ｂとインバータ
１０４の入力点Ｃとの間に電圧ＶEEに対して定電流源Ｉ
１、可変電流源Ｉ２およびコンデンサＣ１が並列に接続
されている。また、インバータ１０４の出力点Ｄとバッ
ファ１０６の入力点Ｅとの間に、電圧ＶEEに対して定電
流源Ｉ３、可変電流源Ｉ４およびコンデンサＣ２が並列
に接続されている。
ち下がりを独立して遅延させるアナログ回路およびディ
ジタル回路が知られている。図７はディジタル信号を遅
延させる従来のアナログ回路１００の構成例を示す回路
図である。図７に示すように、アナログ回路１００は、
インバータ１０２、１０４およびバッファ１０６が直列
に接続され、インバータ１０２の出力点Ｂとインバータ
１０４の入力点Ｃとの間に電圧ＶEEに対して定電流源Ｉ
１、可変電流源Ｉ２およびコンデンサＣ１が並列に接続
されている。また、インバータ１０４の出力点Ｄとバッ
ファ１０６の入力点Ｅとの間に、電圧ＶEEに対して定電
流源Ｉ３、可変電流源Ｉ４およびコンデンサＣ２が並列
に接続されている。
【０００４】アナログ回路１００では、可変電流源Ｉ２
から出力される電流の大きさに応じて点Ｃに現れる信号
の特性、具体的には波形の立ち上がりと立ち下がりとの
鈍り方（遅延の仕方）が異なり、図７に示すような波形
の信号ＳA が点Ａから入力されると、点Ｂには信号ＳA
の波形を反転した波形の信号ＳB が現れ、点Ｃには信号
ＳB の波形の立ち下がりを鈍らせた（遅延させた）波形
の信号ＳC が現れる。そして、点Ｄには信号ＳC の波形
を反転した波形の信号ＳD が現れ、点Ｅには信号ＳD の
波形の立ち下がりを鈍せた（遅延させた）波形の信号Ｓ
E が現れる。このように、アナログ回路１００は、Ａ点
から入力された信号ＳA の波形の立ち上がりおよび立ち
下がりをそれぞれ独立して鈍らせた（遅延させた）波形
の信号ＳE を点Ｆから出力する。
から出力される電流の大きさに応じて点Ｃに現れる信号
の特性、具体的には波形の立ち上がりと立ち下がりとの
鈍り方（遅延の仕方）が異なり、図７に示すような波形
の信号ＳA が点Ａから入力されると、点Ｂには信号ＳA
の波形を反転した波形の信号ＳB が現れ、点Ｃには信号
ＳB の波形の立ち下がりを鈍らせた（遅延させた）波形
の信号ＳC が現れる。そして、点Ｄには信号ＳC の波形
を反転した波形の信号ＳD が現れ、点Ｅには信号ＳD の
波形の立ち下がりを鈍せた（遅延させた）波形の信号Ｓ
E が現れる。このように、アナログ回路１００は、Ａ点
から入力された信号ＳA の波形の立ち上がりおよび立ち
下がりをそれぞれ独立して鈍らせた（遅延させた）波形
の信号ＳE を点Ｆから出力する。
【０００５】図８はディジタル信号を遅延させる従来の
ディジタル回路１２０の構成例を示す回路図であり、図
９は図８に示す遅延ゲート回路１２２ａ、１２２ｂの構
成例を示す回路図である。図８に示すように、ディジタ
ル回路１２０は、１入力２出力のゲート１２６に、遅延
ゲート回路１２２ａおよび微分回路１２４ａと、遅延ゲ
ート回路１２２ｂおよび微分回路１２４ｂとが並列的に
接続されている。微分回路１２４ａはＲＳ−ＦＦ（フィ
リップフロップ）１２８のＳ端子と接続され、微分回路
１２４ｂはＲＳ−ＦＦ１２８のＲ端子と接続されてい
る。ゲート１２６は、入力信号ＳINをそのまま遅延ゲー
ト回路１２２ａに出力し、また、入力信号のレベルを反
転させて遅延ゲート回路１２２ｂに出力する。遅延ゲー
ト回路１２２ａ、１２２ｂは、図９に示すように、入力
と出力との間に、単数あるいは複数の遅延用バッファを
介した遅延経路と遅延用バッファを介さない非遅延経路
とがマルチプレクサＭＵＸによって選択可能な回路が、
４段に接続された構成となっている。遅延ゲート回路１
２２ａ、１２２ｂでは、マルチプレクサＭＵＸに出力さ
れる切換信号ＳＥＬ０〜３によって、入力から出力の経
路、すなわち、遅延時間が決定される。
ディジタル回路１２０の構成例を示す回路図であり、図
９は図８に示す遅延ゲート回路１２２ａ、１２２ｂの構
成例を示す回路図である。図８に示すように、ディジタ
ル回路１２０は、１入力２出力のゲート１２６に、遅延
ゲート回路１２２ａおよび微分回路１２４ａと、遅延ゲ
ート回路１２２ｂおよび微分回路１２４ｂとが並列的に
接続されている。微分回路１２４ａはＲＳ−ＦＦ（フィ
リップフロップ）１２８のＳ端子と接続され、微分回路
１２４ｂはＲＳ−ＦＦ１２８のＲ端子と接続されてい
る。ゲート１２６は、入力信号ＳINをそのまま遅延ゲー
ト回路１２２ａに出力し、また、入力信号のレベルを反
転させて遅延ゲート回路１２２ｂに出力する。遅延ゲー
ト回路１２２ａ、１２２ｂは、図９に示すように、入力
と出力との間に、単数あるいは複数の遅延用バッファを
介した遅延経路と遅延用バッファを介さない非遅延経路
とがマルチプレクサＭＵＸによって選択可能な回路が、
４段に接続された構成となっている。遅延ゲート回路１
２２ａ、１２２ｂでは、マルチプレクサＭＵＸに出力さ
れる切換信号ＳＥＬ０〜３によって、入力から出力の経
路、すなわち、遅延時間が決定される。
【０００６】微分回路１２４ａ、１２４ｂは入力パルス
の立ち上がりの瞬間から、ごく短いパルス幅のパルスを
出力する立ち上がり微分パルス発生回路である。
の立ち上がりの瞬間から、ごく短いパルス幅のパルスを
出力する立ち上がり微分パルス発生回路である。
【０００７】図１０は、図８に示すディジタル回路１２
０のタイミングチャートである。ディジタル回路１２０
では、図９に示すような波形の入力信号ＳINを入力する
と、点Ａには入力信号ＳINと同じ波形の信号ＳA が現
れ、点Ｄには入力信号ＳINのレベルを反転させた信号Ｓ
D が現れる。信号ＳA は遅延ゲート回路１２２ａにて時
間Ｔｒだけ遅延され、点Ｂには信号ＳA を時間Ｔｒだけ
遅延させた信号ＳB が現れる。信号ＳB は微分回路１２
４ａにて立ち上がりパルス微分され、点Ｃには信号ＳB
の立ち上がりのタイミングで微小パルス幅だけハイレベ
ルになる信号ＳC が現れる。一方、信号ＳD は遅延ゲー
ト回路１２２ｂにて時間Ｔｆだけ遅延され、点Ｅには信
号ＳD を時間Ｔｆだけ遅延させた信号ＳE が現れる。信
号ＳE は微分回路１２４ｂにて立ち上がりパルス微分さ
れ、点Ｆには信号ＳE の立ち上がりタイミングで微小時
間だけハイレベルになる信号ＳF が現れる。
０のタイミングチャートである。ディジタル回路１２０
では、図９に示すような波形の入力信号ＳINを入力する
と、点Ａには入力信号ＳINと同じ波形の信号ＳA が現
れ、点Ｄには入力信号ＳINのレベルを反転させた信号Ｓ
D が現れる。信号ＳA は遅延ゲート回路１２２ａにて時
間Ｔｒだけ遅延され、点Ｂには信号ＳA を時間Ｔｒだけ
遅延させた信号ＳB が現れる。信号ＳB は微分回路１２
４ａにて立ち上がりパルス微分され、点Ｃには信号ＳB
の立ち上がりのタイミングで微小パルス幅だけハイレベ
ルになる信号ＳC が現れる。一方、信号ＳD は遅延ゲー
ト回路１２２ｂにて時間Ｔｆだけ遅延され、点Ｅには信
号ＳD を時間Ｔｆだけ遅延させた信号ＳE が現れる。信
号ＳE は微分回路１２４ｂにて立ち上がりパルス微分さ
れ、点Ｆには信号ＳE の立ち上がりタイミングで微小時
間だけハイレベルになる信号ＳF が現れる。
【０００８】信号ＳC はＲＦ−ＦＦ１２８のＳ端子に入
力され、信号ＳF はＲＦ−ＦＦ１２８のＲ端子に入力さ
れ、ＲＦ−ＦＦ１２８は信号ＳC のパルスＣ１をトリガ
ーとしてハイレベルとなり、信号ＳF のパルスＦ１をト
リガーとしてローレベルとなるパルスＯ１を有する出力
信号ＳOUT を出力する。上述したディジタル回路１２０
は、立ち上がり遅延時間Ｔｒ、立ち下がり遅延時間Ｔｆ
および入力信号のパルス幅Ｐに下記式（１）に示す関係
が満たされる場合には、入力信号ＳINを、その論理を変
えることなく、立ち上がりを時間Ｔｒ、立ち下がりを時
間Ｔｆだけ遅延させた出力信号ＳOUT として出力する。 Ｔｒ−Ｔｆ＜Ｐ （１）
力され、信号ＳF はＲＦ−ＦＦ１２８のＲ端子に入力さ
れ、ＲＦ−ＦＦ１２８は信号ＳC のパルスＣ１をトリガ
ーとしてハイレベルとなり、信号ＳF のパルスＦ１をト
リガーとしてローレベルとなるパルスＯ１を有する出力
信号ＳOUT を出力する。上述したディジタル回路１２０
は、立ち上がり遅延時間Ｔｒ、立ち下がり遅延時間Ｔｆ
および入力信号のパルス幅Ｐに下記式（１）に示す関係
が満たされる場合には、入力信号ＳINを、その論理を変
えることなく、立ち上がりを時間Ｔｒ、立ち下がりを時
間Ｔｆだけ遅延させた出力信号ＳOUT として出力する。 Ｔｒ−Ｔｆ＜Ｐ （１）
【０００９】
【発明が解決しようとする課題】しかし、上述した従来
のアナログ回路１００は遅延時間が短いため、長い遅延
時間を必要とする場合に、アナログ回路１００を多段に
接続しなければならないという問題がある。また、アナ
ログ回路１００は、出力電流を制御する回路を有する可
変電流源Ｉ２、Ｉ４、および、ディジタル信号を処理す
るためのディスクリート部品などが必要となり、ワンチ
ップ化ができないなど、ディジタル方式のゲートアレイ
ＩＣには適さない。
のアナログ回路１００は遅延時間が短いため、長い遅延
時間を必要とする場合に、アナログ回路１００を多段に
接続しなければならないという問題がある。また、アナ
ログ回路１００は、出力電流を制御する回路を有する可
変電流源Ｉ２、Ｉ４、および、ディジタル信号を処理す
るためのディスクリート部品などが必要となり、ワンチ
ップ化ができないなど、ディジタル方式のゲートアレイ
ＩＣには適さない。
【００１０】また、上述したディジタル回路１２０は、
上記式（１）に示す関係が満たされないようなパルス、
すなわち、立ち上がりの遅延時間と立ち下がりの遅延時
間との差分に対してパルス幅が短いようなパルス、例え
ば、図９に示す入力信号のパルスＩ２は、信号ＳC では
パルスＣ２として表れ、信号ＳF ではパルスＦ２として
現れる。従って、パルスＦ２によって決定される立ち下
がり時刻と、パルスＣ２によって決定される立ち下がり
時刻とが逆転し、出力信号ＳOUT の斜線部においてパル
スＩ２とは論理が逆転したパルスＯ２が現れてしまい、
出力信号ＳOUT と入力信号ＳINとの間で論理の整合性を
保てないという問題がある。
上記式（１）に示す関係が満たされないようなパルス、
すなわち、立ち上がりの遅延時間と立ち下がりの遅延時
間との差分に対してパルス幅が短いようなパルス、例え
ば、図９に示す入力信号のパルスＩ２は、信号ＳC では
パルスＣ２として表れ、信号ＳF ではパルスＦ２として
現れる。従って、パルスＦ２によって決定される立ち下
がり時刻と、パルスＣ２によって決定される立ち下がり
時刻とが逆転し、出力信号ＳOUT の斜線部においてパル
スＩ２とは論理が逆転したパルスＯ２が現れてしまい、
出力信号ＳOUT と入力信号ＳINとの間で論理の整合性を
保てないという問題がある。
【００１１】本発明は、上述した従来技術の問題に鑑み
てなされ、出力信号における論理の逆転を防止し、ディ
ジタル方式のゲートアレイＩＣに適したディジタル論理
回路を提供することを目的とする。
てなされ、出力信号における論理の逆転を防止し、ディ
ジタル方式のゲートアレイＩＣに適したディジタル論理
回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】上述した従来技術の問題
を解決し上述した目的を達成するために、本発明のディ
ジタル論理回路は、第１のディジタル信号が第１のレベ
ルから第２のレベルに切り換わり、その第２のレベルが
所定の立ち上がり遅延時間だけ継続したタイミングで、
立ち上がり検出信号を出力する立ち上がり検出回路と、
前記第１のディジタル信号と逆相関係にある第２のディ
ジタル信号が第１のベベルから第２のレベルに切り換わ
り、その第２のレベルが所定の立ち下がり遅延時間だけ
継続したタイミングで、立ち下がり検出信号を出力する
立ち下がり検出回路とを有する。
を解決し上述した目的を達成するために、本発明のディ
ジタル論理回路は、第１のディジタル信号が第１のレベ
ルから第２のレベルに切り換わり、その第２のレベルが
所定の立ち上がり遅延時間だけ継続したタイミングで、
立ち上がり検出信号を出力する立ち上がり検出回路と、
前記第１のディジタル信号と逆相関係にある第２のディ
ジタル信号が第１のベベルから第２のレベルに切り換わ
り、その第２のレベルが所定の立ち下がり遅延時間だけ
継続したタイミングで、立ち下がり検出信号を出力する
立ち下がり検出回路とを有する。
【００１３】また、本発明のディジタル論理回路は、第
１のディジタル信号が立ち上がり、その立ち上がり状態
が所定の立ち上がり遅延時間だけ継続したタイミングで
立ち上がるディジタル信号を出力する立ち上がり検出回
路と、第２のディジタル信号が立ち下がり、その立ち下
がり状態が所定の立ち下がり遅延時間だけ継続したタイ
ミングで立ち下がりるディジタル信号を出力する立ち下
がり検出回路とを直列に接続した。
１のディジタル信号が立ち上がり、その立ち上がり状態
が所定の立ち上がり遅延時間だけ継続したタイミングで
立ち上がるディジタル信号を出力する立ち上がり検出回
路と、第２のディジタル信号が立ち下がり、その立ち下
がり状態が所定の立ち下がり遅延時間だけ継続したタイ
ミングで立ち下がりるディジタル信号を出力する立ち下
がり検出回路とを直列に接続した。
【００１４】
【作用】本発明のディジタル論理回路では、例えば第１
のレベルをローレベルとし、第２のレベルをハイレベル
とした場合には、第１のディジタル信号が立ち上がり検
出回路に入力され、入力された第１のディジタル信号が
立ち上がり、その立ち上がり状態が所定の立ち上がり遅
延時間だけ継続したタイミングで、立ち上がり検出信号
が出力される。また、前記第１のディジタル信号と逆相
関係にある第２のディジタル信号が立ち下がり検出回路
に入力され、入力された第２のディジタル信号が立ち上
がり、その立ち上がり状態が所定の立ち下がり遅延時間
だけ継続したタイミングで、立ち下がり検出信号が出力
される。そして、前記立ち上がり検出信号に基づいて立
ち上がりのタイミングが決定され、前記立ち下がり検出
信号に基づいて立ち下がりのタイミングが決定された出
力信号が出力される。このとき、出力信号の立ち下がり
のタイミングは第１のディジタル信号の立ち上がりのタ
イミングに対して立ち上がり遅延時間だけ遅延されてお
り、また、出力信号の立ち下がりのタイミングは前記第
１のディジタル信号の立ち下がりのタイミングに対して
立ち下がり遅延時間だけ遅延されている。
のレベルをローレベルとし、第２のレベルをハイレベル
とした場合には、第１のディジタル信号が立ち上がり検
出回路に入力され、入力された第１のディジタル信号が
立ち上がり、その立ち上がり状態が所定の立ち上がり遅
延時間だけ継続したタイミングで、立ち上がり検出信号
が出力される。また、前記第１のディジタル信号と逆相
関係にある第２のディジタル信号が立ち下がり検出回路
に入力され、入力された第２のディジタル信号が立ち上
がり、その立ち上がり状態が所定の立ち下がり遅延時間
だけ継続したタイミングで、立ち下がり検出信号が出力
される。そして、前記立ち上がり検出信号に基づいて立
ち上がりのタイミングが決定され、前記立ち下がり検出
信号に基づいて立ち下がりのタイミングが決定された出
力信号が出力される。このとき、出力信号の立ち下がり
のタイミングは第１のディジタル信号の立ち上がりのタ
イミングに対して立ち上がり遅延時間だけ遅延されてお
り、また、出力信号の立ち下がりのタイミングは前記第
１のディジタル信号の立ち下がりのタイミングに対して
立ち下がり遅延時間だけ遅延されている。
【００１５】また、本発明のディジタル論理回路では、
例えば、立ち上がり検出回路と立ち下がり検出回路と
を、立ち上がり検出回路の出力信号が立ち下がり検出回
路の入力信号となるように直列に接続する。このとき、
本発明の論理回路では、第１のディジタル信号が立ち上
がり検出回路に入力され、入力された第１のディジタル
信号が立ち上がり、その立ち上がり状態が所定の立ち上
がり遅延時間だけ継続したタイミングで立ち上がるディ
ジタル信号が出力される。そして、立ち上がり検出回路
から出力されたディジタル信号が第２のディジタル信号
として立ち下がり検出回路に入力され、入力された第２
のディジタル信号が立ち下がり、その立ち下がり状態が
所定の立ち下がり時間だけ継続したタイミングで立ち下
がるディジタル信号が出力される。このとき、立ち下が
り検出回路から出力されるディジタル信号は、立ち下が
りのタイミングが第１のディジタル信号の立ち上がりの
タイミングに対して立ち上がり遅延時間だけ遅延されて
おり、また、立ち下がりのタイミングが前記第１のディ
ジタル信号の立ち下がりのタイミングに対して立ち下が
り遅延時間だけ遅延されている。
例えば、立ち上がり検出回路と立ち下がり検出回路と
を、立ち上がり検出回路の出力信号が立ち下がり検出回
路の入力信号となるように直列に接続する。このとき、
本発明の論理回路では、第１のディジタル信号が立ち上
がり検出回路に入力され、入力された第１のディジタル
信号が立ち上がり、その立ち上がり状態が所定の立ち上
がり遅延時間だけ継続したタイミングで立ち上がるディ
ジタル信号が出力される。そして、立ち上がり検出回路
から出力されたディジタル信号が第２のディジタル信号
として立ち下がり検出回路に入力され、入力された第２
のディジタル信号が立ち下がり、その立ち下がり状態が
所定の立ち下がり時間だけ継続したタイミングで立ち下
がるディジタル信号が出力される。このとき、立ち下が
り検出回路から出力されるディジタル信号は、立ち下が
りのタイミングが第１のディジタル信号の立ち上がりの
タイミングに対して立ち上がり遅延時間だけ遅延されて
おり、また、立ち下がりのタイミングが前記第１のディ
ジタル信号の立ち下がりのタイミングに対して立ち下が
り遅延時間だけ遅延されている。
【００１６】さらに、本発明のディジタル論理回路で
は、例えば、立ち上がり検出回路と立ち下がり検出回路
とを、立ち下がり検出回路の出力信号が立ち上がり検出
回路の入力信号となるように直列に接続してもよい。
は、例えば、立ち上がり検出回路と立ち下がり検出回路
とを、立ち下がり検出回路の出力信号が立ち上がり検出
回路の入力信号となるように直列に接続してもよい。
【００１７】
【実施例】以下、本発明のディジタル論理回路の実施例
に係わるディジタル遅延回路について説明する。第１実
施例について説明する。図１は本実施例のディジタル遅
延回路１の構成例を示す回路図である。図２は図１に示
すディジタル遅延回路１の各部における入出力波形を示
すタイミングチャートである。図１において、ＳINは入
力信号、２は１入力２出力のゲート、６、１０は遅延ゲ
ート回路、８、１２は２入力１出力のＡＮＤゲート、１
４はＲＳ−ＦＦ（フィリップフロップ）、ＳOUT は出力
信号をそれぞれ示す。
に係わるディジタル遅延回路について説明する。第１実
施例について説明する。図１は本実施例のディジタル遅
延回路１の構成例を示す回路図である。図２は図１に示
すディジタル遅延回路１の各部における入出力波形を示
すタイミングチャートである。図１において、ＳINは入
力信号、２は１入力２出力のゲート、６、１０は遅延ゲ
ート回路、８、１２は２入力１出力のＡＮＤゲート、１
４はＲＳ−ＦＦ（フィリップフロップ）、ＳOUT は出力
信号をそれぞれ示す。
【００１８】図１に示すディジタル遅延回路１では、入
力信号ＳINがゲート２の入力端子２ｃから入力され、ゲ
ート２の出力端子２ａとＡＮＤゲート８の入力端子８ａ
および遅延ゲート回路６の入力端子６ａとが接続され、
遅延ゲート回路６の出力端子６ｂとＡＮＤゲート８の入
力端子８ｂとが接続され、ＡＮＤゲート８の出力端子８
ｃとＲＳ−ＦＦ１４のＳ端子とが接続されている。ま
た、ゲート２の出力端子２ｂとＡＮＤゲート１２の入力
端子１２ａおよび遅延ゲート回路１０の入力端子１０ａ
とが接続され、遅延ゲート回路１０の出力端子１０ｂと
ＡＮＤゲート１２の入力端子１２ｂとが接続され、ＡＮ
Ｄゲート１２の出力端子１２ｃとＲＳ−ＦＦ１４のＲ端
子とが接続されおり、ＲＳ−ＦＦ１４のＱ端子からの出
力が出力信号ＳOUT となる。
力信号ＳINがゲート２の入力端子２ｃから入力され、ゲ
ート２の出力端子２ａとＡＮＤゲート８の入力端子８ａ
および遅延ゲート回路６の入力端子６ａとが接続され、
遅延ゲート回路６の出力端子６ｂとＡＮＤゲート８の入
力端子８ｂとが接続され、ＡＮＤゲート８の出力端子８
ｃとＲＳ−ＦＦ１４のＳ端子とが接続されている。ま
た、ゲート２の出力端子２ｂとＡＮＤゲート１２の入力
端子１２ａおよび遅延ゲート回路１０の入力端子１０ａ
とが接続され、遅延ゲート回路１０の出力端子１０ｂと
ＡＮＤゲート１２の入力端子１２ｂとが接続され、ＡＮ
Ｄゲート１２の出力端子１２ｃとＲＳ−ＦＦ１４のＲ端
子とが接続されおり、ＲＳ−ＦＦ１４のＱ端子からの出
力が出力信号ＳOUT となる。
【００１９】ゲート２は、入力端子２ｃから入力信号Ｓ
INを入力し、入力信号ＳINを出力端子２ａから出力し、
入力信号ＳINと逆相関係にある、すなわち、入力信号Ｓ
INのレベルを反転させた信号ＳIN＿を出力端子２ｂから
出力する。従って、図２に示すように、Ａ点にはＳINと
同じ波形の信号が現れ、Ｄ点には入力信号ＳINのレベル
を反転させた信号ＳIN＿が現れる。
INを入力し、入力信号ＳINを出力端子２ａから出力し、
入力信号ＳINと逆相関係にある、すなわち、入力信号Ｓ
INのレベルを反転させた信号ＳIN＿を出力端子２ｂから
出力する。従って、図２に示すように、Ａ点にはＳINと
同じ波形の信号が現れ、Ｄ点には入力信号ＳINのレベル
を反転させた信号ＳIN＿が現れる。
【００２０】遅延ゲート回路６は、端子６ａから入力信
号ＳINを入力し、この入力信号ＳINを立ち上がり遅延時
間Ｔｒだけ遅延させ、信号ＳB として端子６ｂから出力
する。従って、図２に示すように、Ｂ点には入力信号Ｓ
INを時間Ｔｒだけ遅延させた信号ＳB が現れる。
号ＳINを入力し、この入力信号ＳINを立ち上がり遅延時
間Ｔｒだけ遅延させ、信号ＳB として端子６ｂから出力
する。従って、図２に示すように、Ｂ点には入力信号Ｓ
INを時間Ｔｒだけ遅延させた信号ＳB が現れる。
【００２１】遅延ゲート回路１０は、端子１０ａから信
号ＳIN＿を入力し、この信号ＳIN＿を立ち下がり遅延時
間Ｔｆだけ遅延させ、信号ＳE として端子１０ｂから出
力する。従って、図２に示すように、Ｅ点には信号ＳIN
＿を時間Ｔｆだけ遅延させた信号ＳE が現れる。ここ
で、ＳINに含まれるパルスＩＮ２のパルス幅をＰ２とす
ると、パルス幅Ｐ２および立ち上がり遅延時間Ｔｒには
下記式（２）の関係が成立する。 Ｐ２≦Ｔｒ （２） また、ＳINに含まれるローレベルのパルスＩＮ４＿のパ
ルス幅をＰ４＿とすると、パルス幅Ｐ４＿および立ち下
がり遅延時間Ｔｆには下記式（３）の関係が成立する。 Ｐ４＿≦Ｔｆ （３） 尚、遅延ゲート回路６、１０は、例えば前述した図８
（Ａ）に示す遅延ゲート回路と同一である。
号ＳIN＿を入力し、この信号ＳIN＿を立ち下がり遅延時
間Ｔｆだけ遅延させ、信号ＳE として端子１０ｂから出
力する。従って、図２に示すように、Ｅ点には信号ＳIN
＿を時間Ｔｆだけ遅延させた信号ＳE が現れる。ここ
で、ＳINに含まれるパルスＩＮ２のパルス幅をＰ２とす
ると、パルス幅Ｐ２および立ち上がり遅延時間Ｔｒには
下記式（２）の関係が成立する。 Ｐ２≦Ｔｒ （２） また、ＳINに含まれるローレベルのパルスＩＮ４＿のパ
ルス幅をＰ４＿とすると、パルス幅Ｐ４＿および立ち下
がり遅延時間Ｔｆには下記式（３）の関係が成立する。 Ｐ４＿≦Ｔｆ （３） 尚、遅延ゲート回路６、１０は、例えば前述した図８
（Ａ）に示す遅延ゲート回路と同一である。
【００２２】ＡＮＤゲート８は、入力端子８ａから入力
信号ＳIN、入力端子８ｂから信号Ｓ B をそれぞれ入力
し、入力信号ＳINと信号ＳB との論理積に相当する信号
ＳC を出力端子８ｃから出力する。この信号Ｓc を生成
するにあたって、図２に示すように、入力信号ＳINに含
まれるパルスのうちパルス幅ＰがＴｒ≧Ｐの関係にある
ハイレベルのパルスは、入力信号ＳINと信号ＳB との論
理積を取るとローレベルとなり、信号Ｓc には現れな
い。具体的には、図２の入力信号ＳINのパルスＩＮ２に
対応したパルスは、信号ＳC には現れない。従って、入
力信号ＳINに含まれるハイレベルのパルスのうち信号Ｓ
C に現れるパルスは、必ず前記式（１）の関係を満たす
パルスであり、信号ＳC には出力信号ＳOUT における論
理逆転の原因となるハイレベルのパルスは含まれない。
信号ＳIN、入力端子８ｂから信号Ｓ B をそれぞれ入力
し、入力信号ＳINと信号ＳB との論理積に相当する信号
ＳC を出力端子８ｃから出力する。この信号Ｓc を生成
するにあたって、図２に示すように、入力信号ＳINに含
まれるパルスのうちパルス幅ＰがＴｒ≧Ｐの関係にある
ハイレベルのパルスは、入力信号ＳINと信号ＳB との論
理積を取るとローレベルとなり、信号Ｓc には現れな
い。具体的には、図２の入力信号ＳINのパルスＩＮ２に
対応したパルスは、信号ＳC には現れない。従って、入
力信号ＳINに含まれるハイレベルのパルスのうち信号Ｓ
C に現れるパルスは、必ず前記式（１）の関係を満たす
パルスであり、信号ＳC には出力信号ＳOUT における論
理逆転の原因となるハイレベルのパルスは含まれない。
【００２３】ＡＮＤゲート１２は、入力端子１２ａから
信号ＳIN＿、入力端子１２ｂから信号ＳE をそれぞれ入
力し、信号ＳIN＿と信号ＳE との論理積に相当する信号
ＳFを出力端子１２ｃから出力する。従って、図２に示
すように、Ｆ点には入力信号ＳINと信号ＳE との論理積
に相当する信号ＳF が現れる。信号ＳF では、入力信号
ＳINに含まれるパルスのうちパルス幅ＰがＴｆ≧Ｐの関
係にあるローレベルのパルスに対応するパルスは現れ
ず、パルス幅の狭いハイレベルのパルスに対応するパル
スの数が入力信号ＳINに比べて増えているが、この増え
たパルスはＲＳ−ＦＦ１４にて出力信号ＳOUT を生成す
る際に、出力信号ＳOUT の波形には影響しない。具体的
には、ＳINに含まれるパルスＩＮ２に対応したローレベ
ルのパルスＦ２＿およびＦ３＿が信号ＳF に現れている
が、これらのローレベルのパルスは、出力信号ＳOUT の
波形には影響を及ぼさない。
信号ＳIN＿、入力端子１２ｂから信号ＳE をそれぞれ入
力し、信号ＳIN＿と信号ＳE との論理積に相当する信号
ＳFを出力端子１２ｃから出力する。従って、図２に示
すように、Ｆ点には入力信号ＳINと信号ＳE との論理積
に相当する信号ＳF が現れる。信号ＳF では、入力信号
ＳINに含まれるパルスのうちパルス幅ＰがＴｆ≧Ｐの関
係にあるローレベルのパルスに対応するパルスは現れ
ず、パルス幅の狭いハイレベルのパルスに対応するパル
スの数が入力信号ＳINに比べて増えているが、この増え
たパルスはＲＳ−ＦＦ１４にて出力信号ＳOUT を生成す
る際に、出力信号ＳOUT の波形には影響しない。具体的
には、ＳINに含まれるパルスＩＮ２に対応したローレベ
ルのパルスＦ２＿およびＦ３＿が信号ＳF に現れている
が、これらのローレベルのパルスは、出力信号ＳOUT の
波形には影響を及ぼさない。
【００２４】また、ＲＳ−ＦＦ１４のＲ端子に入力する
信号ＳF を、信号ＳD と信号ＳE との論理積をとること
で生成するため、信号ＳC と信号ＳF とが同時にハイレ
ベルとなることはなく、図８に示す従来のディジタル回
路のように微分回路は必要ない。
信号ＳF を、信号ＳD と信号ＳE との論理積をとること
で生成するため、信号ＳC と信号ＳF とが同時にハイレ
ベルとなることはなく、図８に示す従来のディジタル回
路のように微分回路は必要ない。
【００２５】ＲＳ−ＦＦ１４は、Ｓ端子から信号ＳC お
よびＲ端子から信号ＳF をそれぞれ入力し、信号ＳC が
ローレベルであり、かつ、信号ＳF がハイレベルのとき
にローレベルとなり、一方、信号ＳC がハイレベルであ
り、かつ、信号ＳF がローレベルのときにハイレベルと
なり、信号ＳC 、ＳF の双方がローレベルのときにその
ままレベルを保持した出力信号ＳOUT を出力する。従っ
て、図２に示すように、端子Ｑから出力される出力信号
ＳOUT の波形は、信号ＳC のパルスＣ１の立ち上がりの
タイミングで立ち上がり信号ＳF のパルスＦ１の立ち上
がりのタイミングで立ち下がるパルスＯ１と、信号ＳC
のパルスＣ２の立ち上がりのタイミングで立ち上がり信
号ＳF のパルスＦ２の立ち上がりのタイミングで立ち下
がるパルスＯ２とを有する。
よびＲ端子から信号ＳF をそれぞれ入力し、信号ＳC が
ローレベルであり、かつ、信号ＳF がハイレベルのとき
にローレベルとなり、一方、信号ＳC がハイレベルであ
り、かつ、信号ＳF がローレベルのときにハイレベルと
なり、信号ＳC 、ＳF の双方がローレベルのときにその
ままレベルを保持した出力信号ＳOUT を出力する。従っ
て、図２に示すように、端子Ｑから出力される出力信号
ＳOUT の波形は、信号ＳC のパルスＣ１の立ち上がりの
タイミングで立ち上がり信号ＳF のパルスＦ１の立ち上
がりのタイミングで立ち下がるパルスＯ１と、信号ＳC
のパルスＣ２の立ち上がりのタイミングで立ち上がり信
号ＳF のパルスＦ２の立ち上がりのタイミングで立ち下
がるパルスＯ２とを有する。
【００２６】図２に示す出力信号ＳOUT では、パルスＯ
１が入力信号ＳINのパルスＩＮ１、パルスＯ２がＳINの
パルスＩＮ３およびＩＮ４にそれぞれ対応しており、Ｓ
INのパルスＩＮ２およびローレベルのパルスＩＮ４＿に
対応したパルスは現れていない。
１が入力信号ＳINのパルスＩＮ１、パルスＯ２がＳINの
パルスＩＮ３およびＩＮ４にそれぞれ対応しており、Ｓ
INのパルスＩＮ２およびローレベルのパルスＩＮ４＿に
対応したパルスは現れていない。
【００２７】上述したように本実施例のディジタル遅延
回路１によれば、入力信号ＳINを入力し、この入力信号
ＳINとの間で論理的な整合性が保持され、なおかつ、そ
の立ち上がり時刻と立ち下がり時刻とが独立して遅延さ
れた出力信号ＳOUT を生成することができる。また、本
実施例のディジタル遅延回路１によれば、出力信号Ｓ
OUT には、入力信号ＳINに含まれるパルスのうち、パル
ス幅が上記式（３）の関係を満たすパルス幅の狭いハイ
レベルのパルス、および、（４）の関係を満たすような
パルス幅の狭いローレベルのパルスは現れず、入力信号
ＳINをフィルタリングした波形の出力信号ＳOUT を生成
することができる。また、本実施例のディジタル遅延回
路１によれば、図８に示す従来のディジタル回路１２０
のような微分回路は不要である。さらに、本実施例のデ
ィジタル遅延回路１によれば、ディジタル信号を処理す
るためのディスクリート部品などが不要で、また、ワン
チップ化が可能であり、ディジタル方式のゲートアレイ
ＩＣとして適している。
回路１によれば、入力信号ＳINを入力し、この入力信号
ＳINとの間で論理的な整合性が保持され、なおかつ、そ
の立ち上がり時刻と立ち下がり時刻とが独立して遅延さ
れた出力信号ＳOUT を生成することができる。また、本
実施例のディジタル遅延回路１によれば、出力信号Ｓ
OUT には、入力信号ＳINに含まれるパルスのうち、パル
ス幅が上記式（３）の関係を満たすパルス幅の狭いハイ
レベルのパルス、および、（４）の関係を満たすような
パルス幅の狭いローレベルのパルスは現れず、入力信号
ＳINをフィルタリングした波形の出力信号ＳOUT を生成
することができる。また、本実施例のディジタル遅延回
路１によれば、図８に示す従来のディジタル回路１２０
のような微分回路は不要である。さらに、本実施例のデ
ィジタル遅延回路１によれば、ディジタル信号を処理す
るためのディスクリート部品などが不要で、また、ワン
チップ化が可能であり、ディジタル方式のゲートアレイ
ＩＣとして適している。
【００２８】第２実施例について説明する。図３は本実
施例のディジタル遅延回路２１の構成例を示す回路図で
ある。図４は図３に示すディジタル遅延回路２１の各部
における入出力波形を示すタイミングチャートである。
図３において、ＳINは入力信号、２２は１入力２出力の
ゲート、２６、３０は遅延ゲート回路、２８、４２は２
入力１出力のＮＯＲゲート、４４はＲＳ−ＦＦ（フィリ
ップフロップ）、ＳOUT は出力信号をそれぞれ示す。
施例のディジタル遅延回路２１の構成例を示す回路図で
ある。図４は図３に示すディジタル遅延回路２１の各部
における入出力波形を示すタイミングチャートである。
図３において、ＳINは入力信号、２２は１入力２出力の
ゲート、２６、３０は遅延ゲート回路、２８、４２は２
入力１出力のＮＯＲゲート、４４はＲＳ−ＦＦ（フィリ
ップフロップ）、ＳOUT は出力信号をそれぞれ示す。
【００２９】図３に示すディジタル遅延回路２１では、
入力信号ＳINがゲート２の入力端子２２ｃから入力さ
れ、ゲート２２の出力端子２２ａとＮＯＲゲート２８の
入力端子２８ａおよび遅延ゲート回路２６の入力端子２
６ａとが接続され、遅延ゲート回路２６の出力端子２６
ｂとＮＯＲゲート２８の入力端子２８ｂとが接続され、
ＮＯＲゲート２８の出力端子２８ｃとＲＳ−ＦＦ４４の
Ｓ端子とが接続されている。また、ゲート２２の出力端
子２２ｂとＮＯＲゲート４２の入力端子４２ａおよび遅
延ゲート回路３０の入力端子３０ａとが接続され、遅延
ゲート回路３０の出力端子３０ｂとＮＯＲゲート４２の
入力端子４２ｂとが接続され、ＮＯＲゲート４２の出力
端子４２ｃとＲＳ−ＦＦ４４のＲ端子とが接続されお
り、ＲＳ−ＦＦ４４のＱ端子からの出力が出力信号Ｓ
OUT となる。
入力信号ＳINがゲート２の入力端子２２ｃから入力さ
れ、ゲート２２の出力端子２２ａとＮＯＲゲート２８の
入力端子２８ａおよび遅延ゲート回路２６の入力端子２
６ａとが接続され、遅延ゲート回路２６の出力端子２６
ｂとＮＯＲゲート２８の入力端子２８ｂとが接続され、
ＮＯＲゲート２８の出力端子２８ｃとＲＳ−ＦＦ４４の
Ｓ端子とが接続されている。また、ゲート２２の出力端
子２２ｂとＮＯＲゲート４２の入力端子４２ａおよび遅
延ゲート回路３０の入力端子３０ａとが接続され、遅延
ゲート回路３０の出力端子３０ｂとＮＯＲゲート４２の
入力端子４２ｂとが接続され、ＮＯＲゲート４２の出力
端子４２ｃとＲＳ−ＦＦ４４のＲ端子とが接続されお
り、ＲＳ−ＦＦ４４のＱ端子からの出力が出力信号Ｓ
OUT となる。
【００３０】ゲート２２は、入力端子２２ｃから入力信
号ＳINを入力し、入力信号ＳINのレベルを反転させた信
号ＳIN＿を出力端子２２ａから出力し、入力信号ＳINを
出力端子２２ｂから出力する。従って、図４に示すよう
に、Ｈ点には入力信号ＳINのレベルを反転させた信号Ｓ
IN＿が現れ、Ｊ点には入力信号ＳINが現れる。
号ＳINを入力し、入力信号ＳINのレベルを反転させた信
号ＳIN＿を出力端子２２ａから出力し、入力信号ＳINを
出力端子２２ｂから出力する。従って、図４に示すよう
に、Ｈ点には入力信号ＳINのレベルを反転させた信号Ｓ
IN＿が現れ、Ｊ点には入力信号ＳINが現れる。
【００３１】遅延ゲート回路２６は、端子２６ａから信
号ＳIN＿を入力し、この信号ＳIN＿を立ち上がり遅延時
間Ｔｒ’だけ遅延させ、信号ＳI として端子２６ｂから
出力する。従って、図４に示すように、Ｉ点には信号Ｓ
IN＿を時間Ｔｒ’だけ遅延させた信号ＳI が現れる。
号ＳIN＿を入力し、この信号ＳIN＿を立ち上がり遅延時
間Ｔｒ’だけ遅延させ、信号ＳI として端子２６ｂから
出力する。従って、図４に示すように、Ｉ点には信号Ｓ
IN＿を時間Ｔｒ’だけ遅延させた信号ＳI が現れる。
【００３２】遅延ゲート回路３０は、端子３０ａから入
力信号ＳINを入力し、この入力信号ＳINを立ち下がり遅
延時間Ｔｆ’だけ遅延させ、信号ＳK として端子３０ｂ
から出力する。従って、図４に示すように、Ｋ点には入
力信号ＳINを時間Ｔｆ’だけ遅延させた信号ＳK が現れ
る。ここで、ＳINに含まれるパルスＩＮ２のパルス幅を
Ｐ２とすると、パルス幅Ｐ２および立ち上がり遅延時間
Ｔｒ’には下記式（４）の関係が成立する。 Ｐ２≦Ｔｒ’ （４） また、ＳINに含まれるローレベルのパルスＩＮ４＿のパ
ルス幅をＰ４＿とすると、パルス幅Ｐ４＿および立ち下
がり遅延時間Ｔｆ’には下記式（５）の関係が成立す
る。 Ｐ４＿≦Ｔｆ’ （５） 尚、遅延ゲート回路２６、３０は、例えば前述した図９
に示す遅延ゲート回路と同一である。
力信号ＳINを入力し、この入力信号ＳINを立ち下がり遅
延時間Ｔｆ’だけ遅延させ、信号ＳK として端子３０ｂ
から出力する。従って、図４に示すように、Ｋ点には入
力信号ＳINを時間Ｔｆ’だけ遅延させた信号ＳK が現れ
る。ここで、ＳINに含まれるパルスＩＮ２のパルス幅を
Ｐ２とすると、パルス幅Ｐ２および立ち上がり遅延時間
Ｔｒ’には下記式（４）の関係が成立する。 Ｐ２≦Ｔｒ’ （４） また、ＳINに含まれるローレベルのパルスＩＮ４＿のパ
ルス幅をＰ４＿とすると、パルス幅Ｐ４＿および立ち下
がり遅延時間Ｔｆ’には下記式（５）の関係が成立す
る。 Ｐ４＿≦Ｔｆ’ （５） 尚、遅延ゲート回路２６、３０は、例えば前述した図９
に示す遅延ゲート回路と同一である。
【００３３】ＮＯＲゲート２８は、入力端子２８ａから
信号ＳIN＿、入力端子２８ｂから信号ＳI をそれぞれ入
力し、信号ＳIN＿と信号ＳI との否定的論理和に相当す
る信号ＳL を出力端子２８ｃから出力する。すなわち、
信号ＳIN＿とＳI との双方がローレベルのときに信号Ｓ
L はハイレベルとなる。この信号Ｓc を生成するにあた
って、図４に示すように、信号ＳINに含まれるハイレベ
ルのパルスのうち、パルス幅ＰがＴｒ’≧Ｐの関係にあ
るハイレベルのパルスに応じたパルスは、信号ＳIN＿と
信号ＳI との否定的論理和をとるとローレベルとなり、
信号ＳL には現れない。具体的には、図４の信号ＳINの
パルスＩＮ２に対応したパルスは、信号ＳL には現れな
い。従って、信号ＳINに含まれるハイレベルのパルスの
うち信号ＳL に現れるパルスは、必ず前記式（１）の関
係を満たすパルスであり、信号ＳL には出力信号Ｓ OUT
における論理逆転の原因となるハイレベルのパルスは含
まれない。
信号ＳIN＿、入力端子２８ｂから信号ＳI をそれぞれ入
力し、信号ＳIN＿と信号ＳI との否定的論理和に相当す
る信号ＳL を出力端子２８ｃから出力する。すなわち、
信号ＳIN＿とＳI との双方がローレベルのときに信号Ｓ
L はハイレベルとなる。この信号Ｓc を生成するにあた
って、図４に示すように、信号ＳINに含まれるハイレベ
ルのパルスのうち、パルス幅ＰがＴｒ’≧Ｐの関係にあ
るハイレベルのパルスに応じたパルスは、信号ＳIN＿と
信号ＳI との否定的論理和をとるとローレベルとなり、
信号ＳL には現れない。具体的には、図４の信号ＳINの
パルスＩＮ２に対応したパルスは、信号ＳL には現れな
い。従って、信号ＳINに含まれるハイレベルのパルスの
うち信号ＳL に現れるパルスは、必ず前記式（１）の関
係を満たすパルスであり、信号ＳL には出力信号Ｓ OUT
における論理逆転の原因となるハイレベルのパルスは含
まれない。
【００３４】ＮＯＲゲート４２は、入力端子４２ａから
入力信号ＳIN、入力端子４２ｂから信号ＳK をそれぞれ
入力し、入力信号ＳINと信号ＳK との論理和の反転に相
当する信号ＳN を出力端子４２ｃから出力する。従っ
て、図４に示すように、Ｎ点には入力信号ＳINと信号Ｓ
K との否定的論理に相当する信号ＳN が現れる。信号Ｓ
N では、入力信号ＳINに含まれるパルスのうちパルス幅
ＰがＴｆ’≧Ｐの関係にあるローレベルのパルスに対応
するパルスは現れず、逆にパルス幅の狭いハイレベルの
パルスに対応するパルスが数が入力信号ＳINに比べて増
えているが、この増えたパルスはＲＳ−ＦＦ１４にて出
力信号ＳOUT を生成する際に、出力信号ＳOUT の波形に
は影響しない。具体的には、ＳINに含まれるパルスＩＮ
２に対応したローレベルのパルスＮ２＿およびＮ３＿が
信号ＳN に現れているが、これらのローレベルのパルス
は、出力信号ＳOUT の波形には影響を及ぼさない。
入力信号ＳIN、入力端子４２ｂから信号ＳK をそれぞれ
入力し、入力信号ＳINと信号ＳK との論理和の反転に相
当する信号ＳN を出力端子４２ｃから出力する。従っ
て、図４に示すように、Ｎ点には入力信号ＳINと信号Ｓ
K との否定的論理に相当する信号ＳN が現れる。信号Ｓ
N では、入力信号ＳINに含まれるパルスのうちパルス幅
ＰがＴｆ’≧Ｐの関係にあるローレベルのパルスに対応
するパルスは現れず、逆にパルス幅の狭いハイレベルの
パルスに対応するパルスが数が入力信号ＳINに比べて増
えているが、この増えたパルスはＲＳ−ＦＦ１４にて出
力信号ＳOUT を生成する際に、出力信号ＳOUT の波形に
は影響しない。具体的には、ＳINに含まれるパルスＩＮ
２に対応したローレベルのパルスＮ２＿およびＮ３＿が
信号ＳN に現れているが、これらのローレベルのパルス
は、出力信号ＳOUT の波形には影響を及ぼさない。
【００３５】ＲＳ−ＦＦ４４は、Ｓ端子から信号ＳL お
よびＲ端子から信号ＳN をそれぞれ入力し、信号ＳL が
ローレベルであり、かつ、信号ＳN がハイレベルのとき
にローレベルとなり、一方、信号ＳL がハイレベルであ
り、かつ、信号ＳN がローレベルのときにハイレベルと
なり、信号ＳL 、ＳN の双方がローレベルのときにその
ままレベルを保持した出力信号ＳOUT を出力する。従っ
て、図４に示すように、端子Ｑから出力される出力信号
ＳOUT の波形は、信号ＳL のパルスＬ１の立ち上がりの
タイミングで立ち上がり信号ＳN のパルスＮ２の立ち上
がりのタイミングで立ち下がるパルスＯ１と、信号ＳL
のパルスＬ２の立ち上がりのタイミングで立ち上がり信
号ＳN のパルスＮ５の立ち上がりのタイミングで立ち下
がるパルスＯ２とを有する。
よびＲ端子から信号ＳN をそれぞれ入力し、信号ＳL が
ローレベルであり、かつ、信号ＳN がハイレベルのとき
にローレベルとなり、一方、信号ＳL がハイレベルであ
り、かつ、信号ＳN がローレベルのときにハイレベルと
なり、信号ＳL 、ＳN の双方がローレベルのときにその
ままレベルを保持した出力信号ＳOUT を出力する。従っ
て、図４に示すように、端子Ｑから出力される出力信号
ＳOUT の波形は、信号ＳL のパルスＬ１の立ち上がりの
タイミングで立ち上がり信号ＳN のパルスＮ２の立ち上
がりのタイミングで立ち下がるパルスＯ１と、信号ＳL
のパルスＬ２の立ち上がりのタイミングで立ち上がり信
号ＳN のパルスＮ５の立ち上がりのタイミングで立ち下
がるパルスＯ２とを有する。
【００３６】図４に示す出力信号ＳOUT では、パルスＯ
１が入力信号ＳINのパルスＩＮ１、パルスＯ２がＳINの
パルスＩＮ３およびＩＮ４にそれぞれ対応しており、Ｓ
INのパルスＩＮ２およびローレベルのパルスＩＮ４＿に
対応するパルスは現れていない。また、ディジタル遅延
回路２１においても、ＲＳ−ＦＦ４４のＲ端子に入力す
る信号ＳN と、Ｓ端子に入力する信号ＳL とが同時にハ
イレベルとなることは論理的になく、図８（Ｂ）に示す
従来のディジタル回路の場合のような微分回路は必要な
い。
１が入力信号ＳINのパルスＩＮ１、パルスＯ２がＳINの
パルスＩＮ３およびＩＮ４にそれぞれ対応しており、Ｓ
INのパルスＩＮ２およびローレベルのパルスＩＮ４＿に
対応するパルスは現れていない。また、ディジタル遅延
回路２１においても、ＲＳ−ＦＦ４４のＲ端子に入力す
る信号ＳN と、Ｓ端子に入力する信号ＳL とが同時にハ
イレベルとなることは論理的になく、図８（Ｂ）に示す
従来のディジタル回路の場合のような微分回路は必要な
い。
【００３７】上述したように本実施例のディジタル遅延
回路２１によっても、第１実施例のディジタル遅延回路
１と同様の効果を得ることができる。
回路２１によっても、第１実施例のディジタル遅延回路
１と同様の効果を得ることができる。
【００３８】第３実施例について説明する。図５（Ａ）
は本実施例のディジタル遅延回路５１の構成例を示す回
路図である。図６は図５（Ａ）に示すディジタル遅延回
路５１の各部における入出力波形を示すタイミングチャ
ートである。図５（Ａ）において、ＳINは入力信号、５
０はＡＮＤゲート、５２はＯＲゲート、５４、５６は遅
延ゲート回路、ＳOUT は出力信号をそれぞれ示す。
は本実施例のディジタル遅延回路５１の構成例を示す回
路図である。図６は図５（Ａ）に示すディジタル遅延回
路５１の各部における入出力波形を示すタイミングチャ
ートである。図５（Ａ）において、ＳINは入力信号、５
０はＡＮＤゲート、５２はＯＲゲート、５４、５６は遅
延ゲート回路、ＳOUT は出力信号をそれぞれ示す。
【００３９】図５（Ａ）に示すディジタル遅延回路５１
では、入力信号ＳINが入力端子５０ａからＡＮＤゲート
５０および入力端子５４ａから遅延ゲート５４に入力さ
れ、遅延ゲート５４の出力端子５４ｂとＡＮＤゲート５
０の入力端子５０ｂとが接続され、ＡＮＤゲート５０の
出力端子５０ｃとＯＲゲート５２の入力端子５２ａおよ
び遅延ゲート５６の入力端子５６ａとが接続され、遅延
ゲート５６の出力端子５６ｂとＯＲゲート５２の入力端
子５２ｂとが接続され、ＯＲゲート５２の出力端子５２
ｃから出力信号ＳOUT が出力される。遅延ゲート回路５
４、５６は、例えば前述した図９に示す遅延ゲート回路
と同一である。
では、入力信号ＳINが入力端子５０ａからＡＮＤゲート
５０および入力端子５４ａから遅延ゲート５４に入力さ
れ、遅延ゲート５４の出力端子５４ｂとＡＮＤゲート５
０の入力端子５０ｂとが接続され、ＡＮＤゲート５０の
出力端子５０ｃとＯＲゲート５２の入力端子５２ａおよ
び遅延ゲート５６の入力端子５６ａとが接続され、遅延
ゲート５６の出力端子５６ｂとＯＲゲート５２の入力端
子５２ｂとが接続され、ＯＲゲート５２の出力端子５２
ｃから出力信号ＳOUT が出力される。遅延ゲート回路５
４、５６は、例えば前述した図９に示す遅延ゲート回路
と同一である。
【００４０】このディジタル遅延回路５１では、図６に
示すように、入力信号ＳINを入力すると、Ａ点には入力
信号ＳINが現れ、Ｂ点には入力信号ＳINが遅延ゲート回
路５４にて立ち上がり遅延時間Ｔｒだけ遅延された信号
ＳB が現れる。Ｃ点およびＤ点には、ＡＮＤゲート５０
における入力信号ＳINと信号ＳB との論理積に相当する
図６に示すような信号ＳC が現れ、Ｅ点には信号ＳC が
遅延ゲート回路５６にて立ち下がり遅延時間Ｔｆだけ遅
延された信号ＳE が現れる。このとき、ＳINに含まれる
パルスのうち、パルス幅ＰがＰ≦ＴｒであるパルスはＳ
C には現れない。そして、ＯＲゲート５２の出力端子５
２ｃから、信号ＳC と信号ＳE の論理和に相当する図６
に示すような出力信号ＳOUT が出力される。このとき、
ＳINに含まれるローレベルのパルスのうち、パルス幅Ｐ
≦Ｔｆであるローレベルのパルスに対応するローレベル
のパルスは出力信号ＳOUT には現れない。
示すように、入力信号ＳINを入力すると、Ａ点には入力
信号ＳINが現れ、Ｂ点には入力信号ＳINが遅延ゲート回
路５４にて立ち上がり遅延時間Ｔｒだけ遅延された信号
ＳB が現れる。Ｃ点およびＤ点には、ＡＮＤゲート５０
における入力信号ＳINと信号ＳB との論理積に相当する
図６に示すような信号ＳC が現れ、Ｅ点には信号ＳC が
遅延ゲート回路５６にて立ち下がり遅延時間Ｔｆだけ遅
延された信号ＳE が現れる。このとき、ＳINに含まれる
パルスのうち、パルス幅ＰがＰ≦ＴｒであるパルスはＳ
C には現れない。そして、ＯＲゲート５２の出力端子５
２ｃから、信号ＳC と信号ＳE の論理和に相当する図６
に示すような出力信号ＳOUT が出力される。このとき、
ＳINに含まれるローレベルのパルスのうち、パルス幅Ｐ
≦Ｔｆであるローレベルのパルスに対応するローレベル
のパルスは出力信号ＳOUT には現れない。
【００４１】上述したように本実施例のディジタル遅延
回路５１によっても、第１実施例のディジタル遅延回路
１と同様の効果を得ることができる。
回路５１によっても、第１実施例のディジタル遅延回路
１と同様の効果を得ることができる。
【００４２】本実施例のディジタル遅延回路５１では、
図５（Ａ）に示すようにＡＮＤゲート５０の出力端子に
ＯＲゲート５２の入力端子を接続する場合について述べ
たが、図５（Ｂ）に示すように、入力信号ＳINが入力端
子５２ａからＯＲゲート５２および入力端子５６ａから
遅延ゲート５６に入力され、遅延ゲート５６の出力端子
５６ｂとＯＲゲート５２の入力端子５２ｂとが接続さ
れ、ＯＲゲート５２の出力端子５２ｃとＡＮＤゲート５
０の入力端子５０ａおよび遅延ゲート５４の入力端子５
４ａとが接続され、遅延ゲート５４の出力端子５４ｂと
ＡＮＤゲート５０の入力端子５０ｂとが接続され、ＡＮ
Ｄゲート５０の出力端子５０ｃから出力信号ＳOUT が出
力されるように構成しても、上述したディジタル遅延回
路５１と同様の効果を得ることができる。
図５（Ａ）に示すようにＡＮＤゲート５０の出力端子に
ＯＲゲート５２の入力端子を接続する場合について述べ
たが、図５（Ｂ）に示すように、入力信号ＳINが入力端
子５２ａからＯＲゲート５２および入力端子５６ａから
遅延ゲート５６に入力され、遅延ゲート５６の出力端子
５６ｂとＯＲゲート５２の入力端子５２ｂとが接続さ
れ、ＯＲゲート５２の出力端子５２ｃとＡＮＤゲート５
０の入力端子５０ａおよび遅延ゲート５４の入力端子５
４ａとが接続され、遅延ゲート５４の出力端子５４ｂと
ＡＮＤゲート５０の入力端子５０ｂとが接続され、ＡＮ
Ｄゲート５０の出力端子５０ｃから出力信号ＳOUT が出
力されるように構成しても、上述したディジタル遅延回
路５１と同様の効果を得ることができる。
【００４３】
【発明の効果】上述したように本発明のディジタル論理
回路によれば、入力信号との間で論理的な整合性が保持
され、なおかつ、その立ち上がり時刻と立ち下がり時刻
とが独立して遅延された出力信号を生成することができ
る。また、本発明のディジタル論理回路によれば、出力
信号には、入力信号に含まれるパルスのうち、パルス幅
の狭い第１のレベルのパルス、および、パルス幅の狭い
第２のレベルのパルスは現れず、入力信号をフィルタリ
ングした波形の出力信号を生成することができる。ま
た、本発明のディジタル論理回路によれば、従来のディ
ジタル回路のような微分回路は不要である。さらに、本
発明のディジタル論理回路によれば、ディジタル信号を
処理するためのディスクリート部品などが不要で、ま
た、ワンチップ化が可能であり、ディジタル方式のゲー
トアレイＩＣとして適している。
回路によれば、入力信号との間で論理的な整合性が保持
され、なおかつ、その立ち上がり時刻と立ち下がり時刻
とが独立して遅延された出力信号を生成することができ
る。また、本発明のディジタル論理回路によれば、出力
信号には、入力信号に含まれるパルスのうち、パルス幅
の狭い第１のレベルのパルス、および、パルス幅の狭い
第２のレベルのパルスは現れず、入力信号をフィルタリ
ングした波形の出力信号を生成することができる。ま
た、本発明のディジタル論理回路によれば、従来のディ
ジタル回路のような微分回路は不要である。さらに、本
発明のディジタル論理回路によれば、ディジタル信号を
処理するためのディスクリート部品などが不要で、ま
た、ワンチップ化が可能であり、ディジタル方式のゲー
トアレイＩＣとして適している。
【図１】第１実施例のディジタル遅延回路の構成例を示
す回路図である。
す回路図である。
【図２】図１に示すディジタル遅延回路の各部における
入出力波形を示すタイミングチャートである。
入出力波形を示すタイミングチャートである。
【図３】第２実施例のディジタル遅延回路の構成例を示
す回路図である。
す回路図である。
【図４】図２に示すディジタル遅延回路の各部における
入出力波形を示すタイミングチャートである。
入出力波形を示すタイミングチャートである。
【図５】（Ａ）は第３実施例のディジタル遅延回路の構
成例を示す回路図であり、（Ｂ）は（Ａ）に示すディジ
タル遅延回路のその他の構成例を示す回路図である。
成例を示す回路図であり、（Ｂ）は（Ａ）に示すディジ
タル遅延回路のその他の構成例を示す回路図である。
【図６】図５（Ａ）に示すディジタル遅延回路の各部に
おける入出力波形を示すタイミングチャートである。
おける入出力波形を示すタイミングチャートである。
【図７】ディジタル信号を遅延させる従来のアナログ回
路の構成例を示す回路図である。
路の構成例を示す回路図である。
【図８】ディジタル信号を遅延させる従来のディジタル
回路の構成例を示す回路図である。
回路の構成例を示す回路図である。
【図９】図８に示す遅延ゲート回路の構成例を示す回路
図である。
図である。
【図１０】図８に示すディジタル遅延回路の各部におけ
る入出力波形を示すタイミングチャートである。
る入出力波形を示すタイミングチャートである。
１・・・ディジタル遅延回路 ２、２２、１２６・・・１入力２出力のゲート ６、１０、２６、３０、１２２ａ、１２２ｂ・・・遅延
ゲート回路 ８、１２、５０・・・ＡＮＤゲート １４、４４、１２８・・・ＲＳ−ＦＦ ２８、４２・・・ＮＯＲゲート ５２・・・ＯＲゲート １０２、１０４、１０６・・・バッファ １２４ａ、１２４ｂ・・・微分回路
ゲート回路 ８、１２、５０・・・ＡＮＤゲート １４、４４、１２８・・・ＲＳ−ＦＦ ２８、４２・・・ＮＯＲゲート ５２・・・ＯＲゲート １０２、１０４、１０６・・・バッファ １２４ａ、１２４ｂ・・・微分回路
Claims (2)
- 【請求項１】ディジタル信号の立ち上がりおよび立ち下
がりのタイミングを決定するディジタル論理回路であっ
て、 第１のディジタル信号が第１のレベルから第２のレベル
に切り換わり、その第２のレベルが所定の立ち上がり遅
延時間だけ継続したタイミングで、立ち上がり検出信号
を出力する立ち上がり検出回路と、 前記第１のディジタル信号と逆相関係にある第２のディ
ジタル信号が第１のベベルから第２のレベルに切り換わ
り、その第２のレベルが所定の立ち下がり遅延時間だけ
継続したタイミングで、立ち下がり検出信号を出力する
立ち下がり検出回路とを有するディジタル論理回路。 - 【請求項２】ディジタル信号の立ち上がりおよび立ち下
がりのタイミングを独立して遅延させるディジタル論理
回路であって、 第１のディジタル信号が立ち上がり、その立ち上がり状
態が所定の立ち上がり遅延時間だけ継続したタイミング
で立ち上がるディジタル信号を出力する立ち上がり検出
回路と、 第２のディジタル信号が立ち下がり、その立ち下がり状
態が所定の立ち下がり遅延時間だけ継続したタイミング
で立ち下がりディジタル信号を出力する立ち下がり検出
回路とを直列に接続したディジタル論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219782A JPH0774601A (ja) | 1993-09-03 | 1993-09-03 | ディジタル論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5219782A JPH0774601A (ja) | 1993-09-03 | 1993-09-03 | ディジタル論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0774601A true JPH0774601A (ja) | 1995-03-17 |
Family
ID=16740927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5219782A Pending JPH0774601A (ja) | 1993-09-03 | 1993-09-03 | ディジタル論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0774601A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006118012A1 (ja) * | 2005-04-28 | 2006-11-09 | Advantest Corporation | 試験装置 |
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
-
1993
- 1993-09-03 JP JP5219782A patent/JPH0774601A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006118012A1 (ja) * | 2005-04-28 | 2006-11-09 | Advantest Corporation | 試験装置 |
| KR100922815B1 (ko) * | 2005-04-28 | 2009-10-22 | 주식회사 아도반테스토 | 시험 장치 |
| US7834642B2 (en) | 2005-04-28 | 2010-11-16 | Advantest Corporation | Testing apparatus and method which adjusts a phase difference between rising and falling signals output from a DUT |
| JP2008092271A (ja) * | 2006-10-02 | 2008-04-17 | Mitsubishi Electric Corp | 遅延回路 |
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