JP2653177B2 - 雑音除去回路 - Google Patents

雑音除去回路

Info

Publication number
JP2653177B2
JP2653177B2 JP1158188A JP15818889A JP2653177B2 JP 2653177 B2 JP2653177 B2 JP 2653177B2 JP 1158188 A JP1158188 A JP 1158188A JP 15818889 A JP15818889 A JP 15818889A JP 2653177 B2 JP2653177 B2 JP 2653177B2
Authority
JP
Japan
Prior art keywords
signal
circuit
output
transmission gate
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP1158188A
Other languages
English (en)
Other versions
JPH0324815A (ja
Inventor
雅博 石川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP1158188A priority Critical patent/JP2653177B2/ja
Priority to US07/527,442 priority patent/US5151612A/en
Priority to DE4019659A priority patent/DE4019659A1/de
Publication of JPH0324815A publication Critical patent/JPH0324815A/ja
Application granted granted Critical
Publication of JP2653177B2 publication Critical patent/JP2653177B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Dc Digital Transmission (AREA)
  • Noise Elimination (AREA)

Description

【発明の詳細な説明】 〔発明の利用分野〕 この発明は、所定周期以下のパルス信号（雑音信号）
を除去する雑音除去回路に関する。
〔従来の技術〕
従来の雑音除去回路としては、例えば、特開昭61−77
18号公報に記載されているものがある。
上記の従来例は、TV等の信号処理に用いられるディジ
タル回路用雑音除去回路であり、概説すると、入力信号
の立ち上がり時に１ショットパルスを発生する回路にお
いて、雑音（所定幅以下のパルス）によって誤って応動
することを防止するため、入力信号Ａが“1"、出力信号
Ｂが“0"のときに限ってカウント動作を行なうフリップ
フロップを設け、該フリップフロップのカウント幅より
長い期間のパルスでのみ１ショットパルスを発生する構
成としている。
上記のような考え方を１ショットパルス発生回路のみ
ではなく信号伝播経路に用いることも容易に考えられ
る。
しかしながら、上記の方式では、入力状態Ａが“1"、
出力信号Ｂが“0"の時に限ってカウント動作を行うフリ
ップフロップのカウント幅より長い期間のパルスのみを
通過させる構成としているため、雑音除去可能な期間は
出力状態が“0"の時に限られる。したがって第13図に示
すように、出力状態が“0"のときに発生するAAのような
雑音パルスは除去可能であるが、出力状態が“1"のとき
に発生するBBのような雑音パルスは除去不能である。
そのため、車両のように信号ハーネス間干渉等によっ
てAA、BBのいずれの雑音も存在する環境においては、前
記のごとき従来方式では雑音除去を十分に行なうことが
出来ない。
上記の問題を改善した回路として、例えば、実開昭61
−75637号公報に記載されているものがある。
第11図は上記従来例のブロック図、第12図はその信号
波形図である。
この従来例は、所定周波数以上の入力信号を除去する
雑音除去回路であり、以下、その動作を第12図に基づい
て概説する。
入力端子７から印加される入力信号が“Lo"→“Hi"に
切り換わると、NchMOSFET5とコンデンサ11とで構成され
る放電経路でノード26は放電される。そしてノード26の
電位がNOR回路21のしき値30を切るとNchMOSFET25によっ
て急速に放電され、インバータ13を介して出力端子15に
“Hi"が伝えられる。しかし、ノード26の電位がNOR回路
21のしきい値30を切る前に入力信号が再び“Hi"→“Lo"
に切り換わると、PchMOSFET23によって急速に充電さ
れ、出力端子15は“Lo"のままになる。
入力信号が“Hi"→“Lo"に切り換わる時は、上記動作
の逆で、ノード26がPchMOSFET3とコンデンサ11とで構成
される充電経路で充電され、NAND回路19のしきい値31を
越えるか否かで信号の伝達が決定される。
したがって、上記の回路においては、コンデンサ11と
NchMOSFET5で構成される放電回路またはコンデンサ11と
PchMOSFET3で構成される充電回路の時定数で定まる所定
時間よりも短いパルスは、“1"か“0"かに拘りなく除去
することが出来る。
〔発明が解決しようとする課題〕
しかし、上記のような従来の雑音除去回路において
は、PchMOSFET3、NchMOSFET5、コンデンサ11、NAND回路
23のしきい値31およびNOR回路25のしきい値30によって
雑音除去時間が決定される構成となっているため、各素
子の製造上のバラツキ、温度、電圧変化に伴う特性変化
によって雑音除去時間の変動幅が大きくなり、そのため
真の信号と雑音との周波数差が小さい場合には有効に動
作しない、という問題があった。
また雑音除去時間を長くとる必要がある場合には、時
定数を決定するトランジスタおよびコンデンサのサイズ
が大きくなるので、集積回路化した場合にチップ面積の
増加に伴うコストアップも予想されるという問題があっ
た。
この発明は、上記のごとき従来技術の問題を解決する
ことを目的とするものである。
〔課題を解決するための手段〕
上記の目的を達成するため、本発明においては、特許
請求の範囲に記載するように構成している。
すなわち、本発明においては、雑音除去時間を、基準
クロックで動作するシフトレジスタのシフト時間で決定
する構成とすることにより、上記問題点を解決したもの
である。
〔発明の実施例〕
第１図は本発明の前提となる構成を示す図であり、Ｄ
フリップフロップ（以下、Ｄ−FFと略記する）を用いた
スタティック型シフトレジスタを基本とした回路構成を
示したものである。
第１図の回路は、シフトクロックfFILの立ち上がりの
タイミングで入力信号INを出力信号OUTへビットシフト
するＤ−FF201、202で構成されるシフトレジスタと 入力信号INと出力信号OUTのAND信号によって上記Ｄ−
FF201、202のセット動作を行なうAND回路203と 入力信号INと出力信号OUTのNOT−OR信号によって上記
Ｄ−FF201、202のリセット動作を行なうNOR回路204と、
で構成される。なお、205はＤ−FF201の出力である。
第２図は、上記第１図の回路の信号波形図である。
以下、第１図の回路の作用を第２図に基づいて説明す
る。
入力信号INが、出力状態の反対論理の信号状態である
期間を信号発生期間（すなわち、出力が“0"のときは入
力“1"のときが信号発生期間、出力が“1"のときは入力
“0"のときが信号発生期間）とすれば、 信号発生期間中に、第２図の302、304のようにシフト
クロックfFILの立ち上がりエッジが２回存在する場合は
２回目のタイミングで信号が出力に伝搬される。
信号発生期間中に、第２図の301、303のようにシフト
クロックfFILの立ち上がりエッジが１回しか存在しない
場合は信号が除去され、出力信号は変化しない。
すなわち、Ｄ−FF202に信号がシフトされる前に入力
信号INが出力信号OUTと同じ状態に戻った場合は、その
タイミングでＤ−FF201、202は下記動作となり、出力信
号は変化しない。
上記のように、第１図の回路においては、シフトクロ
ック２周期より長い信号は通過させ、シフトクロック１
周期より短い信号は除去するようになっている。したが
って、信号除去時間がクロックに応じて正確に管理する
ことが可能となっている。また、上記の信号とは、前記
のように出力状態と逆の入力信号を意味するから、出力
信号の状態に拘らず常に雑音信号を除去することが出来
る。
また、従来のようにアナログ回路が現在していると、
試験モードを切り換える必要があるため、試験工数が増
加するが、本実施例は、全てディジタル回路で構成され
ているので、１チップ化した場合の試験の効率化も図る
ことが出来る。
次に、第３図は本発明の前提となる他の構成を示す図
である。
この回路は、シフトレジスタをダイナミック回路で構
成することによって回路規模を抑えたものである。
まず構成を説明すると、第１のクロックCK1のクロッ
クによってスイッチングされるトランスミッションゲー
ト105と、第２のクロックCK2のクロックによってスイッ
チングされるトランスミッションゲート106と、インバ
ータ113とで構成されるダイナミック型シフトレジスタ
において、下記のごとき充放電回路115を備えた構成と
なっている。
すなわち、上記充放電回路115は、トランスミッショ
ンゲート105とインバータ113とを接続するノード117を
入力端とし、 入力端子101の信号INをインバータ107を介して反転さ
せたゲート信号118でスイッチングされるPchMOSFET110
及びNchMOSFET111と、 トランスミッションゲート106と出力用インバータ107
とを接続するノード116の信号でスイッチングされるPch
MOSFET109およびNchMOSFET112とを備え、かつインバー
タ113とトランスミッションゲート106とを接続するノー
ド114を出力端とするものである。
次に、第４図に示すタイミングチャートに基づいて動
作を説明する。
入力端子101の入力信号INが“Lo"→“Hi"に変化した
のち、第１のクロックCK1が“Hi"となり、トランスミッ
ションゲート105が“ON"すると、ノード117は“Hi"とな
ると共にインバータ113の出力ノード114は“Lo"とな
る。このときPchMOSFET110、NchMOSFET112が“ON"、Pch
MOSFET109、NchMOSFET111は“OFF"であるので、ノード1
17に充放電回路115は接続されない。
次に第２のクロックCK2が“Hi"となり、トランスミッ
ンションゲート106が“ON"すると、インバータ107を介
して出力端子108が“Hi"となる。このときノード117はP
chMOSFET109、110が“ON"となるので“Hi"となる。
ここで、第２のクロックCK2が“Hi"になる前に入力端
子101が“Lo"に戻ると、NchMOSFET111、112が“ON"とな
り、ノード117は“Lo"となるため、次に第２のクロック
CK2が“Hi"となっても出力端子108には“Hi"は伝送され
ない。
上記の動作は入力信号が“Hi"→“Lo"に変化する時も
同様である。すなわち、第１のクロックCK1の立ち下が
りエッヂから第２のクロックCK2の立ち上がりエッヂに
かかる信号は出力信号として伝達されることになる。し
たがって、雑音除去時間は入力信号のタイミングと第１
のクロックCK1のタイミングに依存し、第５図に示すよ
うに期間120が信号がパスする最小期間（FPASS MIN）と
なり、期間121が信号が除去される最大期間（F
FAIL MAX）ということになる。
また、期間123は雑音除去不定期間となる。
雑音除去時間の精度を上げるために、上記の雑音除去
不定期間123を短くする方法としては、第６図に示すよ
うに第１のクロックCK1の立ち下がりエッヂから第２の
クロックCK2の立ち下がりエッヂまでの期間を可能な限
り長くとるといった方法が考えられる。また、このよう
なクロックを発生させる回路は、例えば、第７図に示す
ような簡単な回路で構成することが出来る。
次に、第８図は本発明の一実施例図である。第８図の
回路は、雑音除去不定期間123をさらに短くし、雑音除
去時間の精度を向上させた回路である。
第８図の回路は、第３図に示したPchMOSFET109、11
0、NchMOSFET111、112、インバータ113で構成されるシ
フトレジスタの充放電回路とトランスミッションゲート
をもう１段追加（充放電回路115′とトランスミッショ
ンゲート106′）したものである。この回路において
は、第９図に示すように、信号通過最小期間（FPASS
MIN）は期間130となり、信号除去最大期間（F
FAIL MAX）は期間131となる。
第14図は、第８図の回路の信号波形図である。
第14図において、118、117、116、116′、106″（OU
T）、107″は、それぞれ第８図の同符号を付した個所の
信号波形を示す。その他は、前記第４図と同様である。
図示のごとく、ノード117の信号は、第１のクロックC
K1が立ち上がった（トランスミッションゲート105がオ
ンになった）時点における入力信号INの値を充放電回路
115で保持さたものである。また、ノード116の信号は、
第２のクロック信号CK2が立ち上がった（トランスミッ
ションゲート106がオンになった）時点におけるノード1
14の値を充放電回路115′で保持したものである。すな
わち、充放電回路は、前段のトランスミッションゲート
がオンになった時点における前段の回路の信号を保持し
て出力（実際の出力は前段の信号を反転した信号とな
る）する作用を有するものである。また、トランスミッ
ションゲート106′は第１のクロックCK1に応じて開閉
し、開になった際のノード116′の信号を出力するが、
実際にはインバータ107′のゲート容量や配線容量を充
電するので、上記の開になった際のノード116′の信号
をサンプリングして次のクロックCK1が入力するまで保
持して出力することになる。したがってトランスミッシ
ョンゲート106′の出力、すなわち出力信号OUTは第８図
の106″に示すようになる。また、第８図の回路におけ
る期間130と期間131は第14図に示すようになる。
上記のように、第８図の回路においては、トランスミ
ッションゲートを第３図の２段（105と106）に対して３
段（105と106と106′）設け、１周期内で３回サンプリ
ングを行なうので、第３図の回路よりも雑音除去不定期
間133（131と130との差）が短くなる。より多段に構成
すれば、雑音除去不定期間を更に短くすることが出来
る。
以下、第８図の回路の構成を総括して説明すると次の
ようになる。
まず、第１のクロックCK1によってスイッチングされ
るトランスミッションゲート（例えば105と106′）を第
１型トランスミッションゲートと名付け、第２のクロッ
クCK2によってスイッチングされるトランスミッション
ゲート（例えば106）を第２型トランスミッションゲー
トと名付け、また、第３図に示した充放電回路において
PchMOSFET110とNchMOS111は入力端子101の信号INをイン
バータ107で反転した信号118でスイッチングされ、PchM
OSFET109とNchMOS112は最終出力OUTの反転信号でスイッ
チングされる充放電回路を第１型充放電回路（例えば11
5）と名付け、PchMOSFET110とNchMOS111は入力端子101
の信号INでスイッチングされ、PchMOSFET109とNchMOS11
2は最終出力OUTでスイッチングされる充放電回路を第２
型充放電回路（例えば115′）と名付ける。
第８図の回路は、外部信号の入力端子に接続された第
１画トランスミッションゲート105と、該第１型トラン
スミッションゲートの出力に入力端が接続された第１型
充放電回路115と、該第１型充放電回路の出力端に接続
された第２型トランスミッションゲート106と、該第２
型トランスミッションゲートの出力に入力端が接続され
た第２型充放電回路115′と、該第２型充放電回路の出
力端に接続された第１型トランスミッションゲート10
6′と、を基本構成成分としている。そして更に多段の
回路とするためには、上記の順序、すなわち第１型トラ
ンスミッションゲート、第１型充放電回路、第２型トラ
ンスミッションゲート、第２型充放電回路、第１型トラ
ンスミッションゲート、第１型充放電回路、第２型トラ
ンスミッションゲート、…の順序で、最終段がトランス
ミッションゲートで終わるように順次多段に接続すれば
よい。
なお、第３図の回路においては、充放電回路が１段
（115のみ）であり、その中のインバータ113によって入
力信号が反転して出力されるため、最終段のトランスミ
ッションゲート106の出力をインバータ107で反転した出
力を最終出力OUT108としており、また、充放電回路115
へ送る信号は、最終段のトロンスミッションゲート106
の出力（すなわち最終出力の反転信号）をそのまま用い
ている。それに対して第８図の回路においては、充放電
回路が２段（115と115′）であり、入力信号と最終出力
信号とが同相となるので、最終段のトランスミッション
ゲート106′の出力をそのまま最終出力OUT108とし、ま
た、充放電回路115へ送る信号は、最終段のトランスミ
ッションゲート106′の出力をインバータ107′で反転し
た信号を用いている。
また、第８図の構成に、さらに充放電回路とトランス
ミッションゲートをもう１段追加した回路においては、
第10図に示すように、信号通過最小期間（FPASS MIN）
は期間140、信号除去最大期間（FFAIL MAX）は期間141
となる。
すなわち、雑音除去不定期間123は、入力信号INと第
１のクロックCK1のタイミングによって発生し、第１の
クロックCK1の１クロック分となるため、シフトレジス
タを多段化することによって雑音除去時間に対する第１
のクロックCK1の１クロック分の割合を少なくすること
により、雑音除去不定期間123を短くすることが可能で
ある。
また多段化することで構成回路は増加するが、動作が
クロックで制御されるダイナミック型であるため、各素
子は最小サイズで十分なので、集積回路化した際におけ
る全体チップ面積に対する面積増加分は極めて少ない。
また第１のクロックCK1、第２のクロックCK2を発生す
るクロック発生回路も必要となるが、その構成としては
第７図に示す簡単なもので十分であり、また一般に集積
回路には複数の雑音除去回路を備える必要があるが、ク
ロック発生回路は共通でよいため、全体構成回路に対す
る増加分はほとんど無視してよいレベルである。
〔発明の効果〕
以上説明してきたように、この発明によれば、その構
成を雑音除去時間をシフトレジスタのシフトタイミング
によって決定する構成としたため、雑音除去時間を基準
クロックで精度よく決定することが可能となり、またダ
イナミック型の回路構成とすることで回路規模の小型化
を図ることができるため、今まで困難であった数100kHz
以上の雑音が頻繁に発生する車両内での多重通信クラス
Ｂ以上（伝送レート数10kHz以上）もコストアップなし
に実現可能になるという効果が得られる。また、雑音除
去不定期間を短くすることが出来るので、雑音除去時間
の精度を向上させることが出来る、という効果が得られ
る。
【図面の簡単な説明】 第１図は本発明の前提となる構成を示す一例図、第２図
は第１図の回路の信号波形図、第３図は本発明の前提と
なる他の構成を示す一例図、第４図は第３図の回路の信
号波形図、第５図は第３図の回路における雑音除去時間
を示す特性図、第６図はクロックタイミング図、第７図
は第６図のクロックを発生するクロック発生回路、第８
図は本発明の一実施例図、第９図および第10図は実施例
におけるクロックタイミング図、第11図は従来装置の一
例の回路図、第12図は第11図の回路の信号波形図、第13
図は他の従来装置の信号波形図、第14図は第８図の回路
の信号波形図である。 〈符号の説明〉 201、202……Ｄフリップフロップ 203……AND回路 204……NOR回路 205……Ｄフリップフロップ201の出力 105、106……トランスミッションゲート 104、106、107……CMOSインバータ 109、110……充電用PchMOSFET 111、112……放電用NchMOSFET

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】第１のクロック信号によってスイッチング
    され、信号の通過を制御する第１型トランスミッション
    ゲートと、 同一極性の第１と第２の２個のスイッチング素子と、そ
    れと反対極性の第３と第４の２個のスイッチング素子と
    が上記の順序で直列に接続され、該直列回路の中心のノ
    ードにインバータが接続された回路であって、上記直列
    回路の第１のスイッチング素子側の一端が高圧側電源
    に、他端が低圧側電源に接続され、上記ノードが入力
    端、上記インバータの出力が出力端となるものであり、
    上記第２と第３のスイッチング素子は本雑音除去回路の
    入力信号の反転信号でスイッチングされ、上記第１と第
    ４のスイッチング素子は本雑音除去回路の出力信号の反
    転信号でスイッチングされる第１型充放電回路と、 第２のクロック信号によってスイッチングされ、信号の
    通過を抑制する第２型トランスミッションゲートと、 上記第１型充放電回路と同一構成であって、上記第２の
    第３のスイッチング素子は本雑音除去回路の入力信号で
    スイッチングされ、上記第１と第４のスイッチング素子
    は本雑音除去回路の出力信号でスイッチングされる第２
    型充放電回路と、 を基本素子とし、 外部信号の入力端子に接続された上記第１型トランスミ
    ッションゲートと、 該第１型トランスミッションゲートの出力に入力端が接
    続された上記第１型充放電回路と、 該第１型充放電回路の出力端に接続された上記第２型ト
    ランスミッションゲートと、 該第２型トランスミッションゲートの出力に入力端が接
    続された上記第２型充放電回路と、 該第２型充放電回路の出力端に接続された上記第１型ト
    ランスミッションゲートと、 を基本構成部分として上記の順序で最終段がトランスミ
    ッションゲートで終わるように順次多段に接続し、上記
    基本構成部分を含めて少なくとも上記第１型トランスミ
    ッションゲートを２個以上、上記第１型充放電回路と上
    記第２型トランスミッションゲートと上記第２型充放電
    回路とをそれぞれ１個以上備え、充放電回路の数が偶数
    個の場合には上記最終段のトランスミッションゲートの
    出力を全体の回路の出力信号とし、奇数個の場合にはそ
    れを反転した出力を出力信号とするように構成した雑音
    除去回路。
JP1158188A 1989-06-22 1989-06-22 雑音除去回路 Expired - Lifetime JP2653177B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP1158188A JP2653177B2 (ja) 1989-06-22 1989-06-22 雑音除去回路
US07/527,442 US5151612A (en) 1989-06-22 1990-05-23 Circuit for eliminating digital noise or short pulses utilizing set/reset shift register
DE4019659A DE4019659A1 (de) 1989-06-22 1990-06-20 Digitaler entstoerer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1158188A JP2653177B2 (ja) 1989-06-22 1989-06-22 雑音除去回路

Publications (2)

Publication Number Publication Date
JPH0324815A JPH0324815A (ja) 1991-02-01
JP2653177B2 true JP2653177B2 (ja) 1997-09-10

Family

ID=15666193

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1158188A Expired - Lifetime JP2653177B2 (ja) 1989-06-22 1989-06-22 雑音除去回路

Country Status (3)

Country Link
US (1) US5151612A (ja)
JP (1) JP2653177B2 (ja)
DE (1) DE4019659A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5479132A (en) * 1994-06-06 1995-12-26 Ramtron International Corporation Noise and glitch suppressing filter with feedback
EP0825715A1 (de) * 1996-08-19 1998-02-25 Siemens Aktiengesellschaft Eingangsschaltung für digitale Signale
US5748021A (en) * 1996-11-21 1998-05-05 Cypress Semiconductor Corporation Sense amplifier design with dynamic recovery
US6670832B1 (en) * 2002-09-19 2003-12-30 National Semiconductor Corporation Glitch detect filter
US8319524B1 (en) * 2004-01-05 2012-11-27 Marvell International Ltd. Deglitch circuit removing glitches from input clock signal
JP4585545B2 (ja) * 2007-06-29 2010-11-24 株式会社豊田中央研究所 ノイズ除去回路及びそれを備えたコンパレータ回路
EP2256721A4 (en) * 2008-03-19 2012-07-04 Sharp Kk DISPLAY TOUCH SCREEN, LIQUID CRYSTAL DISPLAY ARRANGEMENT, SHIFT REGISTER, LIQUID CRYSTAL SCREEN AND DISPLAY ARRANGEMENT PROCESS
TWI401659B (zh) * 2008-08-22 2013-07-11 Novatek Microelectronics Corp 液晶顯示器之驅動裝置
KR101658211B1 (ko) * 2010-04-29 2016-09-21 페어차일드코리아반도체 주식회사 펄스 폭 필터
JP2011244238A (ja) * 2010-05-19 2011-12-01 Koyo Electronics Ind Co Ltd デジタルフィルタ
CN104678188B (zh) * 2014-12-22 2017-12-12 中国科学院微电子研究所 单粒子瞬态脉冲宽度测量电路
CN111211774B (zh) * 2018-11-21 2023-12-26 英业达科技有限公司 除弹跳电路
US10693444B1 (en) * 2018-11-30 2020-06-23 Texas Instruments Incorporated Mixed signal circuit spur cancellation
CN109412558B (zh) * 2018-12-29 2023-09-05 灿芯半导体(上海)股份有限公司 一种mipi中消除随机码抖动噪声的发送电路
US11258432B1 (en) 2020-12-17 2022-02-22 Skyworks Solutions, Inc. Deglitcher circuit with integrated non-overlap function

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH533926A (de) * 1971-01-22 1973-02-15 Dixi Sa Entstörschaltung für logische Signale und Verfahren zum Betriebe derselben
US3978413A (en) * 1975-02-07 1976-08-31 Hewlett-Packard Company Modulus counter circuit utilizing serial access
DE2535916C2 (de) * 1975-08-12 1983-07-07 Robert Bosch Gmbh, 7000 Stuttgart Schaltungsvorrichtung zur Erhöhung der Störsicherheit von elektronischen Schaltungen
US3993957A (en) * 1976-03-08 1976-11-23 International Business Machines Corporation Clock converter circuit
DE2722981B2 (de) * 1977-05-20 1980-10-02 Siemens Ag, 1000 Berlin Und 8000 Muenchen Digitales Filter für binäre Signale
JPS5497413A (en) * 1978-01-18 1979-08-01 Seiko Instr & Electronics Ltd Reference interval generating circuit
US4250406A (en) * 1978-12-21 1981-02-10 Motorola, Inc. Single clock CMOS logic circuit with selected threshold voltages
US4320525A (en) * 1979-10-29 1982-03-16 Burroughs Corporation Self synchronizing clock derivation circuit for double frequency encoded digital data
US4525635A (en) * 1982-12-15 1985-06-25 Rca Corporation Transient signal suppression circuit
JPS59132224A (ja) * 1983-01-19 1984-07-30 Hitachi Ltd デイジタル回路
US4554467A (en) * 1983-06-22 1985-11-19 Motorola, Inc. CMOS Flip-flop
JPS617718A (ja) * 1984-06-22 1986-01-14 Nec Ic Microcomput Syst Ltd 雑音除去回路
US4612659A (en) * 1984-07-11 1986-09-16 At&T Bell Laboratories CMOS dynamic circulating-one shift register
JPH0722425B2 (ja) * 1984-09-21 1995-03-08 株式会社東芝 無線電話装置
JPS61154217A (ja) * 1984-12-26 1986-07-12 Canon Inc 同期信号検出回路
JPS62151053A (ja) * 1985-12-25 1987-07-06 Iwatsu Electric Co Ltd ノイズ除去回路
JPH0691431B2 (ja) * 1987-03-02 1994-11-14 沖電気工業株式会社 フリツプフロツプ回路用クロツク制御回路
JPH0674899B2 (ja) * 1987-07-20 1994-09-21 リンナイ株式会社 厨房家具
US4929850A (en) * 1987-09-17 1990-05-29 Texas Instruments Incorporated Metastable resistant flip-flop
US4985905A (en) * 1988-09-30 1991-01-15 Advanced Micro Devices, Inc. Two phase CMOS shift register bit for optimum power dissipation
US5001374A (en) * 1989-09-08 1991-03-19 Amp Incorporated Digital filter for removing short duration noise

Also Published As

Publication number Publication date
DE4019659A1 (de) 1991-01-10
JPH0324815A (ja) 1991-02-01
DE4019659C2 (ja) 1992-10-22
US5151612A (en) 1992-09-29

Similar Documents

Publication Publication Date Title
JP2653177B2 (ja) 雑音除去回路
US5323066A (en) Method and apparatus for performing power on reset initialization in a data processing system
JP3142657B2 (ja) 内部クロック・スキューの低減した半導体チップ回路
US6246275B1 (en) Multi-phase programmable clock generator
US5517145A (en) CMOS toggle flip-flop using adiabatic switching
US5418486A (en) Universal digital filter for noisy lines
US5936449A (en) Dynamic CMOS register with a self-tracking clock
JPH0795013A (ja) エッジトリガ型フリップフロップ
JPH08330935A (ja) 入出力バッファ回路、出力バッファ回路及びそれらを用いた電子機器
JPH05191228A (ja) 半導体チツプ回路
JPH0683065B2 (ja) 分周回路
US6573755B2 (en) Symmetric differential domino “AND gate”
US4565934A (en) Dynamic clocking system using six clocks to achieve six delays
US6307416B1 (en) Integrated circuit for producing two output clock signals at levels which do not overlap in time
WO2006004705A2 (en) Dynamic-to-static logic converter
JPH01200720A (ja) アナログカウンタ回路
JPH0329873A (ja) モード設定回路
JPH0983317A (ja) 短パルス除去回路
JP3099507B2 (ja) 可変遅延回路
JPH0481118A (ja) 入力回路
JP2864714B2 (ja) エッジ検出回路
JPH066191A (ja) 波形整形回路
JPH01126013A (ja) デューティー・サイクル変換回路
SU1051690A1 (ru) @ -Триггер
JP3122343B2 (ja) Ｃ−ｍｏｓシフトレジスタ