JP3099507B2 - 可変遅延回路 - Google Patents
可変遅延回路Info
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Description
る。より詳細には、本発明は、その伝播遅延時間を変化
させることができる新規な遅延回路の構成に関する。
時間を変化させることができるような手段は特に設けら
れていない。従って、論理ゲートの遅延時間を変化させ
る必要がある場合は、その可変遅延回路の消費電力を絞
ることにより遅延時間を増加させるという方法がとられ
る。
駆動電力を絞って遅延時間を増加させるという従来の方
法によると、消費電力の減少に伴ない可変遅延回路内部
の論理振幅も減少するので、出力信号がノイズに影響さ
れやすくなり、ジッタが増加するという問題があった。
連続的に変化するので、所望の遅延時間を正確に設定で
きなかった。
しつつ遅延時間を正確に変化させることができる新規な
可変遅延回路を提供することをその目的としている。
入力信号を所望の遅延時間だけ保持した後出力する機能
を有する可変遅延回路であって、入力信号を受けるバッ
ファ回路と、一方の入力に該入力信号を受ける複数の排
他的論理和回路と、該複数の排他的論理和回路の出力を
受けて加算する加算回路と、該加算回路の出力と該バッ
ファ回路の出力とを結合する容量とを備え、該排他的論
理和回路の他方の入力には、所定のハイレベルからロー
レベルまでの範囲で遷移する遅延時間制御信号が印加さ
れるように構成されていることを特徴とする可変遅延回
路が提供される。
号と入力信号とを受ける複数の排他的論理和回路と、こ
の排他的論理和回路の出力を加算する加算回路と、加算
回路の出力に一端を接続されたコンデンサとを備えるこ
とをその主要な特徴としている。
いて、排他的論理和回路は、一方の入力に遅延時間制御
信号を受けており、遅延時間制御信号がハイレベルのと
きには入力される入力信号に対してインバータとして機
能する。一方、遅延時間制御信号がハイレベルのときに
は入力された入力信号と同相の信号を出力する。加算回
路は、これらの排他的論理和回路の出力を加算した信号
を出力するので、コンデンサの加算回路側は遅延時間制
御信号に対応した電位となる。このコンデンサの他方の
端部は入力信号を受けるバッファ回路の出力に接続され
ており、バッファ回路の出力する信号は、コンデンサの
他端の電位に対応した充電時間の分だけ遅れて伝播され
る。
は、コンデンサに対する充電時間により遅延時間が決定
され、出力信号の論理振幅は変化しない。従って、遅延
時間の如何にかかわらず変化せず、ジッタの増加等もな
い。
発明に係る可変遅延回路を複数接続して、可変範囲のよ
り大きな可変遅延回路を実現することもできる。更に、
バッファ回路および排他的論理和回路として相補的な出
力を具備したものを使用し、両相回路として構成するこ
ともできる。
に説明するが、以下の開示は本発明の一実施例に過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
的な構成を示す図である。
ッファ回路Bと複数の排他的論理和回路X−1〜X−n
と加算回路AとコンデンサCとから主に構成されてい
る。
論理和回路X−1〜X−nの一方の入力とは、この回路
に対する入力信号を共通に受けている。また、各排他的
論理和回路X−1〜X−nの他方の入力は、各々独立し
てハイレベルまたはローレベルに遷移する遅延時間制御
信号を受けている。一方、各排他的論理和回路X−1〜
X−nの出力は、加算回路Aに入力されており、加算回
路Aの出力はコンデンサCを介してバッファ回路Bの出
力に接続されている。
いて、ハイレベルの遅延時間制御信号を受けた排他的論
理和回路は、他方の入力に受ける入力信号に対してイン
バータとして動作する。一方、ローレベルの遅延時間制
御信号を受けた排他的論理和回路は、他方の入力に受け
る入力信号と同相の信号を出力する。従って、図2に示
すように、加算回路Aの出力は、全遅延時間制御信号に
対応した所定のレベルとなる。バッファ回路Bは、入力
信号と同相の信号を出力するので、コンデンサCの両端
には、ハイレベルの遅延時間制御信号の数に対応した電
位差が生じる。このため、バッファ回路Bの出力信号
は、コンデンサCの充電時間分だけ遅延して伝播する。
しては、適切な遅延時間制御信号により所望の遅延時間
を実現することができる。また、これらの処理に際して
バッファ回路Bの駆動電力は変化しないので、論理振幅
が変化することもない。
FL(Source CoupleFET Logic)構造で両相出力回路
として構成した場合の具体例を示す回路図である。
バッファ回路Bと排他的論理和回路および加算回路の機
能を兼ねた遅延時間制御回路AXと、1対のコンデンサ
C−1、C−2とから構成されており、バッファ回路B
および遅延時間制御回路AXはそれぞれ両相の出力を有
している。
ースを共通に並列に接続された1対のFETQ−1およ
びQ−2から構成されている。入力信号は、FETQ−
1のゲートに接続されており、FETQ−2のゲートに
は所定の参照電圧1が印加されている。従って、入力信
号がハイレベルのときはFETQ−1が導通して、FE
TQ−1のドレインがハイレベルとなる。一方、入力信
号がローレベルのときはFETQ−2が導通して、FE
TQ−2のドレインがハイレベルとなる。
ソースを共通に接続された2対のFETQ−4/Q−5
およびQ−6/Q−7並びにFET群Q−8/Q−9か
ら構成されている。FETQ−4およびQ−7はそれぞ
れゲートに入力信号を受けており、FETQ−5および
Q−6はそれぞれゲートに所定の参照電圧2を受けてい
る。また、FET群Q−8を構成するFETは各々がゲ
ートに遅延時間制御信号IN−1〜IN−nを受けてお
り、FET群Q−9を構成するFETは各々がゲートに
所定の参照電圧3を受けている。
ァ回路Bは単純な増幅器として動作する。一方、遅延時
間制御回路AXは、FET群Q−8およびQ−9を構成
するFETと、2対のFETQ−4/Q−5およびQ−
6/Q−7とによって排他的論理和回路が構成されると
共に、FET群Q−8およびQ−9を構成するFETが
並列けきに接続されているので、加算器としての機能を
備えている。従って、適切な遅延時間制御信号を印加す
ることにより、コンデンサC−1、C−2の両端に電位
差が発生し、バッファ回路Bの出力信号を所望の遅延時
間だけ遅延して伝播させることができる。
は、遅延時間制御信号によりその遅延時間を所与のステ
ップで離散的に正確に変化させることができる。
その遅延時間の如何に関わらず信号の論理振幅が変化し
ないので、遅延時間の変化によってノイズの影響を受け
易くなることがなく、ジッタの増加も防止される。
使用を最小限に止めているので、集積化された電子回路
においても使用し易い。
す図である。
ある。
示す図である。
Claims (1)
- 【請求項1】入力信号を所望の遅延時間だけ保持した後
出力する機能を有する可変遅延回路であって、 入力信号を受けるバッファ回路と、一方の入力に該入力
信号を受ける複数の排他的論理和回路と、該複数の排他
的論理和回路の出力を受けて加算する加算回路と、該加
算回路の出力と該バッファ回路の出力とを結合する容量
とを備え、該排他的論理和回路の他方の入力には、所定
のハイレベルからローレベルまでの範囲で遷移する遅延
時間制御信号が印加されるように構成されていることを
特徴とする可変遅延回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04086039A JP3099507B2 (ja) | 1992-03-09 | 1992-03-09 | 可変遅延回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP04086039A JP3099507B2 (ja) | 1992-03-09 | 1992-03-09 | 可変遅延回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05259810A JPH05259810A (ja) | 1993-10-08 |
JP3099507B2 true JP3099507B2 (ja) | 2000-10-16 |
Family
ID=13875538
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04086039A Expired - Fee Related JP3099507B2 (ja) | 1992-03-09 | 1992-03-09 | 可変遅延回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3099507B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20180119071A (ko) * | 2017-04-24 | 2018-11-01 | 에스케이하이닉스 주식회사 | 전자장치 |
-
1992
- 1992-03-09 JP JP04086039A patent/JP3099507B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05259810A (ja) | 1993-10-08 |
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