JP3962455B2

JP3962455B2 - クロック機構

Info

Publication number: JP3962455B2
Application number: JP24691697A
Authority: JP
Inventors: ジェイプロエブスティングロバート
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 1996-09-12
Filing date: 1997-09-11
Publication date: 2007-08-22
Anticipated expiration: 2017-09-11
Also published as: JPH10214131A; DE69726233D1; KR100487099B1; EP0829963A2; EP0829963A3; US5939919A; KR19980024393A; DE69726233T2; TW359823B; EP0829963B1

Description

【０００１】
【発明の属する技術分野】
本発明は、デジタル回路に係り、より詳細には、デジタル回路のクロック機構に係る。
【０００２】
【従来の技術】
電子産業の主たる争点として低電力の問題が持ち上がっている。従来、マイクロ電子装置の主たる問題は、性能、面積、コスト及び信頼性であり、一般的に、電力は、ある冷却限界を越えるか、又は装置がバッテリ作動式のものである場合のみ重要であった。チップ密度及びクロック速度が高くなり、そして更に多くの装置がポータブル化されそしてバッテリ作動式となるにつれて、消費電力が重要になってきた。
【０００３】
ＣＭＯＳロジック回路における電力消費の主たる成分は、能動的な電力消費である。能動的な電力消費（短絡電流のようなＤＣ及び非容量性電流による作用は無視する）は、電力をＰとし、負荷キャパシタンスをＣとし、電源電圧をＶ_ddとし、そして回路を動作するスイッチング周波数をｆとすれば、Ｐ＝Ｃ＊Ｖ_dd ²＊ｆで計算される。
【０００４】
【発明が解決しようとする課題】
能動的な電力消費は、電源電圧Ｖ_ddの大きさによってほとんど直接的に影響される。従って、デジタルの設計者の間の傾向は、供給電圧を下げることである。しかしながら、供給電圧を下げられる量には限度があるので、この方策に沿ってそれ以上の利益を得ることは困難である。
【０００５】
スイッチング周波数の低下も、能動的電力消費を減少するが、このような減少は、中途半端なもので、装置の動作速度を高める必要を伴う。この問題は、同期式ダイナミック又はスタティックメモリデバイス（ＳＤＲＡＭ又はＳＳＲＡＭ）のような同期式デバイスの使用が増加することにより生じる。これらの同期式デバイスは、デバイスの全ての機能を制御するマスタークロックを使用している。例えば、同期式ＳＲＡＭにおいては、マスタークロックが、データの入力、メモリへの記憶及びメモリからの出力を制御する。周波数の高いマスタークロック信号をデバイス全体にルート指定する必要により能動的電力消費が増加する。しかしながら、この電力消費は、高い動作周波数を得るのに必要な犠牲として一般に受け入れられている。
【０００６】
従って、このようなデバイスでは、高い周波数の動作を許しながら能動的電力消費を減少することが望まれる。
【０００７】
【課題を解決するための手段】
本発明によれば、周波数Ｆの外部クロック信号を使用し、そしてＦより低い周波数（例えば、１／２）の内部マスタークロック信号を発生するクロック機構が提供される。例えば、外部クロックの速度の半分で動作する内部マスタークロック信号が、デバイス全体にわたって、クロック信号を必要とするデバイスの部品（例えば、同期メモリ製品の入力又は出力バッファ）へ送られる。マスタークロック信号の立上り縁及び立下り縁に対応する狭いパルスの流れが、クロック信号を必要とする部品に対して局部的に発生される。この狭いパルスの流れは、周波数Ｆを有する。このように、マスタークロック信号の発生に関連した能動的電力消費は、ほぼ半分に減少され、しかも集積回路は、依然として高い周波数で動作することができる。
【０００８】
本発明の実施形態では、全電力消費の著しい減少を達成しながら、高い周波数で動作を続けることができる。電力消費のこの減少は、外部クロック信号の半分の周波数に等しい低い周波数のマスタークロック信号を発生することにより達成される。この低い周波数のマスタークロック信号が、デバイス全体にわたって送られて、クロックを必要とする回路素子を制御する。これは、内部マスタークロックを駆動する際の電力消費を１／２に減少する。マスタークロックは、チップ内の多数の回路にしばしば送られ、従って、クロック信号の配線に関連したキャパシタンスが顕著なものとなる。この高いキャパシタンスのクロック信号の周波数を１／２にカットすることによりその部分の全電力消費が著しく減少する。
【０００９】
【発明の実施の形態】
本発明の特徴及び効果を充分に理解するために、添付図面を参照して本発明の好ましい実施形態を以下に詳細に説明する。本発明の実施形態は、多数の異なる装置に関連して使用される。１つの特定の実施形態において、本発明の特徴は、参考としてここに取り上げる１９９５年２月１０日出願の「集積回路のデータをパイプライン処理する方法及び装置(Method and Apparatus for Pipelining Data in an Integrated Circuit) 」と題する米国特許出願第０８／３８６，５８１号に開示された同期メモリのような同期メモリデバイスに関連して使用される。図１にはクロック駆動されるデバイス１００が示されている。このクロック駆動されるデバイス１００は、同期メモリデバイスのようなクロック駆動される回路である。
【００１０】
入力クロック信号Φは、デバイスによって受け取られる。例えば、デバイスが２００ＭＨｚの同期メモリデバイスである場合には、入力クロック信号Φは、２００ＭＨｚのクロック信号である。入力クロック信号Φは、分周器９０に入力され、1/2 Φ、即ち入力クロック信号の半分の周波数に等しい減少周波数のクロック信号が発生される。入力クロック信号Φをバッファしそしてルート指定するのではなく、この減少周波数のクロック信号1/2 Φがデバイス全体にわたって送られることにより、内部クロックバッファ回路の電力消費が減少される。
【００１１】
しかしながら、クロック周波数を単に半分にすると、デバイスの動作が低速になる。本発明の実施形態によれば、マスタークロック信号Φの立上り縁及び立下り縁に対応するクロックパルスが必要に応じて形成される。更に、図１を参照すると、複数のクロック回路１０４ａ−ｎがクロック駆動されるデバイス１００に設けられる。これらのクロック回路１０４は、パルス流を発生するのに使用される。パルス流は、減少周波数のクロック信号1/2 Φから発生され、マスタークロック信号Φの立上り縁及び立下り縁に対応する。従って、パルス流は、回路素子（即ちサブ回路）１５０ａ−ｎを制御するのに使用される。回路素子１５０ａ−ｎは、クロック制御を必要とする素子、例えば、データ入力又は出力バッファである。
【００１２】
１つの特定の実施形態において、各クロック回路１０４は、減少周波数のマスタークロック信号1/2 Φを受け取る。減少周波数のクロック信号の立上り縁は、ナンドゲート１２４から狭い負のパルス（例えば、その巾がインバータ１１８、１２０、１２２の合成遅延にほぼ等しい）を発生させる。この狭い負のパルスはノードＹにおいてＰＭＯＳトランジスタ１２６をターンオンし、ノードＺに正の遷移を形成し、インバータ１３８及び１４０で形成されたラッチの弱い（即ち、小さなデバイスサイズの）インバータ１４０を過剰付勢する。ノードＺの正の遷移は、インバータ１２８の出力に負の遷移を、インバータ１３０の出力に正の遷移を、インバータ１３２の出力に負の遷移をそしてインバータ１３４の出力及びトランジスタ１３６のゲートに正の遷移を生じさせる。ＮＭＯＳトランジスタ１３６のゲートの正の遷移は、ノードＺを低レベルへと引っ張り、弱いインバータ１４０を再び過剰付勢する。これは、３つのインバータ分の遅延巾のみであったノードＹ（又はノードＸ）の負のパルスによりノードＺが高レベルに引っ張られた４つのインバータ分の遅延の後に生じることに注意されたい。それ故、ＰＭＯＳトランジスタ１２６（又は１１６）は、ノードＺが接地へと引っ張られる前にオフになる。ノードＺが接地へと引っ張られた４つのインバータ分の遅延の後、トランジスタ１３６がオフになり、ノードＺを再び高レベルに引っ張ることができる。ノードＺの正のパルスは、インバータ１３８及び１４２にバッファされ、回路素子１５０に正のパルスを駆動する。同様に、減少周波数のクロック信号1/2 Φの立下り縁は、ナンドゲート１１４からノードＸに負のパルスを発生させ、これは、短時間でＰＭＯＳトランジスタ１１６をターンオンし、ノードＺに正の遷移を発生させ、これも、ＮＭＯＳトランジスタ１３６により終端される。この事象シーケンスが図２のタイミング図に示されている。
【００１３】
従って、高い周波数のマスタークロック信号Φをクロック駆動されるデバイス１００の全体に分配する必要性を回避することにより電力消費が減少される。むしろ、減少周波数のクロック信号1/2 Φがデバイス全体に分配される。次いで、減少周波数のクロック信号1/2 Φは、このマスタークロック信号1/2 Φの立上り縁及び立下り縁に対応するパルス流であって、ひいては、入力クロック信号Φの立上り縁に対応するパルス流を発生するのに使用される。このパルス流は、マスタークロック制御を必要とするクロック駆動されるデバイスの部品を制御する。その結果、クロック駆動されるデバイスを高い周波数において減少レベルの能動的電力消費で動作して、内部バッファされるクロック信号を発生することができる。
【００１４】
当業者に明らかなように、本発明は、その精神又は本質的な特徴から逸脱せずに他の特定の形態でも実施することができる。例えば、更に別の特定の実施形態では、本発明の特徴を用いて、同期メモリデバイスを通るデータの流れを制御することができる。減少周波数のクロック信号1/2 Φの遅延形態を使用し、参考としてここに取り上げる上記米国特許出願第０８／３８６，５８１号に開示されたデバイスのような同期メモリデバイスにおいてパイプライン処理の目的でデータを異なるラッチへ操向することができる。本発明の技術は、データの第１の断片が全データ経路に非同期で伝播する前に、データの第２の断片が同じデータ経路に伝播し始めるような２深度のパイプラインに特に適している。データの各断片は、次いで、記憶ユニット（又はラッチ）へ操向され、そして出力として適当に選択される。
【００１５】
図３は、本発明のクロック技術の効果を取り入れた２深度パイプラインを有するシステムのためのデータ操向の簡単な例を示す。このシステムは、第１のデータを記憶ユニットＤ１（３０２）へそして第２のデータを第２の記憶ユニットＤ２（３０４）へ操向するデータ操向回路３００を備えている。第３のデータも、記憶ユニットＤ１（３０２）へ操向される。操向のタイミングは、遅延ブロック３１６で遅延された内部マスタークロック信号1/2 Φによって制御される。タイミング及び遅延要件の詳細は、参考としてここに取り上げる上記米国特許出願第０８／３８６，５８１号に開示されている。例えば、送信ゲート３０６及び３０８で形成された選択素子は、Ｄ１（３０２）からのデータ又はＤ２（３０４）からのデータを各々出力バッファ３１０に選択的に接続する。送信ゲート３０６及び３０８は、1/2 Φマスタークロック及びその逆信号（インバータ３１４で発生された）により制御される。この例では、1/2 Φマスタークロックの正の遷移は第１のデータを出力バッファ３１０へ操向し、そして負の遷移は第２のデータを出力バッファ３１０へ操向する。これは、メモリデバイスを制御するのに必要な回路を減少し、ひいては、電力消費を更に減少する。
【００１６】
結論として、本発明は、周波数Ｆの外部クロック信号を内部で半分に分割し、1/2 Ｆに等しい内部マスタークロック信号を発生するクロック機構を提供する。外部クロックの速度の半分で作用する内部マスタークロック信号は、デバイス全体にわたって、クロック信号を必要とするデバイスの部品（例えば、同期メモリ製品の入力又は出力バッファ）へルート指定される。このマスタークロック信号の立上り縁及び立下り縁に対応する狭いパルスの流れが、その全周波数のクロック信号を必要とする部品に対して局部的に発生される。本発明の特定の実施形態を以上に完全に説明したが、種々の変形、修正及び置き換えが可能である。例えば、内部マスタークロックはバッファされてもよいし、又は種々のローカルのクロック駆動されるサブ回路に到達する前に他の回路に通されてもよい。即ち、図１を参照して述べた特定の実施形態は、各ローカルクロック回路を駆動する同じマスタークロック信号を示すが、全く同じ内部マスタークロック信号以外のものであって、内部マスタークロック信号と同じ周波数を有するようなクロック信号を、集積回路内の種々の位置へルート指定することができる。それ故、本発明の範囲は、上記の実施形態に限定されるものではなく、特許請求の範囲のみにより限定されるものとする。
【図面の簡単な説明】
【図１】本発明の１つの実施形態によりクロックパルスを発生する回路を示す回路図である。
【図２】図１に基づいて発生されたクロックパルスの作用を示すタイミング図である。
【図３】本発明のクロック機構を用いたパイプライン回路を示す図である。
【符号の説明】
９０分周器
１００クロック駆動されるデバイス
１０４クロック回路
１１４、１２４ナンドゲート
１１６、１２６ＰＭＯＳトランジスタ
１３６ＮＭＯＳトランジスタ
１３８、１４０、１４２インバータ
１５０回路素子

Claims

クロック駆動される複数のサブ回路を有する集積回路内においてクロック信号を発生するための方法において、
周波数Ｆの外部クロック信号を受け取り；
上記外部クロック信号から、Ｆより低い周波数の内部マスタークロック信号を発生し；
上記内部マスタークロック信号又はそこから導出された信号を、上記集積回路内の上記クロック駆動される複数のサブ回路の各々へ送り；
上記内部マスタークロック信号又はそこから導出された信号から、周波数Ｆのローカルクロック信号を発生し；そして
上記ローカルクロック信号を上記クロック駆動される複数のサブ回路の各々に付与する；
という段階を備えたことを特徴とする方法。
上記外部クロック信号から内部マスタークロック信号を発生する上記段階は、1/2 Ｆに等しい周波数の内部クロック信号を発生する請求項１に記載の方法。
上記クロック駆動される複数のサブ回路の各々の位置においてローカルクロック信号を発生する上記段階は、上記内部マスタークロック信号の立上り縁及び立下り縁に対応する複数の巾狭のパルスを発生する段階を備え、これら複数の巾狭のパルスは、周波数Ｆを有する請求項２に記載の方法。
上記集積回路にパイプライン形態で第１データ及び第２データを伝播し；
上記マスタークロック信号の第１の縁に応答して上記第１データを出力へ操向し；そして
上記マスタークロック信号の上記第１の縁とは逆の第２の縁に応答して上記第２データを上記出力へ操向する；
という段階を更に備えた請求項２に記載の方法。
周波数Ｆの外部クロック信号を受け取るよう接続された入力を有し、そしてＦより低い周波数の内部マスタークロックを出力に発生する分周器と；
上記分周器の出力に接続され、上記内部マスタークロックを回路にわたって分配する回路ネットワークと；
クロック入力を各々有するクロック駆動される複数のサブ回路と；
上記回路ネットワークに接続されて、上記内部マスタークロック又はそこから導出されたクロック信号を受け取る入力と、上記クロック駆動される複数のサブ回路の各々のクロック入力に接続された出力とを各々有する複数のクロック回路とを備え；
上記複数のクロック回路は、それらの各出力に、Ｆに等しい周波数のクロック信号を発生することを特徴とするクロック駆動される回路。
上記内部マスタークロックは、Ｆの半分に等しい周波数を有する請求項５に記載のクロック駆動される回路。
上記複数のクロック回路の各々は、
上記内部マスタークロックに接続された入力を有し、そして上記内部マスタークロック信号の各立上り縁にパルスを発生する第１のパルス発生回路と；
上記内部マスタークロックに接続された入力を有し、そして上記内部マスタークロック信号の各立下り縁にパルスを発生する第２のパルス発生回路と；
上記第１パルス発生回路の出力を上記第２パルス発生回路の出力と合成するための合成回路であって、Ｆに等しい周波数の信号を出力に発生する合成回路とを備えた請求項６に記載のクロック駆動される回路。
上記クロック駆動される回路は、同期メモリ回路を含む請求項７に記載のクロック駆動される回路。
データをパイプライン形態で伝播するパイプライン式データ経路と；
上記データ経路に接続された操向回路と；
上記操向回路に接続された第１及び第２のデータ記憶ユニットと；
上記第１及び第２データ記憶ユニットに接続されたデータ選択回路であって、上記内部マスタークロックの立上り縁及び立下り縁に応答して、上記第１及び第２の記憶ユニットに記憶されたデータを各々接続するデータ選択回路とを更に備えた請求項８に記載のクロック駆動される回路。
上記データ選択回路は、
上記第１のデータ記憶ユニットの出力を回路出力に接続する第１の送信ゲートと、
上記第２のデータ記憶ユニットの出力を回路出力に接続する第２の送信ゲートとを備え、
上記第１の送信ゲートは、上記内部マスタークロックの第１の縁に応答して導通し、そして上記第２の送信ゲートは、上記内部マスタークロック信号の上記第１の縁とは逆の第２の縁に応答して導通する請求項９に記載のクロック駆動される回路。