JPH10214131A - クロック機構 - Google Patents
クロック機構Info
- Publication number
- JPH10214131A JPH10214131A JP9246916A JP24691697A JPH10214131A JP H10214131 A JPH10214131 A JP H10214131A JP 9246916 A JP9246916 A JP 9246916A JP 24691697 A JP24691697 A JP 24691697A JP H10214131 A JPH10214131 A JP H10214131A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- circuit
- clock
- master clock
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Nonlinear Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 高い周波数で動作しながらデジタル回路の電
力消費を減少する方法を提供する。 【解決手段】 周波数Ｆの外部クロック信号を使用し、
そしてＦより低い周波数（例えば、１／２）の内部マス
タークロック信号を発生するクロック機構が提供され
る。外部クロックの速度の半分で作用する内部マスター
クロック信号は、デバイス全体にわたり、クロック信号
を必要とするデバイス（例えば、同期メモリ製品の入力
又は出力バッファ）へとルート指定される。この内部マ
スタークロック信号の立上り縁及び立下り縁に対応する
狭いパルスの流れが、全周波数のクロック信号を必要と
する部品に対して局部的に発生される。この狭いパルス
の流れは、周波数Ｆを有する。
力消費を減少する方法を提供する。 【解決手段】 周波数Ｆの外部クロック信号を使用し、
そしてＦより低い周波数（例えば、１／２）の内部マス
タークロック信号を発生するクロック機構が提供され
る。外部クロックの速度の半分で作用する内部マスター
クロック信号は、デバイス全体にわたり、クロック信号
を必要とするデバイス（例えば、同期メモリ製品の入力
又は出力バッファ）へとルート指定される。この内部マ
スタークロック信号の立上り縁及び立下り縁に対応する
狭いパルスの流れが、全周波数のクロック信号を必要と
する部品に対して局部的に発生される。この狭いパルス
の流れは、周波数Ｆを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル回路に係
り、より詳細には、デジタル回路のクロック機構に係
る。
り、より詳細には、デジタル回路のクロック機構に係
る。
【０００２】
【従来の技術】電子産業の主たる争点として低電力の問
題が持ち上がっている。従来、マイクロ電子装置の主た
る問題は、性能、面積、コスト及び信頼性であり、一般
的に、電力は、ある冷却限界を越えるか、又は装置がバ
ッテリ作動式のものである場合のみ重要であった。チッ
プ密度及びクロック速度が高くなり、そして更に多くの
装置がポータブル化されそしてバッテリ作動式となるに
つれて、消費電力が重要になってきた。
題が持ち上がっている。従来、マイクロ電子装置の主た
る問題は、性能、面積、コスト及び信頼性であり、一般
的に、電力は、ある冷却限界を越えるか、又は装置がバ
ッテリ作動式のものである場合のみ重要であった。チッ
プ密度及びクロック速度が高くなり、そして更に多くの
装置がポータブル化されそしてバッテリ作動式となるに
つれて、消費電力が重要になってきた。
【０００３】ＣＭＯＳロジック回路における電力消費の
主たる成分は、能動的な電力消費である。能動的な電力
消費（短絡電流のようなＤＣ及び非容量性電流による作
用は無視する）は、電力をＰとし、負荷キャパシタンス
をＣとし、電源電圧をＶddとし、そして回路を動作する
スイッチング周波数をｆとすれば、Ｐ＝Ｃ＊Ｖdd 2 ＊ｆ
で計算される。
主たる成分は、能動的な電力消費である。能動的な電力
消費（短絡電流のようなＤＣ及び非容量性電流による作
用は無視する）は、電力をＰとし、負荷キャパシタンス
をＣとし、電源電圧をＶddとし、そして回路を動作する
スイッチング周波数をｆとすれば、Ｐ＝Ｃ＊Ｖdd 2 ＊ｆ
で計算される。
【０００４】
【発明が解決しようとする課題】能動的な電力消費は、
電源電圧Ｖddの大きさによってほとんど直接的に影響さ
れる。従って、デジタルの設計者の間の傾向は、供給電
圧を下げることである。しかしながら、供給電圧を下げ
られる量には限度があるので、この方策に沿ってそれ以
上の利益を得ることは困難である。
電源電圧Ｖddの大きさによってほとんど直接的に影響さ
れる。従って、デジタルの設計者の間の傾向は、供給電
圧を下げることである。しかしながら、供給電圧を下げ
られる量には限度があるので、この方策に沿ってそれ以
上の利益を得ることは困難である。
【０００５】スイッチング周波数の低下も、能動的電力
消費を減少するが、このような減少は、中途半端なもの
で、装置の動作速度を高める必要を伴う。この問題は、
同期式ダイナミック又はスタティックメモリデバイス
（ＳＤＲＡＭ又はＳＳＲＡＭ）のような同期式デバイス
の使用が増加することにより生じる。これらの同期式デ
バイスは、デバイスの全ての機能を制御するマスターク
ロックを使用している。例えば、同期式ＳＲＡＭにおい
ては、マスタークロックが、データの入力、メモリへの
記憶及びメモリからの出力を制御する。周波数の高いマ
スタークロック信号をデバイス全体にルート指定する必
要により能動的電力消費が増加する。しかしながら、こ
の電力消費は、高い動作周波数を得るのに必要な犠牲と
して一般に受け入れられている。
消費を減少するが、このような減少は、中途半端なもの
で、装置の動作速度を高める必要を伴う。この問題は、
同期式ダイナミック又はスタティックメモリデバイス
（ＳＤＲＡＭ又はＳＳＲＡＭ）のような同期式デバイス
の使用が増加することにより生じる。これらの同期式デ
バイスは、デバイスの全ての機能を制御するマスターク
ロックを使用している。例えば、同期式ＳＲＡＭにおい
ては、マスタークロックが、データの入力、メモリへの
記憶及びメモリからの出力を制御する。周波数の高いマ
スタークロック信号をデバイス全体にルート指定する必
要により能動的電力消費が増加する。しかしながら、こ
の電力消費は、高い動作周波数を得るのに必要な犠牲と
して一般に受け入れられている。
【０００６】従って、このようなデバイスでは、高い周
波数の動作を許しながら能動的電力消費を減少すること
が望まれる。
波数の動作を許しながら能動的電力消費を減少すること
が望まれる。
【０００７】
【課題を解決するための手段】本発明によれば、周波数
Ｆの外部クロック信号を使用し、そしてＦより低い周波
数（例えば、１／２）の内部マスタークロック信号を発
生するクロック機構が提供される。例えば、外部クロッ
クの速度の半分で動作する内部マスタークロック信号
が、デバイス全体にわたって、クロック信号を必要とす
るデバイスの部品（例えば、同期メモリ製品の入力又は
出力バッファ）へ送られる。マスタークロック信号の立
上り縁及び立下り縁に対応する狭いパルスの流れが、ク
ロック信号を必要とする部品に対して局部的に発生され
る。この狭いパルスの流れは、周波数Ｆを有する。この
ように、マスタークロック信号の発生に関連した能動的
電力消費は、ほぼ半分に減少され、しかも集積回路は、
依然として高い周波数で動作することができる。
Ｆの外部クロック信号を使用し、そしてＦより低い周波
数（例えば、１／２）の内部マスタークロック信号を発
生するクロック機構が提供される。例えば、外部クロッ
クの速度の半分で動作する内部マスタークロック信号
が、デバイス全体にわたって、クロック信号を必要とす
るデバイスの部品（例えば、同期メモリ製品の入力又は
出力バッファ）へ送られる。マスタークロック信号の立
上り縁及び立下り縁に対応する狭いパルスの流れが、ク
ロック信号を必要とする部品に対して局部的に発生され
る。この狭いパルスの流れは、周波数Ｆを有する。この
ように、マスタークロック信号の発生に関連した能動的
電力消費は、ほぼ半分に減少され、しかも集積回路は、
依然として高い周波数で動作することができる。
【０００８】本発明の実施形態では、全電力消費の著し
い減少を達成しながら、高い周波数で動作を続けること
ができる。電力消費のこの減少は、外部クロック信号の
半分の周波数に等しい低い周波数のマスタークロック信
号を発生することにより達成される。この低い周波数の
マスタークロック信号が、デバイス全体にわたって送ら
れて、クロックを必要とする回路素子を制御する。これ
は、内部マスタークロックを駆動する際の電力消費を１
／２に減少する。マスタークロックは、チップ内の多数
の回路にしばしば送られ、従って、クロック信号の配線
に関連したキャパシタンスが顕著なものとなる。この高
いキャパシタンスのクロック信号の周波数を１／２にカ
ットすることによりその部分の全電力消費が著しく減少
する。
い減少を達成しながら、高い周波数で動作を続けること
ができる。電力消費のこの減少は、外部クロック信号の
半分の周波数に等しい低い周波数のマスタークロック信
号を発生することにより達成される。この低い周波数の
マスタークロック信号が、デバイス全体にわたって送ら
れて、クロックを必要とする回路素子を制御する。これ
は、内部マスタークロックを駆動する際の電力消費を１
／２に減少する。マスタークロックは、チップ内の多数
の回路にしばしば送られ、従って、クロック信号の配線
に関連したキャパシタンスが顕著なものとなる。この高
いキャパシタンスのクロック信号の周波数を１／２にカ
ットすることによりその部分の全電力消費が著しく減少
する。
【０００９】
【発明の実施の形態】本発明の特徴及び効果を充分に理
解するために、添付図面を参照して本発明の好ましい実
施形態を以下に詳細に説明する。本発明の実施形態は、
多数の異なる装置に関連して使用される。１つの特定の
実施形態において、本発明の特徴は、参考としてここに
取り上げる１９９５年２月１０日出願の「集積回路のデ
ータをパイプライン処理する方法及び装置(Method and
Apparatus for Pipelining Data in an Integrated Cir
cuit) 」と題する米国特許出願第０８／３８６，５８１
号に開示された同期メモリのような同期メモリデバイス
に関連して使用される。図１にはクロック駆動されるデ
バイス１００が示されている。このクロック駆動される
デバイス１００は、同期メモリデバイスのようなクロッ
ク駆動される回路である。
解するために、添付図面を参照して本発明の好ましい実
施形態を以下に詳細に説明する。本発明の実施形態は、
多数の異なる装置に関連して使用される。１つの特定の
実施形態において、本発明の特徴は、参考としてここに
取り上げる１９９５年２月１０日出願の「集積回路のデ
ータをパイプライン処理する方法及び装置(Method and
Apparatus for Pipelining Data in an Integrated Cir
cuit) 」と題する米国特許出願第０８／３８６，５８１
号に開示された同期メモリのような同期メモリデバイス
に関連して使用される。図１にはクロック駆動されるデ
バイス１００が示されている。このクロック駆動される
デバイス１００は、同期メモリデバイスのようなクロッ
ク駆動される回路である。
【００１０】入力クロック信号Φは、デバイスによって
受け取られる。例えば、デバイスが２００ＭＨｚの同期
メモリデバイスである場合には、入力クロック信号Φ
は、２００ＭＨｚのクロック信号である。入力クロック
信号Φは、周波数分割器９０に入力され、1/2 Φ、即ち
入力クロック信号の半分の周波数に等しい減少周波数の
クロック信号が発生される。入力クロック信号Φをバッ
ファしそしてルート指定するのではなく、この減少周波
数のクロック信号1/2 Φがデバイス全体にわたって送ら
れることにより、内部クロックバッファ回路の電力消費
が減少される。
受け取られる。例えば、デバイスが２００ＭＨｚの同期
メモリデバイスである場合には、入力クロック信号Φ
は、２００ＭＨｚのクロック信号である。入力クロック
信号Φは、周波数分割器９０に入力され、1/2 Φ、即ち
入力クロック信号の半分の周波数に等しい減少周波数の
クロック信号が発生される。入力クロック信号Φをバッ
ファしそしてルート指定するのではなく、この減少周波
数のクロック信号1/2 Φがデバイス全体にわたって送ら
れることにより、内部クロックバッファ回路の電力消費
が減少される。
【００１１】しかしながら、クロック周波数を単に半分
にすると、デバイスの動作が低速になる。本発明の実施
形態によれば、マスタークロック信号Φの立上り縁及び
立下り縁に対応するクロックパルスが必要に応じて形成
される。更に、図１を参照すると、複数のクロック回路
１０４ａ−ｎがクロック駆動されるデバイス１００に設
けられる。これらのクロック回路１０４は、パルス流を
発生するのに使用される。パルス流は、減少周波数のク
ロック信号1/2 Φから発生され、マスタークロック信号
Φの立上り縁及び立下り縁に対応する。従って、パルス
流は、回路素子（即ちサブ回路）１５０ａ−ｎを制御す
るのに使用される。回路素子１５０ａ−ｎは、クロック
制御を必要とする素子、例えば、データ入力又は出力バ
ッファである。
にすると、デバイスの動作が低速になる。本発明の実施
形態によれば、マスタークロック信号Φの立上り縁及び
立下り縁に対応するクロックパルスが必要に応じて形成
される。更に、図１を参照すると、複数のクロック回路
１０４ａ−ｎがクロック駆動されるデバイス１００に設
けられる。これらのクロック回路１０４は、パルス流を
発生するのに使用される。パルス流は、減少周波数のク
ロック信号1/2 Φから発生され、マスタークロック信号
Φの立上り縁及び立下り縁に対応する。従って、パルス
流は、回路素子（即ちサブ回路）１５０ａ−ｎを制御す
るのに使用される。回路素子１５０ａ−ｎは、クロック
制御を必要とする素子、例えば、データ入力又は出力バ
ッファである。
【００１２】１つの特定の実施形態において、各クロッ
ク回路１０４は、減少周波数のマスタークロック信号1/
2 Φを受け取る。減少周波数のクロック信号の立上り縁
は、ナンドゲート１２４から狭い負のパルス（例えば、
その巾がインバータ１１８、１２０、１２２の合成遅延
にほぼ等しい）を発生させる。この狭い負のパルスはノ
ードＹにおいてＰＭＯＳトランジスタ１２６をターンオ
ンし、ノードＺに正の遷移を形成し、インバータ１３８
及び１４０で形成されたラッチの弱い（即ち、小さなデ
バイスサイズの）インバータ１４０を過剰付勢する。ノ
ードＺの正の遷移は、インバータ１２８の出力に負の遷
移を、インバータ１３０の出力に正の遷移を、インバー
タ１３２の出力に負の遷移をそしてインバータ１３４の
出力及びトランジスタ１３６のゲートに正の遷移を生じ
させる。ＮＭＯＳトランジスタ１３６のゲートの正の遷
移は、ノードＺを低レベルへと引っ張り、弱いインバー
タ１４０を再び過剰付勢する。これは、３つのインバー
タ分の遅延巾のみであったノードＹ（又はノードＸ）の
負のパルスによりノードＺが高レベルに引っ張られた４
つのインバータ分の遅延の後に生じることに注意された
い。それ故、ＰＭＯＳトランジスタ１２６（又は１１
６）は、ノードＺが接地へと引っ張られる前にオフにな
る。ノードＺが接地へと引っ張られた４つのインバータ
分の遅延の後、トランジスタ１３６がオフになり、ノー
ドＺを再び高レベルに引っ張ることができる。ノードＺ
の正のパルスは、インバータ１３８及び１４２にバッフ
ァされ、回路素子１５０に正のパルスを駆動する。同様
に、減少周波数のクロック信号1/2 Φの立下り縁は、ナ
ンドゲート１１４からノードＸに負のパルスを発生さ
せ、これは、短時間でＰＭＯＳトランジスタ１１６をタ
ーンオンし、ノードＺに正の遷移を発生させ、これも、
ＮＭＯＳトランジスタ１３６により終端される。この事
象シーケンスが図２のタイミング図に示されている。
ク回路１０４は、減少周波数のマスタークロック信号1/
2 Φを受け取る。減少周波数のクロック信号の立上り縁
は、ナンドゲート１２４から狭い負のパルス（例えば、
その巾がインバータ１１８、１２０、１２２の合成遅延
にほぼ等しい）を発生させる。この狭い負のパルスはノ
ードＹにおいてＰＭＯＳトランジスタ１２６をターンオ
ンし、ノードＺに正の遷移を形成し、インバータ１３８
及び１４０で形成されたラッチの弱い（即ち、小さなデ
バイスサイズの）インバータ１４０を過剰付勢する。ノ
ードＺの正の遷移は、インバータ１２８の出力に負の遷
移を、インバータ１３０の出力に正の遷移を、インバー
タ１３２の出力に負の遷移をそしてインバータ１３４の
出力及びトランジスタ１３６のゲートに正の遷移を生じ
させる。ＮＭＯＳトランジスタ１３６のゲートの正の遷
移は、ノードＺを低レベルへと引っ張り、弱いインバー
タ１４０を再び過剰付勢する。これは、３つのインバー
タ分の遅延巾のみであったノードＹ（又はノードＸ）の
負のパルスによりノードＺが高レベルに引っ張られた４
つのインバータ分の遅延の後に生じることに注意された
い。それ故、ＰＭＯＳトランジスタ１２６（又は１１
６）は、ノードＺが接地へと引っ張られる前にオフにな
る。ノードＺが接地へと引っ張られた４つのインバータ
分の遅延の後、トランジスタ１３６がオフになり、ノー
ドＺを再び高レベルに引っ張ることができる。ノードＺ
の正のパルスは、インバータ１３８及び１４２にバッフ
ァされ、回路素子１５０に正のパルスを駆動する。同様
に、減少周波数のクロック信号1/2 Φの立下り縁は、ナ
ンドゲート１１４からノードＸに負のパルスを発生さ
せ、これは、短時間でＰＭＯＳトランジスタ１１６をタ
ーンオンし、ノードＺに正の遷移を発生させ、これも、
ＮＭＯＳトランジスタ１３６により終端される。この事
象シーケンスが図２のタイミング図に示されている。
【００１３】従って、高い周波数のマスタークロック信
号Φをクロック駆動されるデバイス１００の全体に分配
する必要性を回避することにより電力消費が減少され
る。むしろ、減少周波数のクロック信号1/2 Φがデバイ
ス全体に分配される。次いで、減少周波数のクロック信
号1/2 Φは、このマスタークロック信号1/2 Φの立上り
縁及び立下り縁に対応するパルス流であって、ひいて
は、入力クロック信号Φの立上り縁に対応するパルス流
を発生するのに使用される。このパルス流は、マスター
クロック制御を必要とするクロック駆動されるデバイス
の部品を制御する。その結果、クロック駆動されるデバ
イスを高い周波数において減少レベルの能動的電力消費
で動作して、内部バッファされるクロック信号を発生す
ることができる。
号Φをクロック駆動されるデバイス１００の全体に分配
する必要性を回避することにより電力消費が減少され
る。むしろ、減少周波数のクロック信号1/2 Φがデバイ
ス全体に分配される。次いで、減少周波数のクロック信
号1/2 Φは、このマスタークロック信号1/2 Φの立上り
縁及び立下り縁に対応するパルス流であって、ひいて
は、入力クロック信号Φの立上り縁に対応するパルス流
を発生するのに使用される。このパルス流は、マスター
クロック制御を必要とするクロック駆動されるデバイス
の部品を制御する。その結果、クロック駆動されるデバ
イスを高い周波数において減少レベルの能動的電力消費
で動作して、内部バッファされるクロック信号を発生す
ることができる。
【００１４】当業者に明らかなように、本発明は、その
精神又は本質的な特徴から逸脱せずに他の特定の形態で
も実施することができる。例えば、更に別の特定の実施
形態では、本発明の特徴を用いて、同期メモリデバイス
を通るデータの流れを制御することができる。減少周波
数のクロック信号1/2 Φの遅延形態を使用し、参考とし
てここに取り上げる上記米国特許出願第０８／３８６，
５８１号に開示されたデバイスのような同期メモリデバ
イスにおいてパイプライン処理の目的でデータを異なる
ラッチへ操向することができる。本発明の技術は、デー
タの第１の断片が全データ経路に非同期で伝播する前
に、データの第２の断片が同じデータ経路に伝播し始め
るような２深度のパイプラインに特に適している。デー
タの各断片は、次いで、記憶ユニット（又はラッチ）へ
操向され、そして出力として適当に選択される。
精神又は本質的な特徴から逸脱せずに他の特定の形態で
も実施することができる。例えば、更に別の特定の実施
形態では、本発明の特徴を用いて、同期メモリデバイス
を通るデータの流れを制御することができる。減少周波
数のクロック信号1/2 Φの遅延形態を使用し、参考とし
てここに取り上げる上記米国特許出願第０８／３８６，
５８１号に開示されたデバイスのような同期メモリデバ
イスにおいてパイプライン処理の目的でデータを異なる
ラッチへ操向することができる。本発明の技術は、デー
タの第１の断片が全データ経路に非同期で伝播する前
に、データの第２の断片が同じデータ経路に伝播し始め
るような２深度のパイプラインに特に適している。デー
タの各断片は、次いで、記憶ユニット（又はラッチ）へ
操向され、そして出力として適当に選択される。
【００１５】図３は、本発明のクロック技術の効果を取
り入れた２深度パイプラインを有するシステムのための
データ操向の簡単な例を示す。このシステムは、第１の
データを記憶ユニットＤ１（３０２）へそして第２のデ
ータを第２の記憶ユニットＤ２（３０４）へ操向するデ
ータ操向回路３００を備えている。第３のデータも、記
憶ユニットＤ１（３０２）へ操向される。操向のタイミ
ングは、遅延ブロック３１６で遅延された内部マスター
クロック信号1/2 Φによって制御される。タイミング及
び遅延要件の詳細は、参考としてここに取り上げる上記
米国特許出願第０８／３８６，５８１号に開示されてい
る。例えば、送信ゲート３０６及び３０８で形成された
選択素子は、Ｄ１（３０２）からのデータ又はＤ２（３
０４）からのデータを各々出力バッファ３１０に選択的
に接続する。送信ゲート３０６及び３０８は、1/2 Φマ
スタークロック及びその逆信号（インバータ３１４で発
生された）により制御される。この例では、1/2 Φマス
タークロックの正の遷移は第１のデータを出力バッファ
３１０へ操向し、そして負の遷移は第２のデータを出力
バッファ３１０へ操向する。これは、メモリデバイスを
制御するのに必要な回路を減少し、ひいては、電力消費
を更に減少する。
り入れた２深度パイプラインを有するシステムのための
データ操向の簡単な例を示す。このシステムは、第１の
データを記憶ユニットＤ１（３０２）へそして第２のデ
ータを第２の記憶ユニットＤ２（３０４）へ操向するデ
ータ操向回路３００を備えている。第３のデータも、記
憶ユニットＤ１（３０２）へ操向される。操向のタイミ
ングは、遅延ブロック３１６で遅延された内部マスター
クロック信号1/2 Φによって制御される。タイミング及
び遅延要件の詳細は、参考としてここに取り上げる上記
米国特許出願第０８／３８６，５８１号に開示されてい
る。例えば、送信ゲート３０６及び３０８で形成された
選択素子は、Ｄ１（３０２）からのデータ又はＤ２（３
０４）からのデータを各々出力バッファ３１０に選択的
に接続する。送信ゲート３０６及び３０８は、1/2 Φマ
スタークロック及びその逆信号（インバータ３１４で発
生された）により制御される。この例では、1/2 Φマス
タークロックの正の遷移は第１のデータを出力バッファ
３１０へ操向し、そして負の遷移は第２のデータを出力
バッファ３１０へ操向する。これは、メモリデバイスを
制御するのに必要な回路を減少し、ひいては、電力消費
を更に減少する。
【００１６】結論として、本発明は、周波数Ｆの外部ク
ロック信号を内部で半分に分割し、1/2 Ｆに等しい内部
マスタークロック信号を発生するクロック機構を提供す
る。外部クロックの速度の半分で作用する内部マスター
クロック信号は、デバイス全体にわたって、クロック信
号を必要とするデバイスの部品（例えば、同期メモリ製
品の入力又は出力バッファ）へルート指定される。この
マスタークロック信号の立上り縁及び立下り縁に対応す
る狭いパルスの流れが、その全周波数のクロック信号を
必要とする部品に対して局部的に発生される。本発明の
特定の実施形態を以上に完全に説明したが、種々の変
形、修正及び置き換えが可能である。例えば、内部マス
タークロックはバッファされてもよいし、又は種々のロ
ーカルのクロック駆動されるサブ回路に到達する前に他
の回路に通されてもよい。即ち、図１を参照して述べた
特定の実施形態は、各ローカルクロック回路を駆動する
同じマスタークロック信号を示すが、全く同じ内部マス
タークロック信号以外のものであって、内部マスターク
ロック信号と同じ周波数を有するようなクロック信号
を、集積回路内の種々の位置へルート指定することがで
きる。それ故、本発明の範囲は、上記の実施形態に限定
されるものではなく、特許請求の範囲のみにより限定さ
れるものとする。
ロック信号を内部で半分に分割し、1/2 Ｆに等しい内部
マスタークロック信号を発生するクロック機構を提供す
る。外部クロックの速度の半分で作用する内部マスター
クロック信号は、デバイス全体にわたって、クロック信
号を必要とするデバイスの部品（例えば、同期メモリ製
品の入力又は出力バッファ）へルート指定される。この
マスタークロック信号の立上り縁及び立下り縁に対応す
る狭いパルスの流れが、その全周波数のクロック信号を
必要とする部品に対して局部的に発生される。本発明の
特定の実施形態を以上に完全に説明したが、種々の変
形、修正及び置き換えが可能である。例えば、内部マス
タークロックはバッファされてもよいし、又は種々のロ
ーカルのクロック駆動されるサブ回路に到達する前に他
の回路に通されてもよい。即ち、図１を参照して述べた
特定の実施形態は、各ローカルクロック回路を駆動する
同じマスタークロック信号を示すが、全く同じ内部マス
タークロック信号以外のものであって、内部マスターク
ロック信号と同じ周波数を有するようなクロック信号
を、集積回路内の種々の位置へルート指定することがで
きる。それ故、本発明の範囲は、上記の実施形態に限定
されるものではなく、特許請求の範囲のみにより限定さ
れるものとする。
【図１】本発明の１つの実施形態によりクロックパルス
を発生する回路を示す回路図である。
を発生する回路を示す回路図である。
【図２】図１に基づいて発生されたクロックパルスの作
用を示すタイミング図である。
用を示すタイミング図である。
【図３】本発明のクロック機構を用いたパイプライン回
路を示す図である。
路を示す図である。
９０ 周波数分割器 １００ クロック駆動されるデバイス １０４ クロック回路 １１４、１２４ ナンドゲート １１６、１２６ ＰＭＯＳトランジスタ １３６ ＮＭＯＳトランジスタ １３８、１４０、１４２ インバータ １５０ 回路素子
Claims (10)
- 【請求項１】 多数のクロック駆動されるサブ回路を有
する集積回路にクロック信号を発生するための方法にお
いて、 周波数Ｆの外部クロック信号を受け取り；上記外部クロ
ック信号から、Ｆより低い周波数の内部マスタークロッ
ク信号を発生し；上記内部マスタークロック信号又はそ
こから導出された信号を、上記集積回路内の上記多数の
クロック駆動されるサブ回路の各々へルート指定し；上
記内部マスタークロック信号又はそこから導出された信
号から、周波数Ｆのローカルクロック信号を発生し；そ
して上記ローカルクロック信号を上記複数のクロック駆
動されるサブ回路の各々に付与する；という段階を備え
たことを特徴とする方法。 - 【請求項２】 上記外部クロック信号から内部マスター
クロック信号を発生する上記段階は、1/2 Ｆに等しい周
波数の内部クロック信号を発生する請求項１に記載の方
法。 - 【請求項３】 上記複数のクロック駆動されるサブ回路
の各々の位置においてローカルクロック信号を発生する
上記段階は、上記内部マスタークロック信号の立上り縁
及び立下り縁に対応する複数の巾狭のパルスを発生する
段階を備え、これら複数の巾狭のパルスは、周波数Ｆを
有する請求項２に記載の方法。 - 【請求項４】 上記集積回路にパイプライン形態で第１
データ及び第２データを伝播し；上記マスタークロック
信号の第１の縁に応答して上記第１データを出力へ操向
し；そして上記マスタークロック信号の上記第１の縁と
は逆の第２の縁に応答して上記第２データを上記出力へ
操向する；という段階を更に備えた請求項２に記載の方
法。 - 【請求項５】 周波数Ｆの外部クロック信号を受け取る
よう接続された入力を有し、そしてＦより低い周波数の
内部マスタークロックを出力に発生する周波数分割器
と；上記周波数分割器の出力に接続され、上記内部マス
タークロックを回路にわたって分配する回路ネットワー
クと；クロック入力を各々有する複数のクロック駆動さ
れるサブ回路と；上記回路ネットワークに接続されて、
上記内部マスタークロック又はそこから導出されたクロ
ック信号を受け取る入力と、上記複数のクロック駆動さ
れるサブ回路の各々のクロック入力に接続された出力と
を各々有する複数のクロック回路とを備え；上記複数の
クロック回路は、それらの各出力に、Ｆに等しい周波数
のクロック信号を発生することを特徴とするクロック駆
動される回路。 - 【請求項６】 上記内部マスタークロックは、Ｆの半分
に等しい周波数を有する請求項５に記載のクロック駆動
される回路。 - 【請求項７】 上記複数のクロック回路の各々は、 上記内部マスタークロックに接続された入力を有し、そ
して上記内部マスタークロック信号の各立上り縁にパル
スを発生する第１のパルス発生回路と；上記内部マスタ
ークロックに接続された入力を有し、そして上記内部マ
スタークロック信号の各立下り縁にパルスを発生する第
２のパルス発生回路と；上記第１パルス発生回路の出力
を上記第２パルス発生回路の出力と合成するための合成
回路であって、Ｆに等しい周波数の信号を出力に発生す
る合成回路とを備えた請求項６に記載のクロック駆動さ
れる回路。 - 【請求項８】 上記クロック駆動される回路は、同期メ
モリ回路を含む請求項７に記載のクロック駆動される回
路。 - 【請求項９】 データをパイプライン形態で伝播するパ
イプライン式データ経路と；上記データ経路に接続され
た操向回路と；上記操向回路に接続された第１及び第２
のデータ記憶ユニットと；上記第１及び第２データ記憶
ユニットに接続されたデータ選択回路であって、上記内
部マスタークロックの立上り縁及び立下り縁に応答し
て、上記第１及び第２の記憶ユニットに記憶されたデー
タを各々接続するデータ選択回路とを更に備えた請求項
８に記載のクロック駆動される回路。 - 【請求項１０】 上記データ選択回路は、上記第１のデ
ータ記憶ユニットの出力を回路出力に接続する第１の送
信ゲートと、 上記第２のデータ記憶ユニットの出力を回路出力に接続
する第２の送信ゲートとを備え、 上記第１の送信ゲートは、上記内部マスタークロックの
第１の縁に応答して導通し、そして上記第２の送信ゲー
トは、上記内部マスタークロック信号の上記第１の縁と
は逆の第２の縁に応答して導通する請求項９に記載のク
ロック駆動される回路。
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