JPH02194721A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置に関するもので、例え
ば、複数相のクロック信号に従って同期動作されるＡＳ
ＩＧメモリ等に利用して特に有効な技術に関するもので
ある。

〔従来の技術〕

複数の機能ブロックを含み、複数相のクロック信号に従
って同期動作されるＡ　Ｓ　Ｉ　Ｃ（ＡｐｐＨｃａ−ｔ
ｉｏｎ　　５ｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　
Ｃ１ｒｃｕｉｔｓ　）メモリがある。

ＡＳＩＣメモリについては、例えば、１９８８年３月７
日付、ｒ日経エレクトロニクス−〇第１１５頁〜第１４
２頁に記載されている。

〔発明が解決しようとする課題〕

上記のように複数相のクロック信号に従って同期動作さ
れる従来のＡＳＩＣメモリ等において、クロック信号は
、もともと所定の相数の基本クロック信号として外部か
ら供給され、あるいは、第８図に示されるように、外部
から供給される複数相の基本クロック信号ｌＯ１（ここ
で、例えば非反転基本クロ７り信号φ０１及び反転基本
クロック信号φｏｌをあわせて基本クロック信号１ｏ１
のように表す、以下同様）及び１０２等をクロック発生
回路の微分回路ＤＣＰ？及びＤＣ’Ｐ８ならびにＤＣＮ
７及びＤＣＮ８等により微分することで形成している。

すなわち、第８図において、外部から供給される基本ク
ロック信号１．ｏｌは、入力バッファＩＢ３を経て、対
応する微分回路ＤＣＰ７及びＤＣＮ７に供給され、基本
クロック信号１０２は、入カバ、ファＩＢ４を経て、ク
ロック発生回路の対応する微分回路ＤＣＰ８及びＤＣＮ
８に供給される。微分回路ＤＣＰ７は、基本クロック信
号１０１の立ち上がりエツジ（ここで、例えば非反転基
本クロック信号φｏ１の立ち上がりエツジすなわち反転
基本クロック信号φｏ１の立ち下がりエツジを、基本ク
ロック信号１ｏ１の立ち上がりエツジと称する。以下同
様）においてトリガされ、第９図に示されるように、所
定のパルス幅を有する内部クロック信号Ｌ１を形成する
。

一方、微分回路ＤＣＮ７は、基本クロック信号土０１の
立ち下がりエツジにおいてトリガされ、所定のパルス幅
を有する内部クロック信号４３を形成する。同様に、微
分回路ＤＣＰ８は、基本クロック信号１ｏ２の立ち上が
りエツジにおいてトリガされ、所定の内部クロック信号
１２を形成し、微分回路ＤＣＮ８は、基本クロック信号
１０２の立ち下がりエツジにおいてトリガされ、所定の
内部クロック信号１４を形成する。

ところが、このようなりロック発注回路では、ＡＳＩＧ
メモリ等のサイクルタイムが高速化され基本タロツク信
号ｉｏｆ及１−ｏ２等の周期が短縮されるにしたがって
、次のような問題が生じる。

すなわち、複数相の基本クロック信号１０１及び１０２
等は、外部に設けられるクロック発生源からそれぞれ別
個の供給経路を経て、ＡＳＩＣメモリ等に供給される。

このため、例えば基本クロック信号ｊＬｏｆに着目した
場合、第９図に示されるように、他方の基本タロツク信
号１ｏ２との間に時間ｔ３に相当する外部スキニーが存
在する。これらの外部スキニーは、ＡＳｆＣメモリ等の
高速化にともなって大きな比率を占めるに至り、例えば
ＡＳＥＣメモリ等のサイクルタイムが数ナノ秒とされる
とき、その３ないし４割にも達する。その結果、相応し
て内部クロック信号１１〜ｉ４の周期が長くなるため、
ＡＳＩＣメモリ等の高速化が制限され、ひいてはＡＳＩ
Ｇメモリ等を含むディジタルシステムの高性能化が制限
される。

この発明の目的は、ＡＳＩＣメモリ等が同期動作される
複数相の内部クロック信号の相間スキューを削減するこ
とにある。この発明の他の目的は、ＡＳＩＧメモリ等の
サイクルタイムの高速化を図り、ＡＳＩＣメモリ等を含
むディジタルシステムの高性能化を推進することにある
。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、ＡＳＩＣメモリ等において必要とされる複数
相の内部クロック信号を、外部から供給される１相の基
本クロック信号をもとに形成し、ＡＳＩＧメモリ等に設
けられるクロック発生回路を、一対のラッチを基本構成
とする分周回路と、上記分周回路の出力信号を受ける複
数の微分回路とにより構成するものである。

（作　　用〕 上記手段によれば、複数相の内部クロック信号を、外部
スキニーに影響されることなくかつ安定して形成できる
ため、その相間スキニーを削減できる。その結果、相応
してＡＳＩＣメモリ等のサイクルタイムを高速化し、Ａ
ＳＩＣメモリ等を含むディジタルシステムの高性能化を
推進することができる。

〔実施例１〕 第１図には、この発明が通用されたＡＳＩＣメモリのク
ロック発生回路の一実施例の回路図が示されている。ま
た、第２図及び第３図ならびに第４図には、第１図のク
ロック発生回路に含まれるラッチＬＴＩ及びアンドゲー
ト回路ＡＧＩならびに遅延ゲート回路ＤＧＩの一実施例
の回路図が示され、第５図には、第１図のクロック発生
回路の一実施例のタイミング図が示されている。これら
の図をもとに、この実施例のクロック発生回路の構成と
動作の概要ならびにその特徴について説明する。なお、
第１図ないし第４図に示される各回路素子ならびにＡＳ
ＩＧメモリの図示されない他のブロックを構成する回路
素子は、特に制限されないが、公知のバイポーラ集積回
路の製造技術を用いて、単結晶シリコンのような１個の
半導体基板上において形成される。また、第２図ないし
第４図に示されるバイポーラトランジスタは、すべてＮ
ＰＮ型トランジスタである。

この実施例のＡＳＩＧメモリは、特に制限されないが、
バイポーラ型ＲＡＭや論理ユニット等の複数の論理回路
を備え、４相の内部クロック信号１１−１４に従って同
期動作される。このため、ＡＳＩＣメモリは、上記内部
クロック信号１１〜１４を形成するクロック発生回路を
内蔵する。このクロック発生回路には、特に制限されな
いが、外部のクロック発生装置から、ｌ相の基本タロ７
り信号４ｏが供給される。上記基本クロック信号ｉｏは
、特に制限されないが、ＡＳＩＣメモリを含むディジタ
ルシステムが同期動作される複数相のシステムクロック
のうちの１相とされる。これにより、この実施例のＡＳ
ＩＧメモリは、複数相の基本クロック信号をもとに内部
クロック信号を形成する従来のＡＳＩＣメモリに比較し
て、外部スキューの影響を受けずに内部クロック信号Ｌ
１〜Ｌ４を形成できる。その結果、内部クロック信号１
１〜ｆ４の相間スキューを大幅に削減できるため、相応
してＡＳＩＣメモリのサイクルタイムを高速化し、ＡＳ
ＩＣメモリを含むディジタルシステムの高性能化を推進
することができる。

第１図において、ＡＳＩＣメモリのクロック発生回路は
、特に制限されないが、１個の単位分周回路からなる分
周回路ＦＤＩと、４個の微分回路ＤＣＰＩ及びＤＣＰ２
　（第１の微分回路）ならびにＤＣＮｌ及びＤＣＮ２　
（第２の微分回路）とを含む、このうち、分周回路ＦＤ
Ｉの相補入力端子Ｃ−τには、入力バッファＩＢＩを介
して、上記基本クロック信号４ｏが供給される。ここで
、基本タロツク信号ｉｏは、特に制限されないが、第５
図に示されるように、周期ｔｃの周期的なパルス信号と
され、そのデエーティはほぼ５０９４とされる。この実
施例において、基本クロック信号ｌＯの周期ｔｃは、後
述するように、ＡＳＩＣメモリで必要とされる内部クロ
ック信号１１〜ｉ４の二分の−とされ、その周波数は、
内部クロック信号１１〜ｉ４の２倍とされる。

分周回路ＦＤＩは、特に制限されないが、２個のラッチ
ＬＴＩ　　（第１のラッチ）及びＬＴ２　（第２のラッ
チ）を基本構成とする。

分周回路ＦＤＩのラッチＬＴＩ及びＬＴ２は、特に制限
されないが、第２図のラッチＬＴＩに代表して示される
ように、３対の差動トランジスタＴｌ−７２及びＴ３・
Ｔ４ならびにＴ５・Ｔ６を含む、このうち、差動トラン
ジスタＴ１・Ｔ２は、それぞれのベースが各ラッチの相
補データ入力端子Ｄ−Ｄに結合され、データ入力用の電
流スイッチ回路として作用する。また、差動トランジス
タＴ３・Ｔ４は、そのベース及びコレクタがトランジス
タＴ３°及び抵抗Ｒ１’　あるいはトランジスタＴ４°
及び抵抗Ｒ２°からなるエミッタフォロア回路を介して
交差結合され、データ保持用の電流スイッチ回路として
作用する。さらに、差動トランジスタＴ５・Ｔ６は、そ
れぞれのベースが各ラッチの相補クロック入力端子Ｃ−
Ｃに結合され、各ラッチの状態切り換え用の電流スイッ
チ回路として作用する。その結果、各ラッチは、その相
補クロック入力端子Ｃ−Ｃに論理″１”　（ここで、相
補信号の非反転信号がハイレベルとされ反転信号がロウ
レベルとされる状態を論理“１２と称す。

以下同様）のクロック信号が供給されるとき、相補入力
データＤ−Ｄをその相補出力端子Ｑ−Ｑに伝達する伝達
状態とされ、その相補クロック入力端子Ｃ−Ｃに論理ａ
Ｏ”　（ここで、相補信号の非反転信号がロウレベルと
され反転信号がハイレベルとされる状態を論理′０”と
称す、以下同様）のクロック信号が供給されるとき、そ
の相補出力信号Ｑ−Ｑ、ｌ！ｌ＜入力データによって変
化されないラッチ状態とされる。

第１図において、ラッチＬＴＩの相補クロック入力端子
Ｃ−では、特に制限されないが、分周回路ＦＤＩの相補
入力端子Ｃ−τに結合され、上記基本クロック信号ｊ−
ｏが供給される。また、その相補データ入力端子Ｄ−Ｄ
には、ラッチＬＴ２の相補出力信号Ｑ−Ｑすなわち分周
クロック信号ｌｄ２の反転信号が供給される。ラッチＬ
Ｔ１の相補出力信号Ｑ−Ｑは、ラッチＬＴ２の相補デー
タ入力端子Ｄ−Ｄに供給されるとともに、分周クロック
信号１−ｄｉとして、微分回路ＤＣＰ　１及びＤＣＮＩ
の相補入力端子ｌ・１に供給される。同様に、ラッチＬ
Ｔ２の相補クロック入力端子Ｃ−Ｃには、上記基本クロ
ック信号ｆＯの反転信号が供給され、その相補データ入
力端子Ｄ−Ｄには、前述のように、ラッチＬＴＩの相補
出力信号Ｑ−Ｑすなわち分周クロック信号１−ｄｌが供
給される。

ラッチＬＴ２の相補出力信号Ｑ−Ｑは、ラッチＬＴ１の
相補データ入力端子Ｄ−Ｄに供給されるとともに、分周
クロック信号ヱｄ２として、微分回路ＤＣＰ２及びＤＣ
Ｎ２の相補入力端子ｔ−ｉに供給される。これにより、
ラッチＬＴＩは、基本クロック信号！−０が論理“ｌ”
とされるとき選択的に伝達状態とされ、その状態がラッ
チＬＴ２の相補出力信号Ｑ−Ｑすなわち分周クロック信
号ｌｄ２の反転信号に従うで変化される。また、ラッチ
ＬＴ２は、基本クロック信号ｌＯが論理“０”とされる
とき選択的に伝達状態とされ、その状態がラッチＬＴＩ
の相補出力信号Ｑ−Ｑすなわち分周クロック信号１ｄｌ
に従って変化される。

これらのことから、第５図に示されるように、ラッチＬ
ＴＩ及びＬＴ２の相補出力信号Ｑ−Ｑがともに論理“０
”とされる初期状態ＴＯを起点に考えた場合、ラッチＬ
ＴＩの相補データ入力端子Ｄ−ＤにラッチＬＴ２の相補
出力信号の反転信号すなわち論理“ｌ”の入力データが
供給されることから、基本クロック信号ｉｏの最初の立
ち上がりエツジにおいて、まずラッチＬＴＩの相補出力
信号すなわち分周クロック信号１ｄｌが論理“ｌ”とさ
れ、状ｆｉＴ１に遷移する。

状！Ｉｊ４ＴＩにおいて、ラッチＬＴＩの論理“１ｓの
相補出力信号は、そのままラッチＬＴ２の相補データ入
力端子Ｄ−Ｄに供給される。このため、基本クロック信
号ｆｏの最初の立ち下がりエツジにおいて、ラッチＬＴ
２の相補出力信号すなわち分周クロック信号［ｄ２が論
理“１”とされ、状態Ｔ２に遷移する。

状態Ｔ２において、ラッチＬＴ２の論理′ｌ″の相補出
力信号は、反転され、ラッチＬＴＩの相補データ入力端
子Ｄ−Ｄに供給される。したがって、基本クロック信号
ｆｏの２回目の立ち上がりエツジにおいて、ラッチＬＴ
Ｉの相補出力信号すなわち分周クロック信号１．ｄｌが
論理“０”とされ、状態Ｔ３に遷移する。

さらに、状ｆｉＴ３において、ラッチＬＴＩの１余理“
０”の相補出力信号は、そのままラッチＬＴ２の相補デ
ータ入力端子Ｄ−Ｄに供給される。このため、基本クロ
ック信号ＬＯの２回目の立ち下がりエツジにおいて、ラ
ッチＬＴ２の相補出力信号すなわち分周クロック信号Ｊ
Ｌｄ２が論理“０”とされ、初期状態ＴＯに戻る。以下
、基本クロック信号ｌｏに従ってラッチＬＴＩ及びＬＴ
２の状態が順次変化され、上記状態’ｒ　ｏ〜］゛３の
状態遷移が、基本タロツク信号−〇の周期の２倍すなわ
ち２ｘｔｅ、１ｃ周期として繰り返される。

分周回路ＦＤＩのラッチＬＴＩの相補出力信号すなわち
分周クロツク信号１ｄｌは、前述のように、微分回路Ｄ
ＣＰ　１及びＤＣＮＩの相補入力端子ｉ−ｉに供給され
る。また、分周回路ＦＤＩのラッチＬＴ２の相補出力信
号すなわち分周クロック１８号１ｄ２は、微分回路ＤＣ
Ｐ２及びＤＣＮ２の相補入力端子１−ｉに供給される。

微分回路ＤＣＰ１は、特に制限されないが、第１図に例
示的に示されるように、４個の遅延ゲート回路ＤＧＩ〜
ＤＧ４と、１（ｌ！！のアンドゲート回路ＡＧＩとを含
む、このうち、遅延ゲート回路ＤＧ１の相補入力端子は
、微分回路ＤＣＰ　ｉの相補入力端子１−ｉに結合され
る。また、その相補出力信号は、アンドゲート回路ＡＧ
Ｉの一方の相補入力端子１１・Ｉ１に供給されるととも
に、反転され、遅延ゲート回路ＤＧ２の相補入力端子に
供給される。遅延ゲート回路ＤＣ２ないしＤＧ４は、そ
の相補出力端子と相補入力端子が順次結合されることで
直列形態とされ、１　（Ｉの遅延回路を構成するゆこの
遅延回路の出力信号すなわち遅延ゲート回路ＤＧ４の相
補出力信号は、アンドゲート回路ＡＧＩの他方の相補入
力端子Ｉ２・Ｉ２に供給される。アンドゲート回路ＡＧ
Ｉの相補出力信号０・τは、微分回路ＤＣＰ　１の相補
出力信号すなわち内部クロツク信号Ｌ１として、ＡＳＩ
Ｃメモリの図示されない論理回路に供給される。

微分回路ＤＣＰ　１を構成するアンドゲート回路ＡＧＩ
は、特に制限されないが、第３図に示されるように、２
対の！！動トランジスタＴ９・ＴＩＯ及びＴｌｌ・Ｔ１
２を基本構成とする。このうち、トランジスタＴ９及び
ＴＩＯのベースは、アンドゲート回路ＡＧＩの一方の相
補入力端子■１・Ｉｌに結合され、そのコレクタは、対
応する負荷抵抗Ｒ５又はＲ６を介して回路の接地電位に
結合される。トランジスタＴ９及び７１０の共通結合さ
れたエミッタは、トランジスタＴｌｌのコレクタに結合
される。トランジスタＴＩＯ及びＴ９のコレクタ電圧は
、それぞれトランジスタＴ１３及び抵抗Ｒ７あるいはト
ランジスタＴ１４及び抵抗Ｒ８からなる化カニミッタフ
ォロア回路を経て、アントゲ−１・回路ＡＧＩの相補出
力信号Ｏ・°δ−とされる。トランジスタ゛ｒｌｌ及び
Ｔ１２のベースは、レベルシフト用エミッタフォロア■
路を構成するトランジスタＴｌ　１’及び抵抗Ｒ７’　
ならびにトランジスタ′ｒ１２″及び抵抗Ｒ８’を介し
て、アントゲ−１・回路ＡＧＩの他方の相補入力端子Ｉ
２・１２に結合され、その共通結合されたエミッタは、
定７４ｉ源Ｓ２を介して回路の′Ｆｉｉ源電圧に結合さ
れる。Ｉ・ランジスタＴｌｌのコレクタは、前述のよう
に、トランジスタＴ９及びＴｌＯの共通結合されたエミ
ッタに結合され、トランジスタＴ１２のコレクタは、ト
ランジスタＴＩＯのコレクタに共通結合される。

相補入力ｒａ号Ｉ２・Ｉ２が論理“０”とされるとき、
トランジスタＴｌｌはオフ状態となり、トランジスタＴ
１２がオン状態となる。このため、アンドゲート回路Ａ
ＧＩの相補出力信号０・τは、相補入力信号ＩＩ−Ｉｆ
に関係な（、論理“０”とされる、一方、相補入力信号
１２・７丁が論理“ｌ”とされるとき、トランジスタＴ
１２はオフ状態となり、代わってトランジスタＴｌｌが
オン状態となる。このため、アンドゲート回路ＡＧＩの
相補出力信号０・了は、相補入力１６号■１・Ｔ１が論
理“０”であ己ことを条件に論理“０”とされ、また相
補入力信号１１・１１が論理“１”であることを条件に
論理“１”とされる、つまり、アンドゲート回路ＡＧＩ
の相補出力信号０・０は、相補入力信号■１・Ｉｆ又は
１２・１２のいずれかが論理“Ｏ”とされるとき、論理
“０″とされ、相補入力信号■１・１１及びＩ２・１２
がともに論理“１”とされるとき、選択的に論理“１″
とされる。

微分回路ＤＣＰ　１を構成する遅延ゲート回路ＤＧ　１
−ＤＧ　４は、特に制限されないが、第４図の遅延ゲー
ト回路ＤＧＩに代表して示されるように、一対の差動ト
ランジスタＴ１５・Ｔ１６をそれぞれ含む、トランジス
タＴ１５及び７１６のベースは、各遅延ゲート回路の相
補出力端子夏・Ｉに結合され、そのコレクタは、対応す
る負荷抵抗Ｒ９又はＲＩＧを介して回路の接地電位に結
合される。

また、トランジスタＴ１５及びＴ１６の共通結合された
エミツタは、定電流源Ｓ３を介して回路の電源電圧に結
合される。トランジスタＴ１６及びＴ１５のコレクタ電
圧は、それぞれトランジスタＴＩＴ及び抵抗Ｒ１１ある
いはトランジスタＴ１８及び抵抗Ｒ１２からなる出カニ
ミッタフォロア回路を経て、各遅延ゲート回路の相補出
力信号０・０とされる。

遅延ゲート回路ＤＣＩ〜ＤＧ４の相補入力端子！・夏に
入力される相補入力信号は、各トランジスタのベース容
量や負荷抵抗Ｒ９及びＲＩＯの抵抗値等によって決まる
所定の遅延を受け、相補出力端子０・０に伝達される。

その結果、遅延ゲート回路ＤＧＩ−ＤＧ４は、所定の伝
達遅延時間を有する遅延素子として作用する。

第１図において、微分回路ＤＣＰ１の相補入力端子１−
ｉに供給される分局クロック信号１ｄｌは、前述のよう
に、遅延ゲート回路ＤＧＩを経てそのままアンドゲート
回路ＡＧＩの一方の相補入力端子■１・１１に供給され
るとともに、反転され、さらに遅延ゲート回路ＤＣ２〜
ＤＧ４からなる遅延回路によって所定の遅延時間ｔｄだ
け遅延された後、アントゲ−１・回路ＡＧＩの他方の相
補入力端子■２・１２に供給される。このため、アント
ゲート回路ＡＧＩの相補出力信号Ｏ−ｏすなわら内部ク
ロック信号ｊＬ１は、第５図に示されるように、分局ク
ロック信号ｉｄｌが論理“１″とされてから上記遅延回
路による所定の遅延時間ｔｄが経過するまでの間、−時
的に論理“１”とされる、つまり、微分回路ＤＣ？１は
、ラッチＬＴｌの相補出力信号すなわち分周クロック信
号１ｄｌの立ら上がりエツジにおいてトリガされる第１
の微分回路として機能し、その周期を２ｘｔｃとしその
パルス幅をｔｄとする所定の内部クロック信号ｉ１を形
成する。

一方、微分回路ＤＣＮＩは、特に制限されないが、第１
図に例示的に示されるように、４個の遅延ゲート回路Ｄ
Ｃ５〜ＤＧ８と、１個のアンドゲート回路ＡＧ２とを含
む、これらの遅延ゲート回路及びアンドゲート回路は、
第４図の遅延ゲート回路ＤＧＩ及び第３図のアンドゲー
ト回路ＡＧＩとそれぞれ同一の回路構成とされ、それぞ
れ同一の機能を果たす、遅延ゲート回路ＤＧ５の相補入
力端子は、微分回路ＤＣＮＩの相補入力端子Ｉ・ｌに結
合される。また、その相補出力信号は、遅延ゲート回路
ＤＧ６の相補入力端子に供給されるとともに、反転され
、アンドゲート回路ＡＧ２の一方の相補入力端子■１・
Ｉｆに供給される。遅延ゲート回路ＤＧ６ないしＤＧ７
は、その相補出力端子と相補入力端子が順次結合される
ことで直列形態とされ、１個の遅延回路を構成する。遅
延ゲート回路ＤＧ８の相補出力信号は、アンドゲート回
路ＡＧ２の他方の相補入力端子■２・■２に供給される
。アンドゲート回路ＡＧ２の相補出力信号０・０は、微
分回路ＤＣＮＩの相補出力信号すなわち内部クロック信
号１３として、ＡＳＩＣメモリの図示されない論理回路
に供給される。

第１図において、微分回路ＤＣＮＩの相補入力端子１−
ｉに供給される分周クロック信号１−ｄｌは、前述のよ
うに、遅延ゲート回路ＤＧ５を経て、反転され、アンド
ゲート回路ＡＧ２の一方の相補入力端子１ｌ−Ｉｆに供
給されるとともに、そのまま遅延ゲート回路Ｄ０６〜Ｄ
Ｇ８からなる遅延回路によって所定の遅延時間Ｌｄだけ
遅延された後、アンドゲート回路ＡＧ２の他方の相補入
力端子■２・■２に供給される。このため、アンドゲー
ト回路ＡＧ２の相補出力信号０・０すなわち内部クロッ
ク信号土３は、第５図に示されるように、分周クロック
信号１ｄｌが論理１０”とされてから上記遅延回路によ
る所定の遅延時間ｔｄが経過するまでの間、−時的に論
理“ｌ”とされる、つまり、微分回路ＤＣＮＩは、ラッ
チＬＴＩの相補出力信号すなわち分周クロック信号１ｄ
ｌの立ち下がりエツジにおいてトリガされる第２の微分
回路として機能し、その周期を２Ｘｔｃとしそのパルス
幅をｔｄとする所定の内部クロック信号１３を形成する
。

次に、微分回路ＤＣＰ２は、特に制限されないが、上記
微分回路ＤＣＰ　１と同一の回路構成とされ、同一の機
能を果たす、その結果、微分回路ＤＣＰ２の相補出力信
号すなわち内部クロック信号１２ば、第５図に示される
ように、分周クロック信号１ｄ２が論理“ｌｏとされて
から所定のｙ！延時間ｔｄが経過するまでの間、−時的
に論理“１”とされる、つまり、微分回路ＤＣＰ２は、
ラッチＬＴ２の相補出力信号すなわち分周クロック信号
ｌｄ２の立ち上がりエツジにおいてトリガされる第１の
微分回路として機能し、その周期を２×ｔｃとしそのパ
ルス幅をｔｄとする所定の内部クロック信号１２を形成
する。

同様に、微分回路ＤＣＮ２は、特に制限されないが、上
記微分回路ＤＣＮＩと同一の回路構成とされ、同一の機
能を果たす。その結果、微分回路ＤＣＮ２の相補出力信
号すなわち内部クロック信号ｆ４は、第５図に示される
ように、分周クロック信号ｌｄ２が論理“０″とされて
から所定の遅延時間ｔｄが経過するまでの間、−時的に
論理“１”とされる、つまり、微分回路ＤＣＮ２は、う
７チＬＴ２の相補出力信号すなわち分周クロック信号１
ｄ２の立ち下がりエツジにおいてトリガされる第２の微
分回路として機能し、その周期を２ｘｔｃとしそのパル
ス幅をｔｄとする所定の内部クロック信号ｆ４を形成す
る。

以上のように、この実施例のＡＳ［Ｃメモリは、４相の
内部クロック信号１１〜Ｌ４に従って同期動作される複
数の論理回路を含み、また外部から供給されるｌ相の基
本タロツク信号ｉｏをもとに上記内部クロック信号１１
〜１４を形成するクロ７り発生回路を内蔵する。この実
施例において、ＡＳＩＣメモリのクロック発生回路は、
一対のラッチＬＴ１及びＬＴ２を基本構成とする分周回
路ＦＤＩと、上記内部クロック信号ｆ１””ｉ４に対応
して設けられ上記ラッチＬＴＩ及びＬＴ２の出力信号を
受ける４個の微分回路ＤＣＰ　ｌ及びＤＣＰ２ならびに
ＤＣＮＩ及びＤＣＮ２とを含む、これにより、上記内部
クロック信号１１〜ｆ４は、これらの内部クロック信号
を複数相の基本クロック信号をもとに形成する従来のＡ
ＳＩＣメモリ等に比較して、外部スキニーの影響を受け
ることなく形成され、相間スキューが大幅に削減される
。

その結果、相応してＡＳＩＣメモリのサイクルタイムが
高速化され、ＡＳＩＣメモリを含むディジタルシステム
の高性能化が図られる。

〔実施例２〕 第６図には、この発明が通用されたＡＳＩＣメモリのク
ロック発生回路のもう一つの実施例の回路図が示されて
いる。また、第７図には、第６図のクロック発生回路の
一実施例のタイミング図が示されている。これらの図を
もとに、この実施例のクロック発生回路の構成と動作の
概要ならびにその特徴について説明する。なお、この実
施例のクロック発生回路は、基本的に上記第１の実施例
を踏襲するものであり、以下の説明は、本実施例の特徴
的な部分についてのみ追加する。また、第７図では、煩
雑を避けるため、各相補信号の非反転信号のみが示され
る。

この実施例のＡＳＩＣメモリは、特に制限されないが、
８相の内部クロック信号１１−４８に従って同期動作さ
れるバイポーラ型ＲＡＭ及び論理ユニット等の複数の論
理回路を含む、このため、ＡＳＩＧメモリは、さらに外
部のクロック発生装置から供給される１相の基本クロッ
ク信号４ｏをもとに上記内部クロック信号１１〜１８を
形成するクロック発生回路を備える。

第６図において、ＡＳＩＣメモリのクロック発生回路は
、特に制限されないが、３個の単位分周回路ＦＤ２〜Ｆ
Ｄ４からなる分周回路と、１１１１１１の微分回路ＤＣ
Ｐ３〜ＤＣＰ６　（第１の微分回路）及びＤＣＮ３〜Ｄ
ＣＮ６　（第２の微分回路）とを含む、これらの単位分
周回路ならびに微分回路は、第１図に示される分周回路
ＦＤＩならびに微分回路ＤＣＰ　１及びＤＣＮＩとそれ
ぞれ同一の回路構成とされ、それぞれ同一の機能を果た
す。

単位分周回路ＦＤ２の相補入力端子ｃ”ｃには、特に制
限されないが、入力バッファＩＢ、２を介して、上記基
本クロック信号４ｏが供給される。ここで、基本タロツ
ク信号ｉｏの周期ｔｃは、後述するように、内部クロッ
ク信号１１−１８の周期の四分の−とされ、その周波数
は、内部クロック信号１−１−１８の周波数の４倍とさ
れる。単位分周回路ＦＤ２の出力信号すなわち分周クロ
ック信号ＪＬｄｌ及びｊＬｄ２は、単位分周回路ＦＤ３
及びＦＤ４の相補入力端子ｃ−ｃにそれぞれ供給される
。ｉ使分周回路ＦＤ３から出力される分周クロック信号
ヱｄ３は、微分回路ＤＣＰ３及びＤＣＮ３の相補入力端
子ｌ−１に供給され、分周クロック信号土ｄ４は、微分
回路ＤＣＰ５及びＤＣＮ５の相補入力端子ｉ−１に供給
される。同様に、単位分周回路ＦＤ４から出力される分
周クロック信号ｆｄ５は、微分回路ＤＣＰ４及びＤＣＮ
４の相補入力端子１・ｉに供給され、分周クロック信号
１ｄ６は、微分回路ＤＣＰ６及びＤＣＮ６の相補入力端
子１−１に供給される。ｍ分目路ＤＣＰ　３ないしＤＣ
Ｐ６の相補出力信号ｏ−ｏは、それぞれ上記内部クロッ
ク信号ｉ１〜ｆ４として、ＡｓＩＣメモリの図示されな
い論理回路に供給される。

また、微分回路ＤＣＮ３ないしＤＣＮ６の相補出力信号
Ｏ−７は、それぞれ上記内部クロック信号１５〜ｆ８と
して、ＡｓＩＣメモリの図示されない論理回路に供給さ
れる。

ＡｓＩＣメモリに供給される基本クロック信号ｊ−ｏは
、まず単位分周回路ＦＤ２によって分周され、第７図に
示されるように、その状態が基本タロツク信号ｉｏの立
ち上がりエツジにおいて変化される分周クロック信号１
．ｄｌと、その状態が上記基本クロック信号４ｏの立ち
下がりエツジにおいて変化される分周クロック信号ｉｄ
２とが形成される。このうち、分周クロック信号１ｄｌ
は、さらに単位分周回路ＦＤ３によって分周され、第７
図に示されるように、その状態が分周クロック信号１ｄ
ｌの立ち上がりエツジにおいて変化される分周クロック
信号１ｄ３と、その状態が上記分周クロ７り信号ｉｄｌ
の立ち下がりエツジにおいて変化される分周クロック信
号１ｄ４とが形成される。一方、分周クロック信号１ｄ
２は、さらに単位分周回路ＦＤ４によって分周され、第
７図に示されるように、その状態が分周クロック信号Ｌ
ｄ２の立ち上がりエツジにおいて変化される分周クロッ
ク信号ｌｄ５と、その状態が上記分周クロック信号１．
ｄ２の立ち下がりエツジにおいて変化される分局クロッ
ク信号１ｄ６とが形成される。

言うまでもなく、分周クロック信号１ｄｌ及びｌｄ２の
パルス幅は、基本タロツク信号ｉｏの周期ｔｃとされ、
その周期は、基本クロック信号１０の周期の２倍すなわ
ち２Ｘｔｃとされる。また、分周クロック信号１ｄ３〜
ＪＬｄ６のパルス幅は、基本クロック信号ｉｏの周期の
２倍すなわち２×ｔｃとされ、その周期は、基本クロッ
ク信号１０の周期の４倍すなわち４Ｘｔｃとされる。

微分回路ＤＣＰ３の相補入力端子ｉ−ｉには、前述のよ
うに、分周クロック信号１ｄ３が供給される。微分回路
ＤＣＰ３は、第１図の微分回路ＤＣＰＩと同様に、上記
分周クロック信号１ｄ３の立ち上がりエツジにおいてト
リガされる第１の微分回路として機能する。その結果、
第７図に示されるように、所定のパルス幅を有しその周
期を基本クロック信号φ０の周期の４倍すなわち４ｘｔ
Ｃとする内部クロック信号ｉ１が形成される。同様に、
微分回路ＤＣＰ４ないしＤＣＰ６の相補入力端子ｉ−１
には、対応する分周クロック信号土ｄ５及びｉｄ４なら
びにｉｄ６がそれぞれ供給される。これらの微分回路Ｄ
ＣＰ４ないしＤＣＰ６は、第１図の微分回路ＤＣＰ１と
同様に、上記分周クロック信号１ｄ５又は１ｄ４あるい
は１ｄ６の立ち上がりエツジにおいてトリガされる第１
の微分回路としてそれぞれ機能する。その結果、第７図
に示されるように、所定のパルス幅を有しその周期を４
Ｘｔｃとする内部クロック信号ｉ２ないし土４が形成さ
れる。

一方、微分回路ＤＣＮ３の相補入力端子ｔ−ｉには、前
述のように、分周クロック信号ＪＬｄ３が供給される。

微分回路ＤＣＮ３は、第１図の微分回路ＤＣＮＩと同様
に、上記分周クロック信号ｆｄ３の立ち下がりエツジに
おいてトリガされる第２の微分回路として機能する。そ
の結果、第７図に示されるように、所定のパルス幅を有
しその周期を４ＸｔＣとする内部クロック信号１５が形
成される。同様に、微分回路ＤＣＮ４ないしＤＣＮ６の
相補入力端子ｔ−ｉには、対応する分周クロック信号１
ｄ５及び１ｄ４ならびにｆｄ６がそれぞれ供給される。

これらの微分回路ＤＣＮ４ないしＤＣＮ６は、第１図の
微分回路ＤＣＮＩと同様に、上記分周クロック信号Ｌｄ
５又はＪＬｄ４あるいはｉｄ６の立ち下がりエツジにお
いてトリガされる第２の微分回路としてそれぞれ機能す
る。その結果、第７図に示されるように、所定のパルス
幅を有しその周期を４Ｘｔｃとする内部クロック信号１
６ないし１８が形成される。

以上のように、この実施例のＡＳＩＣメモリは、８相の
内部クロック信号１１〜１８に従って同期動作される複
数の論理回路を含み、また外部から供給されるｌ相の基
本クロック信号１−Ｏをもとに上記内部クロック信号Ｌ
１〜土８を形成するクロック発生回路を内蔵する。この
実施例において、ＡＳＩＧメモリのクロック発生回路は
、それぞれ一対のラッチを基本構成としトリー状に接続
される３個の単位分周回路ＦＤ２〜ＦＤ４と、上記内部
クロック信号ｆ１〜ｉ８に対応して設けられ上記単位分
周回路ＦＤ２及びＦＤ３の出力信号を受ける８個の微分
回路ＤＣＰ３ないしＤＣＰ６ならびにＤＣＮ３及びＤＣ
Ｎ６とを含む、これにより、上記内部クロック信号１１
〜１Ｂは、これらの内部クロ７り信号を複数相の基本ク
ロック信号をもとに形成する従来のＡＳＩＣメモリ等に
比較して、外部スキニーの影響を受けることなく形成さ
れ、相間スキニーが大幅に削減される。その結果、相応
してＡＳＩＧメモリのサイクルタイムが高速化され、Ａ
ＳＩＧメモリを含むディジタルシステムの高性能化が図
られる。

以上の二つの実施例に示されるように、この発明を複数
相の内部クロック信号に従って同期動作されるＡＳＩＣ
メモリ等の半導体集積回路装置に通用することで、次の
ような作用効果が得られる。

すなわち、 （ｌｌＡｓｆｃメモリ等において必要とされる複数相の
内部クロック信号を、外部から供給されるｌ相の基本タ
ロツク信号をもとに形成し、ＡＳＩＧメモリ等に設けら
れるクロック発生回路を、一対のラッチを基本構成とす
る分周回路と、上記分周回路の出力信号を受ける複数の
微分回路とにより構成することで、複数相の内部クロッ
ク信号を、外部スキューに影響されることなくかつ安定
して形成できるという効果が得られる。

（２）上記（１１項により、内部クロック信号の相間ス
キューを削減できるという効果が得られる。

（３）上記（１１項及び（２）項により、相応してＡＳ
ＩＣメモリ等のサイクルタイムを高速化できるという効
果が得られる。

（４）上記（１）項〜（３）項により、ＡＳＩＣメモリ
等を含むディジタルシステムの高性能化を図ることがで
きるという効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を通説しない範囲で種々変更可
能であることはいうまでもない６例えば、第１図及び第
６図において、各分周クロック信号と内部クロック信号
との関係は、任意の組み合わせをとることができる。ま
た、これらの分周クロック信号及び内部クロック信号な
らびに基本クロック信号等は、相補信号である必要はな
く、その一部又はすべてが非反転信号又は反転信号のみ
とされるものであってもよい、第１図において、各単位
分周回路を構成するラッチＬＴ１及びＬＴ２は、論理ゲ
ート回路を組み合わせて構成されるものであってもよい
し、エツジトリガ型のフリンプフロフプ回路であっても
よい、各微分回路に含まれるアンドゲート回路ＡＧＩ及
びＡＣ３等は、ノアゲート回路又はナントゲート回路で
あってもよい、この場合、論理ゲート回路の形態にあわ
せて、その入力信号又は出力信号の論理を反転させる必
要がある。また、各微分回路に設けられる遅延回路は、
４（ｉ１以上の遅延ゲート回路を直列接続するものであ
ってもよい、第２′＃！Ｊないし第４図において、各信
号が相補信号とされない場合、例えば各反転入力端子に
所定の参照電位を供給すればよい、各論理ゲート回路の
出カニミッタフォロア回路を構成する負荷抵抗は、定電
流源に置き換えてもよいし、その他方を、回路の電源電
圧ではなく、絶対値の小さな他の電源電圧に結合しても
よい、第４図において、各遅延ゲート回路は、遅延時間
を大きくするための容量手段を含むものであってもよい
、第５図において、例えば分周クロンク信号ＪＬｄｌ及
びＪＬｄ２がともに論理“１′とされる状態を初期状！
！ＴＯとしてもよいし、これらの状態ＴＯ〜Ｔ３と内部
クロンク信号１１〜１４との関係は、特に制限を受けな
い。

さらに、第１図及び第６図に示されるクロック発生回路
の回路構成や第２図ないし第４図に示されるラッチ及び
アンドゲート回路ならびに遅延ゲート回路の具体的な回
路構成くわえて内部クロック信号の相数等、種々の実施
形態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となったＡＳＩＣメモリに通用した場合につ
いて説明したが、それに限定されるものではなく、例え
ばｌチップライクロコンビ二一夕等の各種ディジタル集
積回路装置やディジタル信号処理装置等にも通用できる
０本発明は、少なくとも複数相の内部クロック信号に従
って同期動作される論理回路と上記内部クロック信号を
形成するクロック発生回路とを含む半導体集積回路装置
に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、ＡＳＩＣメモリ等において必要とされる
複数相の内部クロック信号を、外部から供給される１相
の基本タロツク信号をもとに形成し、ＡＳＩＣメモリ等
に設けられるクロック発生回路を、一対のラッチを基本
構成とする分周回路と、上−配分周回路の出力信号を受
ける複数の微分回路とにより構成することで、複数相の
内部クロック信号を、外部スキニーに影響されることな
くかつ安定して形成し、その相間スキニーを大幅に削減
することができる。その結果、相応してＡＳＩＣメモリ
等のサイクルタイムを高速化し、ＡＳＩＣメモリ等を含
むディジタルシステムの高性能化を推進することができ
る。

【図面の簡単な説明】

第１図は、この発明が通用されたクロック発生回路の一
実施例を示す回路図、 第２図は、第１図のクロック発生回路に含まれるラッチ
の一実施例を示す回路図、 第３図は、第１図のクロック発生回路に含まれるアンド
ゲート回路の一実施例を示す回路図、第４図は、第１図
のクロック発生回路に含まれる遅延ゲート回路の一実施
例を示す回路図、第５図は、第１図のクロック発生回路
の一実施例を示すタイミング図、 第６図は、この発明が通用されたクロック発生回路のも
う一つの実施例を示す回路図、第７図は、第６図のクロ
ック発生回路の一実施例を示すタイミング図、 第８図は、従来のクロック発生回路の一例を示す回路図
、 第９図は、第８図のクロック発生回路の一例を示すタイ
ミング図である。 ＦＤＩ〜ＦＤ４・・・分周回路、ＤＣＰ　１〜ＤＣＰ８
、ＤＣＮＩ〜ＤＣＮ８・・・微分回路、ＬＴ１〜ＬＴ２
・・・ラッチ、ＤＧＩ〜ＤＧ８・・・遅延ゲート回路、
ＡＧＩ〜ＡＧ２・・・アンドゲート回路。 Ｔ１〜Ｔ１Ｂ・・・ＮＰＮ型バイポーラトランジスタ、
Ｒ１−１１２・・・抵抗、８１〜Ｓ３・・・定電流源。 ＩＢＩ〜ＩＢ２・・・入力バッファ。

Claims (1)

1. 【特許請求の範囲】 １、１相の基本クロック信号をもとに複数相の内部クロ
   ック信号を形成するクロック発生回路と、上記複数相の
   内部クロック信号に従って同期動作される論理回路とを
   具備することを特徴とする半導体集積回路装置。 ２、上記基本クロック信号は、上記半導体集積回路装置
   の外部から供給されかつその周波数が上記内部クロック
   信号の周波数の整数倍とされるものであって、上記クロ
   ック発生回路は、上記基本クロック信号を受ける分周回
   路と、上記内部クロック信号に対応して設けられ上記分
   周回路の対応する出力信号を受ける複数の微分回路とを
   含むものであることを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、上記半導体集積回路装置は、ＡＳＩＣメモリであり
   、上記分周回路は、１個又はトリー状に接続される複数
   の単位分周回路を含むものであって、上記単位分周回路
   のそれぞれは、そのクロック入力端子に上記基本クロッ
   ク信号又は前段に設けられる単位分周回路の出力信号を
   受ける第１のラッチと、そのクロック入力端子に上記基
   本クロック信号の反転信号又は前段に設けられる単位分
   周回路の出力信号の反転信号を受けそのデータ入力端子
   に上記第１のラッチの出力信号を受けかつその出力信号
   の反転信号が上記第１のラッチのデータ入力端子に供給
   される第２のラッチとを含むものであり、上記微分回路
   は、上記第１又は第２のラッチの出力信号の立ち上がり
   エッジにおいてトリガされる第１の微分回路と、上記第
   １又は第２のラッチの出力信号の立ち下がりエッジにお
   いてトリガされる第２の微分回路とを含むものであるこ
   とを特徴とする特許請求の範囲第１項又は第２項記載の
   半導体集積回路装置。