CN109427379B - 半导体器件 - Google Patents

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Abstract

根据一个实施例，可以提供一种半导体器件。半导体器件可以包括内部时钟发生电路，其被配置为分别从多个分频时钟信号产生多个内部时钟信号。半导体器件可以包括数据输入和输出(I/O)电路，其被配置为同步于多个内部时钟信号来将输入数据输出为输出数据。输出数据的每个比特位可以同步于来自多个内部时钟信号的内部时钟信号而按照相继次序来输出。

Description

半导体器件
相关申请的交叉引用
本申请要求2017年8月21日提交的申请号为10-2017-0105271的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例总体而言涉及一种半导体器件，其适用于同步于内部时钟信号来接收和输出数据。
背景技术
随着半导体系统被开发成以高速运行，已经越来越多地要求包括在每个半导体系统中的半导体器件之间的高数据传输速率(或高带宽的数据通信)。响应于这种要求，已经提出了各种预取方案。预取方案可以对应于锁存串行输入的数据并且将已锁存的数据并行输出的设计技术。可以使用内部时钟分频器来获得并行数据。如果内部时钟信号被分频，则可以产生多个多相时钟信号，并且可以将多个多相时钟信号用于数据的并行化或串行化。
发明内容
根据一个实施例，一种半导体器件可以包括内部时钟发生电路和数据输入/输出(I/O)电路。内部时钟发生电路可以被配置为从第一分频时钟信号至第四分频时钟信号产生第一内部时钟信号至第四内部时钟信号。数据I/O电路可以被配置为同步于第一内部时钟信号至第四内部时钟信号来将输入数据输出为输出数据。第一内部时钟信号可以在第四内部时钟信号产生之后产生，第二内部时钟信号可以在第一内部时钟信号产生之后产生，第三内部时钟信号可以在第二内部时钟信号产生之后产生，以及第四内部时钟信号可以在第三内部时钟信号产生之后产生。
根据一个实施例，一种半导体器件可以包括控制电路、内部时钟发生电路和数据输入/输出(I/O)电路。控制电路可以被配置为响应于脉冲信号而产生第一使能信号至第四使能信号，该第一使能信号至第四使能信号被设定为具有与第一预时钟信号至第四预时钟信号的周期的倍数相对应的使能时段。内部时钟发生电路可以被配置为响应于第一使能信号至第四使能信号而从第一分频时钟信号至第四分频时钟信号产生第一内部时钟信号至第四内部时钟信号。数据I/O电路可以被配置为同步于第一内部时钟信号至第四内部时钟信号来将输入数据输出为输出数据。第一内部时钟信号可以在第一使能信号的使能时段期间来产生，第二内部时钟信号可以在第二使能信号的使能时段期间来产生，第三内部时钟信号可以在第三使能信号的使能时段期间来产生，以及第四内部时钟信号可以在第四使能信号的使能时段期间来产生。
根据一个实施例，一种半导体器件可以包括内部时钟发生电路，其被配置为分别从多个分频时钟信号产生多个内部时钟信号。半导体器件可以包括数据输入和输出(I/O)电路，其被配置为同步于多个内部时钟信号来将输入数据输出为输出数据。输出数据的每个比特位可以同步于来自多个内部时钟信号的内部时钟信号而按照相继次序输出。其中，输出数据包括至少四个比特位。其中，分频时钟信号的数量与输出数据中的比特位的数量相同。其中，每个分频时钟信号通过划分从半导体器件外部提供的时钟信号的频率来产生。其中，每个分频时钟信号被产生为具有不同的相位。
根据一个实施例，一种半导体器件可以包括控制电路，其被配置为基于脉冲信号来产生多个使能信号，每个使能信号分别被设定为具有与来自多个预时钟信号的预时钟信号的周期的倍数相对应的使能时段。半导体器件可以包括内部时钟发生电路，其被配置为分别从多个分频时钟信号来产生多个内部时钟信号。半导体器件可以包括数据输入和输出(I/O)电路，其被配置为同步于多个内部时钟信号来将输入数据输出为输出数据。输出数据的每个比特位可以同步于来自多个内部时钟信号的内部时钟信号而按照相继次序输出。每个内部时钟信号可以同步于在来自多个使能信号的使能信号的使能时段期间产生的一个比特位。
附图说明
图1是图示了根据本公开的一个实施例的半导体器件的配置的框图。
图2是图示了包括在图1的半导体器件中的分频电路的配置的电路图。
图3是图示了包括在图1的半导体器件中的控制电路的配置的电路图。
图4图示了包括在图1的半导体器件中的内部时钟发生电路的配置。
图5是图示了包括在图1的半导体器件中的数据输入/输出(I/O)电路的配置的框图。
图6是图示了包括在图5的数据输入/输出(I/O)电路中的第一对准电路的配置的电路图。
图7是图示了图6中所示的第一对准电路的操作的时序图。
图8是图示了根据本公开的一个实施例的半导体器件的操作的时序图。
图9是图示了根据本公开的另一个实施例的半导体器件的配置的框图。
图10图示了包括在图9的半导体器件中的控制电路的配置。
图11是图示了包括在图9的半导体器件中的内部时钟发生电路的配置的电路图。
图12是图示了根据本公开的另一个实施例的半导体器件的操作的时序图。
具体实施方式
在下文中将参照附图来描述本公开的各种实施例。然而，本文中描述的实施例仅用于说明的目的，并非意在限制本公开的范围。
供作参考，可以提供包括附加组件的实施例。此外，指示信号或电路的状态的逻辑高电平配置或逻辑低电平配置可以根据实施例而改变。此外，可以修改实现相同功能所需的晶体管的配置。即，根据具体情况，PMOS晶体管的配置和NMOS晶体管的配置可以彼此替换。如有必要，可以应用各种晶体管来实现这些配置。
供作参考，可以提供包括附加组件的实施例。此外，指示信号或电路的状态的逻辑高配置或逻辑低配置可以根据实施例而改变。此外，可以修改实现相同功能或操作所需的一个逻辑门或多个逻辑门的配置。即，根据具体情况，一种类型的操作的逻辑门配置和用于相同类型的操作的另一个逻辑门配置可以彼此替换。如有必要，可以应用各种逻辑门来实现这些配置。
此外，信号的逻辑电平可以与所描述的不同或相反。例如，被描述为具有逻辑“高”电平的信号可以可选地具有逻辑“低”电平，而被描述为具有逻辑“低”电平的信号可以可选地具有逻辑“高”电平。
另外，在本公开的描述中，可以使用术语“第一”和“第二”来描述各种组件，但是这些组件不受术语的限制。这些术语可以用来将一个组件与另一个组件区分开。例如，在不脱离本公开的范围的情况下，可以将第一组件称为第二组件，而将第二组件称为第一组件。
参考图1，根据一个实施例的半导体器件可以包括：分频电路10、控制电路20、内部时钟发生电路30以及数据输入和输出(输入/输出)(I/O)电路40。
分频电路10可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第一分频时钟信号至第四分频时钟信号DCLK<1:4>。时钟信号CLK可以是周期性触发的信号。时钟信号CLK可以被提供以同步半导体器件的操作。互补时钟信号CLKB可以是时钟信号CLK的反相信号。第一分频时钟信号至第四分频时钟信号DCLK<1:4>可以通过划分时钟信号CLK和互补时钟信号CLKB的频率以在它们之间具有90度的相位差而产生。分频电路10可以使用包括锁相环(PLL)电路和延迟锁定环(DLL)电路的通用分频电路来实现。尽管图1图示了分频电路10响应于时钟信号CLK而产生第一分频时钟信号至第四分频时钟信号DCLK<1:4>的示例，但是本公开不限于此。例如，由分频电路10产生的分频时钟信号的数量可以根据实施例而被设定为不同。
控制电路20可以同步于第一分频时钟信号DCLK<1>和第三分频时钟信号DCLK<3>，以产生响应于脉冲信号SPUL而被使能的使能信号EN和时段信号CHOP。控制电路20可以产生使能信号EN，该使能信号EN响应于脉冲信号SPUL而被使能并且被设定为具有与第一分频时钟信号DCLK<1>的周期的倍数相对应的使能时段。控制电路20可以产生时段信号CHOP，该时段信号CHOP响应于脉冲信号SPUL而被使能并且被设定为具有与第三分频时钟信号DCLK<3>的周期的倍数相对应的使能时段。脉冲信号SPUL可以在用于将第一输出数据至第四输出数据DOUT<1:4>储存到存储单元区域(未示出)中的写入操作期间以及在用于输出储存在存储单元区域中的第一输出数据至第四输出数据DOUT<1:4>的读取操作期间被使能。
内部时钟发生电路30可以从第一分频时钟信号至第四分频时钟信号DCLK<1:4>产生第一内部时钟信号至第四内部时钟信号ICLK<1:4>。内部时钟发生电路30可以响应于使能信号EN和时段信号CHOP而在产生第四内部时钟信号ICLK<4>之后产生第一内部时钟信号ICLK<1>。内部时钟发生电路30可以在产生第一内部时钟信号ICLK<1>之后产生第二内部时钟信号ICLK<2>。内部时钟发生电路30可以在产生第二内部时钟信号ICLK<2>之后产生第三内部时钟信号ICLK<3>。内部时钟发生电路30可以在产生第三内部时钟信号ICLK<3>之后产生第四内部时钟信号ICLK<4>。第一内部时钟信号ICLK<1>可以在第四内部时钟信号ICLK<4>产生之后产生。第二内部时钟信号ICLK<2>可以在第一内部时钟信号ICLK<1>产生之后产生。第三内部时钟信号ICLK<3>可以在第二内部时钟信号ICLK<2>产生之后产生。第四内部时钟信号ICLK<4>可以在第三内部时钟信号ICLK<3>产生之后产生。
数据I/O电路40可以同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>，以将第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>。数据I/O电路40可以同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>来对准第一输入数据至第四输入数据DIN<1:4>，并且可以将已对准的第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>。尽管本实施例示出了包括在第一输出数据至第四输出数据DOUT<1:4>中的比特位的数量为4的示例，但是包括在输出数据中的比特位的数量可以根据实施例而被设定为不同。
参考图2，分频电路10可以包括第一延迟电路11、第二延迟电路12、第一分频时钟发生电路13、第二分频时钟发生电路14、第三分频时钟发生电路15和第四分频时钟发生电路16。在一个实施例中，例如，第一分频时钟发生电路至第四分频时钟发生电路可以通过触发器F/F来实现。
第一延迟电路11可以将第一分频时钟信号DCLK<1>反相缓冲以产生第一延迟信号DS<1>。第一延迟电路11可以将第一延迟信号DS<1>反相缓冲以产生第二延迟信号DS<2>。在一个实施例中，例如，第一延迟电路11可以被配置为对第一分频时钟信号DCLK<1>执行反相与缓冲操作以输出第一延迟信号DS<1>，然后对第一延迟信号DS<1>执行另一个反相与缓冲操作以产生第二延迟信号DS<2>。在一个实施例中，例如，两个或更多个反相器或等效电路可以被包括在第一延迟电路中。
第二延迟电路12可以将第二分频时钟信号DCLK<2>反相缓冲以产生第三延迟信号DS<3>。第二延迟电路12可以将第三延迟信号DS<3>反相缓冲以产生第四延迟信号DS<4>。在一个实施例中，例如，第二延迟电路12可以被配置为对第二分频时钟信号DCLK<2>执行反相与缓冲操作以输出第三延迟信号DS<3>，然后对第三延迟信号DS<3>执行另一个反相与缓冲操作以产生第四延迟信号DS<4>。在一个实施例中，例如，两个或更多个反相器或等效电路可以被包括在第二延迟电路中。
第一分频时钟发生电路13可以同步于时钟信号CLK，以将第一延迟信号DS<1>输出为第一分频时钟信号DCLK<1>。第一分频时钟发生电路13可以同步于时钟信号CLK的上升沿，以将第一延迟信号DS<1>输出为第一分频时钟信号DCLK<1>。
第二分频时钟发生电路14可以同步于互补时钟信号CLKB，以将第三延迟信号DS<3>输出为第二分频时钟信号DCLK<2>。第二分频时钟发生电路14可以同步于互补时钟信号CLKB的上升沿，以将第三延迟信号DS<3>输出为第二分频时钟信号DCLK<2>。
第三分频时钟发生电路15可以同步于时钟信号CLK，以将第二延迟信号DS<2>输出为第三分频时钟信号DCLK<3>。第三分频时钟发生电路15可以同步于时钟信号CLK的上升沿，以将第二延迟信号DS<2>输出为第三分频时钟信号DCLK<3>。
第四分频时钟发生电路16可以同步于互补时钟信号CLKB，以将第四延迟信号DS<4>输出为第四分频时钟信号DCLK<4>。第四分频时钟发生电路16可以同步于互补时钟信号CLKB的上升沿，以将第四延迟信号DS<4>输出为第四分频时钟信号DCLK<4>。
参考图3，控制电路20可以包括使能信号发生电路21和时段信号发生电路22。
使能信号发生电路21可以包括第一触发器211、第二触发器212、第三触发器213、第四触发器214和第一逻辑电路215。
第一触发器211可以同步于第一分频时钟信号DCLK<1>，以将脉冲信号SPUL输出为第一传输信号TS<1>。如果输入到第一触发器211的脉冲信号SPUL具有逻辑“高”电平，则第一触发器211可以同步于第一分频时钟信号DCLK<1>的上升沿，以产生具有逻辑“高”电平的第一传输信号TS<1>。
第二触发器212可以同步于第一分频时钟信号DCLK<1>，以将第一传输信号TS<1>输出为第二传输信号TS<2>。如果输入到第二触发器212的第一传输信号TS<1>具有逻辑“高”电平，则第二触发器212可以同步于第一分频时钟信号DCLK<1>的上升沿，以产生具有逻辑“高”电平的第二传输信号TS<2>。
第三触发器213可以同步于第一分频时钟信号DCLK<1>，以将第二传输信号TS<2>输出为第三传输信号TS<3>。如果输入到第三触发器213的第二传输信号TS<2>具有逻辑“高”电平，则第三触发器213可以同步于第一分频时钟信号DCLK<1>的上升沿，以产生具有逻辑“高”电平的第三传输信号TS<3>。
第四触发器214可以同步于第一分频时钟信号DCLK<1>，以将第三传输信号TS<3>输出为第四传输信号TS<4>。如果输入到第四触发器214的第三传输信号TS<3>具有逻辑“高”电平，则第四触发器214可以同步于第一分频时钟信号DCLK<1>的上升沿，以产生具有逻辑“高”电平的第四传输信号TS<4>。
第一逻辑电路215可以执行第一传输信号至第四传输信号TS<1:4>的逻辑或操作，以产生使能信号EN。如果第一传输信号至第四传输信号TS<1:4>中的至少一个被产生为具有逻辑“高”电平，则第一逻辑电路215可以产生被使能为具有逻辑“高”电平的使能信号EN。在一个实施例中，例如，第一逻辑电路215可以包括或门或等效电路以实现或操作。
如上所述，使能信号发生电路21可以产生使能信号EN，该使能信号EN响应于脉冲信号SPUL而被使能并且被设定为具有与第一分频时钟信号DCLK<1>的周期的倍数相对应的使能时段。使能信号发生电路21可以产生如下的使能信号EN：如果脉冲信号SPUL被输入，则该使能信号EN被使能为具有逻辑“高”电平，而如果第一传输信号至第四传输信号TS<1:4>全部都被产生为具有逻辑“低”电平，则该使能信号EN被禁止为具有逻辑“低”电平。即，使能信号发生电路21可以产生使能信号EN，该使能信号EN在第一分频时钟信号DCLK<1>的四个周期内被使能。
时段信号发生电路22可以包括第五触发器221、第六触发器222和第二逻辑电路223。
第五触发器221可以同步于第三分频时钟信号DCLK<3>，以将脉冲信号SPUL输出为第五传输信号TS<5>。如果输入到第五触发器221的脉冲信号SPUL具有逻辑“高”电平，则第五触发器221可以同步于第三分频时钟信号DCLK<3>的上升沿，以产生具有逻辑“高”电平的第五传输信号TS<5>。
第六触发器222可以同步于第三分频时钟信号DCLK<3>，以将第五传输信号TS<5>输出为第六传输信号TS<6>。如果输入到第六触发器222的第五传输信号TS<5>具有逻辑“高”电平，则第六触发器222可以同步于第三分频时钟信号DCLK<3>的上升沿，以产生具有逻辑“高”电平的第六传输信号TS<6>。
第二逻辑电路223可以执行第五传输信号和第六传输信号TS<5:6>的逻辑或操作，以产生时段信号CHOP。如果第五传输信号和第六传输信号TS<5:6>中的至少一个被产生为具有逻辑“高”电平，则第二逻辑电路223可以产生被使能为具有逻辑“高”电平的时段信号CHOP。在一个实施例中，例如，第二逻辑电路223可以包括或门或等效电路以实现或操作。
如上所述，时段信号发生电路22可以产生时段信号CHOP，该时段信号CHOP响应于脉冲信号SPUL而被使能并且被设定为具有与第三分频时钟信号DCLK<3>的周期的倍数相对应的使能时段。时段信号发生电路22可以产生如下的时段信号CHOP：如果输入脉冲信号SPUL，则该时段信号CHOP被使能为具有逻辑“高”电平，而如果第五传输信号和第六传输信号TS<5:6>两者都被产生为具有逻辑“低”电平，则该时段信号CHOP被禁止为具有逻辑“低”电平。即，时段信号发生电路22可以产生在第三分频时钟信号DCLK<3>的两个周期内被使能的时段信号CHOP。
参考图4，内部时钟发生电路30可以包括锁存电路31和反馈时钟发生电路32。
锁存电路31可以包括第一锁存器311、第二锁存器312、第三锁存器313和第四锁存器314。
如果第一反馈时钟信号CLK_FD<1>具有第二逻辑电平(例如，逻辑“高电平”)，则第一锁存器311可以锁存第一分频时钟信号DCLK<1>，以将已锁存的第一分频时钟信号DCLK<1>输出为第一内部时钟信号ICLK<1>。如果第一反馈时钟信号CLK_FD<1>具有第一逻辑电平(例如，逻辑“低”电平)，则第一锁存器311可以中断第一分频时钟信号DCLK<1>的输入。如果第一分频时钟信号DCLK<1>具有第一逻辑电平(例如，逻辑“低”电平)，则第一锁存器311可以输出具有第一逻辑电平(例如，逻辑“低”电平)的第一内部时钟信号ICLK<1>。
如果第二反馈时钟信号CLK_FD<2>具有第二逻辑电平(例如，逻辑“高”电平)，则第二锁存器312可以锁存第二分频时钟信号DCLK<2>，以将已锁存的第二分频时钟信号DCLK<2>输出为第二内部时钟信号ICLK<2>。如果第二反馈时钟信号CLK_FD<2>具有第一逻辑电平(例如，逻辑“低”电平)，则第二锁存器312可以中断第二分频时钟信号DCLK<2>的输入。如果第二分频时钟信号DCLK<2>具有第一逻辑电平(例如，逻辑“低”电平)，则第二锁存器312可以输出具有第一逻辑电平(例如，逻辑“低”电平)的第二内部时钟信号ICLK<2>。
如果第三反馈时钟信号CLK_FD<3>具有第二逻辑电平(例如，逻辑“高”电平)，则第三锁存器313可以锁存第三分频时钟信号DCLK<3>，以将已锁存的第三分频时钟信号DCLK<3>输出为第三内部时钟信号ICLK<3>。如果第三反馈时钟信号CLK_FD<3>具有第一逻辑电平(例如，逻辑“低”电平)，则第三锁存器313可以中断第三分频时钟信号DCLK<3>的输入。如果第三分频时钟信号DCLK<3>具有第一逻辑电平(例如，逻辑“低”电平)，则第三锁存器313可以输出具有第一逻辑电平(例如，逻辑“低”电平)的第三内部时钟信号ICLK<3>。
如果第四反馈时钟信号CLK_FD<4>具有第二逻辑电平(例如，逻辑“高”电平)，则第四锁存器314可以锁存第四分频时钟信号DCLK<4>，以将已锁存的第四分频时钟信号DCLK<4>输出为第四内部时钟信号ICLK<4>。如果第四反馈时钟信号CLK_FD<4>具有第一逻辑电平(例如，逻辑“低”电平)，则第四锁存器314可以中断第四分频时钟信号DCLK<4>的输入。如果第四分频时钟信号DCLK<4>具有第一逻辑电平(例如，逻辑“低”电平)，则第四锁存器314可以输出具有第一逻辑电平(例如，逻辑“低”电平)的第四内部时钟信号ICLK<4>。
反馈时钟发生电路32可以包括第三逻辑电路321、第三延迟电路322、第四延迟电路323、第五延迟电路324和第六延迟电路325。
第三逻辑电路321可以响应于使能信号EN和时段信号CHOP而将延迟信号DLY延迟，以将已延迟的延迟信号DLY输出为第一反馈时钟信号CLK_FD<1>。如果使能信号EN被使能为具有逻辑“高”电平并且时段信号CHOP具有逻辑“高”电平，则第三逻辑电路321可以将延迟信号DLY延迟，以将已延迟的延迟信号DLY输出为第一反馈时钟信号CLK_FD<1>。例如，在一个实施例中，第三逻辑电路321可以对时段信号CHOP和延迟信号DLY执行与非操作，以产生结果信号。然后，第三逻辑电路321可以对结果信号和使能信号EN执行与非操作，以将已延迟的延迟信号DLY输出为第一反馈时钟信号CLK_FD<1>。在一个实施例中，例如，一个或更多个与非门可以被包括在第三逻辑电路中。
第三延迟电路322可以将第一内部时钟信号ICLK<1>延迟，以将已延迟的第一内部时钟信号ICLK<1>输出为第二反馈时钟信号CLK_FD<2>。第三延迟电路322可以缓冲第一内部时钟信号ICLK<1>，以将已缓冲的第一内部时钟信号ICLK<1>输出为第二反馈时钟信号CLK_FD<2>。在一个实施例中，例如，第三延迟电路322可以被配置为对第一内部时钟信号ICLK<1>执行反相操作并且输出结果信号。然后，第三延迟电路322可以被配置为对结果信号执行另一个反相操作，以输出第二反馈时钟信号CLK_FD<2>。在一个实施例中，例如，可以使用反相器或等效电路来延迟第一内部时钟信号ICLK<1>，以输出第二反馈时钟信号CLK_FD<2>。
第四延迟电路323可以将第二内部时钟信号ICLK<2>延迟，以将已延迟的第二内部时钟信号ICLK<2>输出为第三反馈时钟信号CLK_FD<3>。第四延迟电路323可以缓冲第二内部时钟信号ICLK<2>，以将已缓冲的第二内部时钟信号ICLK<2>输出为第三反馈时钟信号CLK_FD<3>。在一个实施例中，例如，第四延迟电路323可以被配置为对第二内部时钟信号ICLK<2>执行反相操作并且输出结果信号。然后，第四延迟电路323可以被配置为对结果信号执行另一个反相操作，以输出第三反馈时钟信号CLK_FD<3>。在一个实施例中，例如，可以使用反相器或等效电路来延迟第二内部时钟信号ICLK<2>以输出第三反馈时钟信号CLK_FD<3>。
第五延迟电路324可以将第三内部时钟信号ICLK<3>延迟，以将已延迟的第三内部时钟信号ICLK<3>输出为第四反馈时钟信号CLK_FD<4>。第五延迟电路324可以缓冲第三内部时钟信号ICLK<3>，以将已缓冲的第三内部时钟信号ICLK<3>输出为第四反馈时钟信号CLK_FD<4>。在一个实施例中，例如，第五延迟电路324可以被配置为对第三内部时钟信号ICLK<3>执行反相操作并且输出结果信号。然后，第五延迟电路324可以被配置为对结果信号执行另一个反相操作，以输出第四反馈时钟信号CLK_FD<4>。在一个实施例中，例如，可以使用反相器或等效电路来延迟第三内部时钟信号ICLK<3>，以输出第四反馈时钟信号CLK_FD<4>。
第六延迟电路325可以将第四内部时钟信号ICLK<4>延迟，以将已延迟的第四内部时钟信号ICLK<4>输出为延迟信号DLY。第六延迟电路325可以缓冲第四内部时钟信号ICLK<4>，以将已缓冲的第四内部时钟信号ICLK<4>输出为延迟信号DLY。
参考图5，数据I/O电路40可以包括第一对准电路41、第二对准电路42、第三对准电路43以及第四对准电路44。
如果第一内部时钟信号和第二内部时钟信号ICLK<1:2>中的至少一个未被产生，则第一对准电路41可以执行预充电操作。如果第一内部时钟信号和第二内部时钟信号ICLK<1:2>被产生，则第一对准电路41可以响应于第一输入数据DIN<1>而驱动第一输出数据DOUT<1>。
如果第二内部时钟信号和第三内部时钟信号ICLK<2:3>中的至少一个未被产生，则第二对准电路42可以执行预充电操作。如果第二内部时钟信号和第三内部时钟信号ICLK<2:3>被产生，则第二对准电路42可以响应于第二输入数据DIN<2>而驱动第二输出数据DOUT<2>。
如果第三内部时钟信号和第四内部时钟信号ICLK<3:4>中的至少一个未被产生，则第三对准电路43可以执行预充电操作。如果第三内部时钟信号和第四内部时钟信号ICLK<3:4>被产生，则第三对准电路43可以响应于第三输入数据DIN<3>而驱动第三输出数据DOUT<3>。
如果第一内部时钟信号ICLK<1>和第四内部时钟信号ICLK<4>中的至少一个未被产生，则第四对准电路44可以执行预充电操作。如果第一内部时钟信号ICLK<1>和第四内部时钟信号ICLK<4>被产生，则第四对准电路44可以响应于第四输入数据DIN<4>而驱动第四输出数据DOUT<4>。
参考图6，第一对准电路41可以包括预充电电路411、上拉和下拉(上拉/下拉)信号发生电路412和驱动电路413。
如果第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个未被产生，则预充电电路411可以将第一内部节点nd41和第二内部节点nd42驱动到电源电压VDD的电平。第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个未被产生可以表示第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个具有比接地电压VSS与电源电压VDD之间的参考电平更低的电压电平的时间段。随后将参照图7更全面地描述第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个未被产生的时间段。
如果第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>两者都被产生，则上拉/下拉信号发生电路412可以响应于第一输入数据DIN<1>和第一互补输入数据DINB<1>而产生上拉信号PU和下拉信号PD。如果第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>两者都被产生，第一输入数据DIN<1>具有逻辑“高”电平，而第一互补输入数据DINB<1>具有逻辑“低”电平，则上拉/下拉信号发生电路412可以将第一内部节点nd41下拉至接地电压VSS的电平，以产生具有逻辑“低”电平的上拉信号PU和具有逻辑“低”电平的下拉信号PD。如果第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>两者都被产生，第一输入数据DIN<1>具有逻辑“低”电平，而第一互补输入数据DINB<1>具有逻辑“高”电平，则上拉/下拉信号发生电路412可以将第二内部节点nd42下拉至接地电压VSS的电平，以产生具有逻辑“高”电平的上拉信号PU和具有逻辑“高”电平的下拉信号PD。第一互补输入数据DINB<1>可以被设定为第一输入数据DIN<1>的反相信号。第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>两者都被产生可以表示第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>两者都具有比接地电压VSS与电源电压VDD之间的参考电平更高的电压电平的时间段。随后将参照图7更全面地描述第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>两者都被产生的时间段。
驱动电路413可以响应于上拉信号PU和下拉信号PD而驱动第一输出数据DOUT<1>。如果上拉信号PU具有逻辑“低”电平并且下拉信号PD具有逻辑“低”电平，则驱动电路413可以将第一输出数据DOUT<1>驱动至逻辑“高”电平。如果上拉信号PU具有逻辑“高”电平并且下拉信号PD具有逻辑“高”电平，则驱动电路413可以将第一输出数据DOUT<1>驱动至逻辑“低”电平。
第二对准电路至第四对准电路42、43和44中的每个对准电路可以利用与图6中所示的第一对准电路41相同的电路(除了其输入和输出信号之外)来实现。因此，下文中将省略第二对准电路至第四对准电路42、43和44的详细描述。
下文中将参照图7来描述用于利用预充电操作驱动第一输出数据DOUT<1>的第一对准电路41的操作。
第一时段P1可以表示第一内部时钟信号ICLK<1>被产生为具有逻辑“高”电平的时间段。另外，第一时段P1可以表示第二内部时钟信号ICLK<2>被产生为具有逻辑“高”电平的时间段。在这种情况下，逻辑“高”电平表示比接地电压VSS与电源电压VDD之间的参考电压更高的电压电平。
在第一时段P1期间，第一对准电路41可以同步于具有逻辑“高”电平的第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>，以响应于第一个输入数据DIN<1>而驱动第一输出数据DOUT<1>。
第二时段P2可以表示第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个被产生为具有逻辑“低”电平的时间段。即，第二时段P2可以对应于第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个未被产生的时间段。在这种情况下，逻辑“低”电平表示比接地电压VSS与电源电压VDD之间的参考电压更低的电压电平。
如果第一内部时钟信号ICLK<1>和第二内部时钟信号ICLK<2>中的至少一个未被产生，则第一对准电路41可以执行用于将图6中的第一内部节点nd41和第二内部节点nd42驱动至电源电压VDD的电平的预充电操作。
下文中将参照图8来描述具有上述配置的半导体器件的操作。具体地，在下文中将描述用于同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>来将第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>的半导体器件的操作。
在时间点“T1”处，分频电路10可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第一分频时钟信号DCLK<1>。
反馈时钟发生电路32的第三逻辑电路321可以响应于具有逻辑“低”电平的使能信号EN而产生具有逻辑“高”电平的第一反馈时钟信号CLK_FD<1>。
锁存电路31的第一锁存器311可以响应于具有逻辑“高”电平的第一反馈时钟信号CLK_FD<1>而锁存第一分频时钟信号DCLK<1>，并且可以将已锁存的第一分频时钟信号DCLK<1>输出为第一内部时钟信号ICLK<1>。
在时间点“T2”处，使能信号发生电路21可以响应于脉冲信号SPUL而产生被使能为具有逻辑“高”电平的使能信号EN。使能信号EN可以被设定为具有与第一分频时钟信号DCLK<1>的四个周期相对应的使能时段。
反馈时钟发生电路32的第三延迟电路322可以将第一内部时钟信号ICLK<1>延迟，以产生具有逻辑“高”电平的第二反馈时钟信号CLK_FD<2>。
在时间点“T3”处，分频电路10可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第二分频时钟信号DCLK<2>。
锁存电路31的第二锁存器312可以响应于具有逻辑“高”电平的第二反馈时钟信号CLK_FD<2>而锁存第二分频时钟信号DCLK<2>，并且可以将已锁存的第二分频时钟信号DCLK<2>输出为第二内部时钟信号ICLK<2>。
如果从第一内部时钟信号ICLK<1>产生的第二反馈时钟信号CLK_FD<2>未被产生，则即使第二分频时钟信号DCLK<2>被产生为具有逻辑“高”电平，锁存电路31的第二锁存器312也可以产生具有逻辑“低”电平的第二内部时钟信号ICLK<2>。即，锁存电路31的第二锁存器312可以在产生第一内部时钟信号ICLK<1>之后产生第二内部时钟信号ICLK<2>。
由于产生了第一内部时钟信号和第二内部时钟信号ICLK<1:2>，因此第一对准电路41可以响应于第一输入数据DIN<1>而驱动第一输出数据DOUT<1>。
在时间点“T4”处，反馈时钟发生电路32的第四延迟电路323可以将第二内部时钟信号ICLK<2>延迟，以产生具有逻辑“高”电平的第三反馈时钟信号CLK_FD<3>。
在时间点“T5”处，分频电路10可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第三分频时钟信号DCLK<3>。
锁存电路31的第三锁存器313可以响应于具有逻辑“高”电平的第三反馈时钟信号CLK_FD<3>而锁存第三分频时钟信号DCLK<3>，并且可以将已锁存的第三分频时钟信号DCLK<3>输出为第三内部时钟信号ICLK<3>。
如果从第二内部时钟信号ICLK<2>产生的第三反馈时钟信号CLK_FD<3>未被产生，则即使第三分频时钟信号DCLK<3>被产生为具有逻辑“高”电平，锁存电路31的第三锁存器313也可以产生具有逻辑“低”电平的第三内部时钟信号ICLK<3>。即，锁存电路31的第三锁存器313可以在产生第二内部时钟信号ICLK<2>之后产生第三内部时钟信号ICLK<3>。
由于产生了第二内部时钟信号和第三内部时钟信号ICLK<2:3>，因此第二对准电路42可以响应于第二输入数据DIN<2>而驱动第二输出数据DOUT<2>。
在时间点“T6”处，反馈时钟发生电路32的第五延迟电路324可以将第三内部时钟信号ICLK<3>延迟，以产生具有逻辑“高”电平的第四反馈时钟信号CLK_FD<4>。
在时间点“T7”处，分频电路10可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第四分频时钟信号DCLK<4>。
锁存电路31的第四锁存器314可以响应于具有逻辑“高”电平的第四反馈时钟信号CLK_FD<4>而锁存第四分频时钟信号DCLK<4>，并且可以将已锁存的第四分频时钟信号DCLK<4>输出为第四内部时钟信号ICLK<4>。
如果从第三内部时钟信号ICLK<3>产生的第四反馈时钟信号CLK_FD<4>未被产生，则即使第四分频时钟信号DCLK<4>被产生为具有逻辑“高”电平，锁存电路31的第四锁存器314也可以产生具有逻辑“低”电平的第四内部时钟信号ICLK<4>。即，锁存电路31的第四锁存器314可以在产生第三内部时钟信号ICLK<3>之后产生第四内部时钟信号ICLK<4>。
由于产生了第三内部时钟信号和第四内部时钟信号ICLK<3:4>，因此第三对准电路43可以响应于第三输入数据DIN<3>而驱动第三输出数据DOUT<3>。
在时间点“T8”处，反馈时钟发生电路32的第六延迟电路325可以将第四内部时钟信号ICLK<4>延迟，以产生具有逻辑“高”电平的延迟信号DLY。
在时间点“T9”处，分频电路10可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第一分频时钟信号DCLK<1>。
反馈时钟发生电路32的第三逻辑电路321可以响应于具有逻辑“低”电平的使能信号EN和具有逻辑“高”电平的时段信号CHOP而将延迟信号DLY延迟，以产生具有逻辑“高”电平的第一反馈时钟信号CLK_FD<1>。
锁存电路31的第一锁存器311可以响应于具有逻辑“高”电平的第一反馈时钟信号CLK_FD<1>而锁存第一分频时钟信号DCLK<1>，并且可以将已锁存的第一分频时钟信号DCLK<1>输出为第一内部时钟信号ICLK<1>。
如果从第四内部时钟信号ICLK<4>产生的第一反馈时钟信号CLK_FD<1>未被产生，则即使第一分频时钟信号DCLK<1>被产生为具有逻辑“高”电平，锁存电路31的第一锁存器311也可以产生具有逻辑“低”电平的第一内部时钟信号ICLK<1>。即，锁存电路31的第一锁存器311可以在产生第四内部时钟信号ICLK<4>之后产生第一内部时钟信号ICLK<1>。
由于产生了第一内部时钟信号ICLK<1>和第四内部时钟信号ICLK<4>，因此第四对准电路44可以响应于第四输入数据DIN<4>而驱动第四输出数据DOUT<4>。
在时间点“T9”之后，用于同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>来将第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>的半导体器件的操作可以与参照图8描述的操作相同。因此，在下文中将省略在时间点“T9”之后在半导体器件中执行的操作。
如上所述，根据一个实施例的半导体器件可以通过划分时钟信号的频率来顺序地产生多个内部时钟信号，以清楚地获得用于串行化输出数据的多个内部时钟信号之间的相位差。结果，有可能获得输出数据的足够的有效窗口。
参考图9，根据一个实施例的半导体器件可以包括分频电路50、控制电路60、内部时钟发生电路70和数据I/O电路80。
分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生被周期性触发的第一预时钟信号至第四预时钟信号PCLK<1:4>。分频电路50还可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第一分频时钟信号至第四分频时钟信号DCLK<1:4>。时钟信号CLK可以是被周期性触发的信号。时钟信号CLK可以被提供以同步半导体器件的操作。互补时钟信号CLKB可以是时钟信号CLK的反相信号。第一预时钟信号至第四预时钟信号PCLK<1:4>可以通过划分时钟信号CLK和互补时钟信号CLKB的频率以在它们之间具有90度的相位差而产生。第一分频时钟信号至第四分频时钟信号DCLK<1:4>也可以通过划分时钟信号CLK和互补时钟信号CLKB的频率以在它们之间具有90度的相位差而产生。分频电路50可以利用包括锁相环(PLL)电路和延迟锁定环(DLL)电路的通用分频电路来实现。尽管图9图示了分频电路50响应于时钟信号CLK而产生第一预时钟信号至第四预时钟信号PCLK<1:4>和第一分频时钟信号至第四分频时钟信号DCLK<1:4>的示例，但是本公开不限于此。例如，由分频电路50产生的预时钟信号的数量和分频时钟信号的数量可以根据实施例而被设定为不同。
控制电路60可以产生第一使能信号至第四使能信号EN<1:4>，该第一使能信号至第四使能信号EN<1:4>被设定为具有与第一预时钟信号至第四预时钟信号PCLK<1:4>的周期的倍数相对应的使能时段。控制电路60可以产生第一使能信号EN<1>，该第一使能信号EN<1>响应于脉冲信号SPUL而被使能并且被设定为具有与第三预时钟信号PCLK<3>的周期的倍数相对应的使能时段。控制电路60可以产生第二使能信号EN<2>，该第二使能信号EN<2>响应于脉冲信号SPUL而被使能并且被设定为具有与第四预时钟信号PCLK<4>的周期的倍数相对应的使能时段。控制电路60可以产生第三使能信号EN<3>，该第三使能信号EN<3>响应于脉冲信号SPUL而被使能并且被设定为具有与第一预时钟信号PCLK<1>的周期的倍数相对应的使能时段。控制电路60可以产生第四使能信号EN<4>，该第四使能信号EN<4>响应于脉冲信号SPUL而被使能并且被设定为具有与第二预时钟信号PCLK<2>的周期的倍数相对应的使能时段。第一使能信号至第四使能信号EN<1:4>可以被设定为被顺序地使能。脉冲信号SPUL可以在用于将第一输出数据至第四输出数据DOUT<1:4>储存到存储单元区域(未示出)中的写入操作期间和在用于输出储存在存储单元区域中的第一输出数据至第四输出数据DOUT<1:4>的读取操作期间被使能。
内部时钟发生电路70可以响应于第一使能信号至第四使能信号EN<1:4>而从第一分频时钟信号至第四分频时钟信号DCLK<1:4>产生第一内部时钟信号至第四内部时钟信号ICLK<1:4>。内部时钟发生电路70可以在第一使能信号EN<1>被使能的时间段内从第一分频时钟信号DCLK<1>产生第一内部时钟信号ICLK<1>。内部时钟发生电路70可以在第二使能信号EN<2>被使能的时间段内从第二分频时钟信号DCLK<2>产生第二内部时钟信号ICLK<2>。内部时钟发生电路70可以在第三使能信号EN<3>被使能的时间段内从第三分频时钟信号DCLK<3>产生第三内部时钟信号ICLK<3>。内部时钟发生电路70可以在第四使能信号EN<4>被使能的时间段内从第四分频时钟信号DCLK<4>产生第四内部时钟信号ICLK<4>。
数据I/O电路80可以同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>，以将第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>。数据I/O电路80可以同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>来对准第一输入数据至第四输入数据DIN<1:4>，并且可以将已对准的第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>。尽管本实施例图示了包括在第一输出数据至第四输出数据DOUT<1:4>中的比特位的数量为4的示例，但是包括在输出数据中的比特位的数量可以根据实施例而被设定为不同。数据I/O电路80可以被实现为具有与参照图5描述的数据I/O电路40大致上相同的配置。
参考图10，控制电路60可以包括：第一使能信号发生电路61、第二使能信号发生电路62、第三使能信号发生电路63和第四使能信号发生电路64。
第一使能信号发生电路61可以包括：第一触发器611、第二触发器612、第三触发器613、第四触发器614和逻辑电路615。
第一触发器611可以同步于第三预时钟信号PCLK<3>，以将脉冲信号SPUL输出为第一传输信号TS<1>。如果输入到第一触发器611的脉冲信号SPUL具有逻辑“高”电平，则第一触发器611可以同步于第三预时钟信号PCLK<3>的上升沿，以产生具有逻辑“高”电平的第一传输信号TS<1>。
第二触发器612可以同步于第三预时钟信号PCLK<3>，以将第一传输信号TS<1>输出为第二传输信号TS<2>。如果输入到第二触发器612的第一传输信号TS<1>具有逻辑“高”电平，则第二触发器612可以同步于第三预时钟信号PCLK<3>的上升沿，以产生具有逻辑“高”电平的第二传输信号TS<2>。
第三触发器613可以同步于第三预时钟信号PCLK<3>，以将第二传输信号TS<2>输出为第三传输信号TS<3>。如果输入到第三触发器613的第二传输信号TS<2>具有逻辑“高”电平，则第三触发器613可以同步于第三预时钟信号PCLK<3>的上升沿，以产生具有逻辑“高”电平的第三传输信号TS<3>。
第四触发器614可以同步于第三预时钟信号PCLK<3>，以将第三传输信号TS<3>输出为第四传输信号TS<4>。如果输入到第四触发器614的第三传输信号TS<3>具有逻辑“高”电平，则第四触发器614可以同步于第三预时钟信号PCLK<3>的上升沿，以产生具有逻辑“高”电平的第四传输信号TS<4>。
逻辑电路615可以执行第一传输信号至第四传输信号TS<1:4>的逻辑或操作，以产生第一使能信号EN<1>。如果第一传输信号至第四传输信号TS<1:4>中的至少一个被产生为具有逻辑“高”电平，则逻辑电路615可以产生被使能为具有逻辑“高”电平的第一使能信号EN<1>。在一个实施例中，例如，逻辑电路615可以包括或门或者等效电路以实现或操作。
如上所述，第一使能信号发生电路61可以产生第一使能信号EN<1>，该第一使能信号EN<1>响应于脉冲信号SPUL而被使能并且被设定为具有与第三预时钟信号PCLK<3>的周期的倍数相对应的使能时段。第一使能信号发生电路61可以产生如下的第一使能信号EN<1>：如果输入脉冲信号SPUL，则该第一使能信号EN<1>被使能为具有逻辑“高”电平，而如果第一传输信号至第四传输信号TS<1:4>的全部都被产生为具有逻辑“低”电平，则该第一使能信号EN<1>被禁止为具有逻辑“低”电平。
第二使能信号发生电路至第四使能信号发生电路62、63和64中的每个使能信号发生电路可以利用与第一使能信号发生电路61相同的电路(除了其输入和输出信号之外)来实现。因此，下文中将省略第二使能信号发生电路至第四使能信号发生电路62、63和64的详细描述。
参考图11，内部时钟发生电路70可以包括：第一内部时钟发生电路71、第二内部时钟发生电路72、第三内部时钟发生电路73和第四内部时钟发生电路74。
第一内部时钟发生电路71可以响应于第一使能信号EN<1>而缓冲第一分频时钟信号DCLK<1>，以产生第一内部时钟信号ICLK<1>。第一内部时钟发生电路71可以在第一使能信号EN<1>被使能为具有逻辑“高”电平的时间段内缓冲第一分频时钟信号DCLK<1>，以产生第一内部时钟信号ICLK<1>。在一个实施例中，例如，可以对第一分频时钟信号DCLK<1>和第一使能信号EN<1>执行与非操作，然后可以对结果信号执行反相与缓冲操作以产生第一内部时钟信号ICLK<1>。在一个实施例中，例如，第一内部时钟发生电路71可以包括用于执行与非操作、反相操作和缓冲操作的与非门和反相缓冲器，或者可以包括用于执行与非操作、反相操作和缓冲操作的等效电路。
第二内部时钟发生电路72可以响应于第二使能信号EN<2>而缓冲第二分频时钟信号DCLK<2>，以产生第二内部时钟信号ICLK<2>。第二内部时钟发生电路72可以在第二使能信号EN<2>被使能为具有逻辑“高”电平的时间段内缓冲第二分频时钟信号DCLK<2>，以产生第二内部时钟信号ICLK<2>。在一个实施例中，例如，可以对第二分频时钟信号DCLK<2>和第二使能信号EN<2>执行与非操作，然后可以对结果信号执行反相与缓冲操作，以产生第二内部时钟信号ICLK<2>。在一个实施例中，例如，第二内部时钟发生电路72可以包括用于执行与非操作、反相操作和缓冲操作的与非门和反相缓冲器，或者可以包括用于执行与非操作、反相操作和缓冲操作的等效电路。
第三内部时钟发生电路73可以响应于第三使能信号EN<3>而缓冲第三分频时钟信号DCLK<3>，以产生第三内部时钟信号ICLK<3>。第三内部时钟发生电路73可以在第三使能信号EN<3>被使能为具有逻辑“高”电平的时间段内缓冲第三分频时钟信号DCLK<3>，以产生第三内部时钟信号ICLK<3>。在一个实施例中，例如，可以对第三分频时钟信号DCLK<3>和第三使能信号EN<3>执行与非操作，然后可以对结果信号执行反相与缓冲操作，以产生第三内部时钟信号ICLK<3>。在一个实施例中，例如，第三内部时钟发生电路73可以包括用于执行与非操作、反相操作和缓冲操作的与非门和反相缓冲器，或者可以包括用于执行与非操作、反相操作和缓冲操作的等效电路。
第四内部时钟发生电路74可以响应于第四使能信号EN<4>而缓冲第四分频时钟信号DCLK<4>，以产生第四内部时钟信号ICLK<4>。第四内部时钟发生电路74可以在第四使能信号EN<4>被使能为具有逻辑“高”电平的时间段内缓冲第四分频时钟信号DCLK<4>，以产生第四内部时钟信号ICLK<4>。在一个实施例中，例如，可以对第四分频时钟信号DCLK<4>和第四使能信号EN<4>执行与非操作，然后可以对结果信号执行反相与缓冲操作，以产生第四内部时钟信号ICLK<4>。在一个实施例中，例如，第四内部时钟发生电路74可以包括用于执行与非操作、反相操作和缓冲操作的与非门和反相缓冲器，或者可以包括用于执行与非操作、反相操作和缓冲操作的等效电路。
在下文中将参照图12来描述图9中所示的半导体器件的操作。具体地，在下文中将描述用于同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>来将第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>的半导体器件的操作。
首先，在时间点“T11”之前，分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生被周期性触发的第一预时钟信号至第四预时钟信号PCLK<1:4>。
在时间点“T11”处，第一使能信号发生电路61可以产生同步于第三预时钟信号PCLK<3>的第一使能信号EN<1>，并且同步于第三预时钟信号PCLK<3>的第一使能信号EN<1>可以响应于脉冲信号SPUL而被使能为具有逻辑“高”电平。
在时间点“T12”处，第二使能信号发生电路62可以产生同步于第四预时钟信号PCLK<4>的第二使能信号EN<2>，并且同步于第四预时钟信号PCLK<4>的第二使能信号EN<2>可以响应于脉冲信号SPUL而被使能为具有逻辑“高”电平。
在时间点“T13”处，第三使能信号发生电路63可以产生同步于第一预时钟信号PCLK<1>的第三使能信号EN<3>，并且同步于第一预时钟信号PCLK<1>的第三使能信号EN<3>可以响应于脉冲信号SPUL而被使能为具有逻辑“高”电平。
分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第一分频时钟信号DCLK<1>。
第一内部时钟发生电路71可以响应于具有逻辑“高”电平的第一使能信号EN<1>而缓冲第一分频时钟信号DCLK<1>，以产生第一内部时钟信号ICLK<1>。
在时间点“T14”处，第四使能信号发生电路64可以产生同步于第二预先时钟信号PCLK<2>的第四使能信号EN<4>，并且同步于第二预时钟信号PCLK<2>的第四使能信号EN<4>可以响应于脉冲信号SPUL而被使能为具有逻辑“高”电平。
分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第二分频时钟信号DCLK<2>。
第二内部时钟发生电路72可以响应于具有逻辑“高”电平的第二使能信号EN<2>而缓冲第二分频时钟信号DCLK<2>，以产生第二内部时钟信号ICLK<2>。
由于产生了第一内部时钟信号和第二内部时钟信号ICLK<1:2>，因此数据I/O电路80的第一对准电路(未示出)可以响应于第一输入数据DIN<1>而驱动第一输出数据DOUT<1>。
在时间点“T15”处，分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第三分频时钟信号DCLK<3>。
第三内部时钟发生电路73可以响应于具有逻辑“高”电平的第三使能信号EN<3>而缓冲第三分频时钟信号DCLK<3>，以产生第三内部时钟信号ICLK<3>。
由于产生了第二内部时钟信号和第三内部时钟信号ICLK<2:3>，因此数据I/O电路80的第二对准电路(未示出)可以响应于第二输入数据DIN<2>而驱动第二输出数据DOUT<2>。
在时间点“T16”处，分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第四分频时钟信号DCLK<4>。
第四内部时钟发生电路74可以响应于具有逻辑“高”电平的第四使能信号EN<4>而缓冲第四分频时钟信号DCLK<4>，以产生第四内部时钟信号ICLK<4>。
由于产生了第三内部时钟信号和第四内部时钟信号ICLK<3:4>，因此数据I/O电路80的第三对准电路(未示出)可以响应于第三输入数据DIN<3>而驱动第三输出数据DOUT<3>。
在时间点“T17”处，分频电路50可以划分由外部设备提供的时钟信号CLK和互补时钟信号CLKB的频率，以产生第一分频时钟信号DCLK<1>。
第一内部时钟发生电路71可以响应于具有逻辑“高”电平的第一使能信号EN<1>而缓冲第一分频时钟信号DCLK<1>，以产生第一内部时钟信号ICLK<1>。
由于产生了第一内部时钟信号ICLK<1>和第四内部时钟信号ICLK<4>，因此数据I/O电路80的第四对准电路(未示出)可以响应于第四输入数据DIN<4>而驱动第四输出数据DOUT<4>。
在时间点“T17”之后，用于同步于第一内部时钟信号至第四内部时钟信号ICLK<1:4>来将第一输入数据至第四输入数据DIN<1:4>输出为第一输出数据至第四输出数据DOUT<1:4>的半导体器件的操作可以与参照图12描述的操作相同。因此，在下文中将省略在时间点“T17”之后在半导体器件中执行的操作。
如上所述，根据另一个实施例的半导体器件可以仅在使能信号的使能时段期间划分时钟信号的频率以产生内部时钟信号。由此，可以稳定地产生内部时钟信号。

Claims (19)

1.一种半导体器件，其包括：
分频电路，其被配置为划分由外部设备提供的时钟信号的频率，以产生第一分频时钟信号至第四分频时钟信号；
内部时钟发生电路，其被配置为从第一分频时钟信号至第四分频时钟信号产生第一内部时钟信号至第四内部时钟信号；以及
数据输入和输出I/O电路，其被配置为同步于第一内部时钟信号至第四内部时钟信号来将输入数据输出为输出数据；
其中，第一内部时钟信号在第四内部时钟信号产生之后产生，第二内部时钟信号在第一内部时钟信号产生之后产生，第三内部时钟信号在第二内部时钟信号产生之后产生，以及第四内部时钟信号在第三内部时钟信号产生之后产生。
2.根据权利要求1所述的半导体器件，
其中，第一分频时钟信号至第四分频时钟信号通过划分从半导体器件外部提供的时钟信号的频率来产生；以及
其中，第一分频时钟信号至第四分频时钟信号被产生为具有不同的相位。
3.根据权利要求1所述的半导体器件，其中，内部时钟发生电路包括：
锁存电路，其被配置为响应于第一反馈时钟信号至第四反馈时钟信号而锁存第一分频时钟信号至第四分频时钟信号，以将已锁存的第一分频时钟信号至第四分频时钟信号输出为第一内部时钟信号至第四内部时钟信号；以及
反馈时钟发生电路，其被配置为将第一内部时钟信号至第四内部时钟信号延迟，以产生第一反馈时钟信号至第四反馈时钟信号。
4.根据权利要求3所述的半导体器件，其中，锁存电路包括：
第一锁存器，其被配置为如果第一反馈时钟信号具有第二逻辑电平，则锁存第一分频时钟信号，以将已锁存的第一分频时钟信号输出为第一内部时钟信号，所述第一锁存器被配置为如果第一反馈时钟信号具有第一逻辑电平，则中断第一分频时钟信号的输入，以及所述第一锁存器被配置为如果第一分频时钟信号具有第一逻辑电平，则输出具有第一逻辑电平的第一内部时钟信号；
第二锁存器，其被配置为如果第二反馈时钟信号具有第二逻辑电平，则锁存第二分频时钟信号，以将已锁存的第二分频时钟信号输出为第二内部时钟信号，所述第二锁存器被配置为如果第二反馈时钟信号具有第一逻辑电平，则中断第二分频时钟信号的输入，以及所述第二锁存器被配置为如果第二分频时钟信号具有第一逻辑电平，则输出具有第一逻辑电平的第二内部时钟信号；
第三锁存器，其被配置为如果第三反馈时钟信号具有第二逻辑电平，则锁存第三分频时钟信号，以将已锁存的第三分频时钟信号输出为第三内部时钟信号，所述第三锁存器被配置为如果第三反馈时钟信号具有第一逻辑电平，则中断第三分频时钟信号的输入，以及所述第三锁存器被配置为如果第三分频时钟信号具有第一逻辑电平，则输出具有第一逻辑电平的第三内部时钟信号；以及
第四锁存器，其被配置为如果第四反馈时钟信号具有第二逻辑电平，则锁存第四分频时钟信号，以将已锁存的第四分频时钟信号输出为第四内部时钟信号，所述第四锁存器被配置为如果第四反馈时钟信号具有第一逻辑电平，则中断第四分频时钟信号的输入，以及所述第四锁存器被配置为如果第四分频时钟信号具有第一逻辑电平，则输出具有第一逻辑电平的第四内部时钟信号。
5.根据权利要求3所述的半导体器件，其中，反馈时钟发生电路包括：
逻辑电路，其被配置为响应于使能信号和时段信号而将延迟信号延迟，以将已延迟的延迟信号输出为第一反馈时钟信号；
第一延迟电路，其被配置为将第一内部时钟信号延迟，以将已延迟的第一内部时钟信号输出为第二反馈时钟信号；
第二延迟电路，其被配置为将第二内部时钟信号延迟，以将已延迟的第二内部时钟信号输出为第三反馈时钟信号；
第三延迟电路，其被配置为将第三内部时钟信号延迟，以将已延迟的第三内部时钟信号输出为第四反馈时钟信号；以及
第四延迟电路，其被配置为将第四内部时钟信号延迟，以将已延迟的第四内部时钟信号输出为延迟信号。
6.根据权利要求5所述的半导体器件，还包括控制电路，所述控制电路被配置为：同步于第一分频时钟信号和第三分频时钟信号，以产生响应于脉冲信号而被使能的使能信号和时段信号，所述脉冲信号在用于储存所述输出数据的写入操作和输出所述输出数据的读取操作期间被使能。
7.根据权利要求6所述的半导体器件，其中，控制电路包括：
使能信号发生电路，其被配置为产生使能信号，所述使能信号响应于脉冲信号而被使能并且被设定为具有与第一分频时钟信号的周期的倍数相对应的使能时段；以及
时段信号发生电路，其被配置为产生时段信号，所述时段信号响应于脉冲信号而被使能并且被设定为具有与第三分频时钟信号的周期的倍数相对应的使能时段。
8.根据权利要求1所述的半导体器件，
其中，输入数据包括第一输入数据至第四输入数据；
其中，输出数据包括第一输出数据至第四输出数据；以及
其中，数据I/O电路同步于第一内部时钟信号以将第一输入数据输出为第一输出数据，所述数据I/O电路同步于第二内部时钟信号以将第二输入数据输出为第二输出数据，所述数据I/O电路同步于第三内部时钟信号以将第三输入数据输出为第三输出数据，以及所述数据I/O电路同步于第四内部时钟信号以将第四输入数据输出为第四输出数据。
9.根据权利要求1所述的半导体器件，
其中，输入数据包括第一输入数据至第四输入数据；
其中，输出数据包括第一输出数据至第四输出数据；以及
其中，数据I/O电路包括：
第一对准电路，其被配置为如果第一内部时钟信号和第二内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第一对准电路被配置为如果第一内部时钟信号和第二内部时钟信号被产生，则响应于第一输入数据而驱动第一输出数据；
第二对准电路，其被配置为如果第二内部时钟信号和第三内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第二对准电路被配置为如果第二内部时钟信号和第三内部时钟信号被产生，则响应于第二输入数据而驱动第二输出数据；
第三对准电路，其被配置为如果第三内部时钟信号和第四内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第三对准电路被配置为如果第三内部时钟信号和第四内部时钟信号被产生，则响应于第三输入数据而驱动第三输出数据；以及
第四对准电路，其被配置为如果第一内部时钟信号和第四内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第四对准电路被配置为如果第一内部时钟信号和第四内部时钟信号被产生，则响应于第四输入数据而驱动第四输出数据。
10.根据权利要求1所述的半导体器件，其中，分频电路包括：
第五延迟电路，其被配置为将第一分频时钟信号进行反相缓冲以产生第一延迟信号，并且被配置为将第一延迟信号进行反相缓冲以产生第二延迟信号；
第六延迟电路，其被配置为将第二分频时钟信号进行反相缓冲以产生第三延迟信号，并且被配置为将第三延迟信号进行反相缓冲以产生第四延迟信号；
第一分频时钟发生电路，其被配置为同步于时钟信号，以将第一延迟信号输出为第一分频时钟信号；
第二分频时钟发生电路，其被配置为同步于时钟信号的反相信号，以将第三延迟信号输出为第二分频时钟信号；
第三分频时钟发生电路，其被配置为同步于时钟信号，以将第二延迟信号输出为第三分频时钟信号；以及
第四分频时钟发生电路，其被配置为同步于时钟信号的反相信号，以将第四延迟信号输出为第四分频时钟信号。
11.一种半导体器件，包括：
控制电路，其被配置为基于脉冲信号来产生第一使能信号至第四使能信号，所述第一使能信号至第四使能信号被设定为具有与第一预时钟信号至第四预时钟信号的周期的倍数相对应的使能时段；
内部时钟发生电路，其被配置为基于第一使能信号至第四使能信号来从第一分频时钟信号至第四分频时钟信号产生第一内部时钟信号至第四内部时钟信号；以及
数据输入和输出I/O电路，其被配置为同步于第一内部时钟信号至第四内部时钟信号来将输入数据输出为输出数据，
其中，第一内部时钟信号在第一使能信号的使能时段期间来产生，第二内部时钟信号在第二使能信号的使能时段期间来产生，第三内部时钟信号在第三使能信号的使能时段期间来产生，以及第四内部时钟信号在第四使能信号的使能时段期间来产生。
12.根据权利要求11所述的半导体器件，其中，脉冲信号在用于储存所述输出数据的写入操作和输出所述输出数据的读取操作期间被使能。
13.根据权利要求11所述的半导体器件，
其中，第一预时钟信号至第四预时钟信号通过划分从半导体器件外部提供的时钟信号的频率来产生；以及
其中，第一预时钟信号至第四预时钟信号被周期性触发以具有不同的相位。
14.根据权利要求11所述的半导体器件，
其中，第一分频时钟信号至第四分频时钟信号通过划分从半导体器件外部提供的时钟信号的频率来产生；以及
其中，第一分频时钟信号至第四分频时钟信号被产生为具有不同的相位。
15.根据权利要求11所述的半导体器件，其中，第一使能信号至第四使能信号被顺序地使能。
16.根据权利要求11所述的半导体器件，其中，控制电路包括：
第一使能信号发生电路，其被配置为产生第一使能信号，所述第一使能信号响应于脉冲信号而被使能并且被设定为具有与第三预时钟信号的周期的倍数相对应的使能时段；
第二使能信号发生电路，其被配置为产生第二使能信号，所述第二使能信号响应于脉冲信号而被使能并且被设定为具有与第四预时钟信号的周期的倍数相对应的使能时段；
第三使能信号发生电路，其被配置为产生第三使能信号，所述第三使能信号响应于脉冲信号而被使能并且被设定为具有与第一预时钟信号的周期的倍数相对应的使能时段；以及
第四使能信号发生电路，其被配置为产生第四使能信号，所述第四使能信号响应于脉冲信号而被使能并且被设定为具有与第二预时钟信号的周期的倍数相对应的使能时段。
17.根据权利要求11所述的半导体器件，其中，内部时钟发生电路包括：
第一内部时钟发生电路，其被配置为响应于第一使能信号而缓冲第一分频时钟信号以产生第一内部时钟信号；
第二内部时钟发生电路，其被配置为响应于第二使能信号而缓冲第二分频时钟信号以产生第二内部时钟信号；
第三内部时钟发生电路，其被配置为响应于第三使能信号而缓冲第三分频时钟信号以产生第三内部时钟信号；以及
第四内部时钟发生电路，其被配置为响应于第四使能信号而缓冲第四分频时钟信号以产生第四内部时钟信号。
18.根据权利要求11所述的半导体器件，
其中，输入数据包括第一输入数据至第四输入数据；
其中，输出数据包括第一输出数据至第四输出数据；以及
其中，数据I/O电路同步于第一内部时钟信号，以将第一输入数据输出为第一输出数据，所述数据I/O电路同步于第二内部时钟信号，以将第二输入数据输出为第二输出数据，所述数据I/O电路同步于第三内部时钟信号，以将第三输入数据输出为第三输出数据，以及所述数据I/O电路同步于第四内部时钟信号，以将第四输入数据输出为第四输出数据。
19.根据权利要求11所述的半导体器件，
其中，输入数据包括第一输入数据至第四输入数据；
其中，输出数据包括第一输出数据至第四输出数据；以及
其中，数据I/O电路包括：
第一对准电路，其被配置为如果第一内部时钟信号和第二内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第一对准电路被配置为如果第一内部时钟信号和第二内部时钟信号被产生，则响应于第一输入数据而驱动第一输出数据；
第二对准电路，其被配置为如果第二内部时钟信号和第三内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第二对准电路被配置为如果第二内部时钟信号和第三内部时钟信号被产生，则响应于第二输入数据而驱动第二输出数据；
第三对准电路，其被配置为如果第三内部时钟信号和第四内部时钟信号中的至少一个未被产生，则执行预充电操作，并且所述第三对准电路被配置为如果第三内部时钟信号和第四内部时钟信号被产生，则响应于第三输入数据而驱动第三输出数据；以及
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