KR20220056497A - 동기 회로, 이를 이용하는 직렬화기 및 데이터 출력 회로 - Google Patents
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Abstract
동기 회로는 프리차지 회로 및 신호 구동 회로를 포함할 수 있다. 상기 프리차지 회로는 출력 노드를 제 1 로직 레벨로 프리차지시킬 수 있다. 상기 신호 구동 회로는 상기 제 1 클럭 신호보다 앞선 위상을 갖는 상기 제 2 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨을 감지하고, 상기 제 1 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨에 따라 출력 노드를 제 2 로직 레벨로 구동할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 동기 회로, 직렬화기 및 이를 이용하는 전송 회로에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 반도체 장치들은 버스 및/또는 신호 전송 라인으로 연결되어, 상기 클럭 신호 및 상기 데이터를 전송 및 수신할 수 있다. 상기 데이터는 데이터 버스를 통해 전송될 수 있고, 상기 데이터 버스를 통해 직렬 데이터가 전송될 수 있다. 반면, 반도체 장치들 내부에서는 한번에 처리되는 데이터의 양을 증가시키기 위해, 병렬 데이터를 사용한다. 따라서, 반도체 장치들은 상기 데이터 버스를 통해 수신된 직렬 데이터를 병렬 데이터로 변환하는 병렬화기를 구비하고, 상기 데이터 버스로 직렬 데이터를 출력하기 위해 병렬 데이터를 직렬 데이터로 변환하는 직렬화기를 구비한다. 상기 직렬화기는 복수의 데이터를 서로 다른 위상을 갖는 클럭 신호에 동기시켜 상기 복수의 데이터가 하나씩 순차적으로 출력될 수 있도록 한다. 상기 직렬화기는 복수의 데이터를 서로 다른 위상의 클럭에 동기시키는 동작을 수행하는 다수의 멀티플렉서를 포함할 수 있다. 종래에는 상기 멀티플렉서에 구비되는 소자의 스테이지 개수가 많기 때문에, 직렬화기의 출력 노드의 로드를 증가시켰다. 출력 노드의 로드가 증가하면, 직렬화기의 출력 신호의 슬로프가 감소되고 직렬화기가 고속 동작을 수행할 수 없다.
본 발명의 실시예는 서로 다른 위상을 갖는 두 개의 클럭 신호에 동기하여 하나의 입력 신호를 출력하는 동기 회로, 이를 이용하는 직렬화기 및 데이터 출력 회로를 제공할 수 있다.
본 발명의 실시예는 보다 앞선 위상을 갖는 클럭 신호에 동기하여 입력 신호의 로직 레벨을 감지하고, 보다 늦은 위상을 갖는 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨에 따라 출력 신호를 생성할 수 있는 동기 회로, 이를 이용하는 직렬화기 및 데이터 출력 회로를 제공할 수 있다.
본 발명의 실시예에 따른 동기 회로는 출력 노드를 제 1 로직 레벨로 프리차지시키는 프리차지 회로; 및 제 1 클럭 신호, 상기 제 1 클럭 신호보다 앞선 위상을 갖는 제 2 클럭 신호 및 입력 신호를 수신하고, 상기 제 2 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨을 감지하고, 상기 제 1 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨에 따라 출력 노드를 제 2 로직 레벨로 구동하는 신호 구동 회로를 포함할 수 있다.
본 발명의 실시예에 따른 동기 회로는 인에이블 신호에 기초하여 출력 노드를 제 1 로직 레벨로 구동하는 풀업 드라이버; 입력 신호 및 제 2 클럭 신호에 기초하여 풀다운 제어 신호를 제 1 로직 레벨로 구동하는 풀업 제어 드라이버; 제 1 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 제 1 풀다운 제어 드라이버; 상기 제 2 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 제 2 풀다운 제어 드라이버; 및 상기 풀다운 제어 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 풀다운 드라이버를 포함하고, 상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 앞선 위상을 가질 수 있다.
본 발명의 실시예에 따른 직렬화기는 제 1 클럭 신호 및 상기 제 1 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 제 4 클럭 신호에 기초하여 제 1 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 1 동기 회로; 제 2 클럭 신호 및 상기 제 2 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 1 클럭 신호에 기초하여 제 2 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 2 동기 회로; 제 3 클럭 신호 및 상기 제 3 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 2 클럭 신호에 기초하여 제 3 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 3 동기 회로; 및 제 4 클럭 신호 및 상기 제 3 클럭 신호에 기초하여 제 4 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 4 동기 회로를 포함할 수 있다.
본 발명의 실시예에 따른 직렬화기는 출력 노드를 제 1 로직 레벨로 프리차지시키는 프리차지 회로; 제 1 클럭 신호, 상기 제 1 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 제 4 클럭 신호 및 제 1 입력 신호를 수신하고, 상기 제 4 클럭 신호의 폴링 에지에서 상기 제 1 입력 신호의 로직 레벨을 감지하며, 상기 제 1 클럭 신호의 폴링 에지로부터 상기 제 4 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 1 데이터 신호의 로직 레벨에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 1 동기 회로; 제 2 클럭 신호, 상기 제 2 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 1 클럭 신호 및 제 2 입력 신호를 수신하고, 상기 제 1 클럭 신호의 폴링 에지에서 상기 제 2 입력 신호의 로직 레벨을 감지하며, 상기 제 2 클럭 신호의 폴링 에지로부터 상기 제 1 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 2 입력 신호의 로직 레벨 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 2 동기 회로; 제 3 클럭 신호, 상기 제 3 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 2 클럭 신호 및 제 3 입력 신호를 수신하고, 상기 제 2 클럭 신호의 폴링 에지에서 상기 제 3 입력 신호의 로직 레벨을 감지하며, 상기 제 3 클럭 신호의 폴링 에지로부터 상기 제 2 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 3 입력 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 3 동기 회로; 및 제 4 클럭 신호, 상기 제 3 클럭 신호 및 제 4 입력 신호를 수신하고, 상기 제 3 클럭 신호의 폴링 에지에서 상기 제 4 입력 신호의 로직 레벨을 감지하고, 상기 제 4 클럭 신호의 폴링 에지로부터 상기 제 3 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 4 입력 신호의 로직 레벨에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 4 동기 회로를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 출력 회로는 순차적으로 단위 위상만큼 위상 차이를 갖는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호에 기초하여 복수의 데이터 신호를 직렬 데이터 신호로 출력하는 직렬화기; 상기 직렬 데이터 신호에 기초하여 출력 제어 신호를 생성하는 프리 드라이버; 및 상기 출력 제어 신호에 기초하여 데이터 전송 라인을 제 1 로직 레벨 및 제 2 로직 레벨로 구동하는 메인 드라이버를 포함할 수 있다. 상기 직렬화기는, 상기 제 1 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 1 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 1 동기 회로; 상기 제 2 클럭 신호 및 상기 제 1 클럭 신호에 기초하여 제 2 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 2 동기 회로; 상기 제 3 클럭 신호 및 상기 제 2 클럭 신호에 기초하여 제 3 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 3 동기 회로; 및 상기 제 4 클럭 신호 및 상기 제 3 클럭 신호에 기초하여 제 4 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 4 동기 회로를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 출력 회로는 순차적으로 단위 위상만큼 위상 차이를 갖는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호에 기초하여 복수의 데이터 신호를 직렬 데이터 신호로 출력하는 직렬화기; 상기 직렬 데이터 신호에 기초하여 출력 제어 신호를 생성하는 프리 드라이버; 및 상기 출력 제어 신호에 기초하여 데이터 전송 라인을 제 1 로직 레벨 및 제 2 로직 레벨로 구동하는 메인 드라이버를 포함할 수 있다. 상기 직렬화기는 상기 직렬 데이터 신호가 출력되는 출력 노드를 제 1 로직 레벨로 프리차지시키는 프리차지 회로; 상기 제 1 클럭 신호, 상기 제 4 클럭 신호 및 제 1 데이터 신호를 수신하고, 상기 제 1 클럭 신호의 폴링 에지로부터 상기 제 4 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 1 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 1 동기 회로; 상기 제 2 클럭 신호, 상기 제 1 클럭 신호 및 제 2 데이터 신호를 수신하고, 상기 제 2 클럭 신호의 폴링 에지로부터 상기 제 1 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 2 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 2 동기 회로; 상기 제 3 클럭 신호, 상기 제 2 클럭 신호 및 제 3 데이터 신호를 수신하고, 상기 제 3 클럭 신호의 폴링 에지로부터 상기 제 2 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 3 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 3 동기 회로; 및 상기 제 4 클럭 신호, 상기 제 3 클럭 신호 및 제 4 데이터 신호를 수신하고, 상기 제 4 클럭 신호의 폴링 에지로부터 상기 제 3 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 4 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 4 동기 회로를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 출력 회로는 순차적으로 단위 위상만큼 위상 차이를 갖는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호에 기초하여 복수의 데이터 신호를 제 1 직렬 데이터 신호로 순차적으로 출력하는 제 1 직렬화기; 상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 3 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 상기 복수의 데이터 신호를 제 2 직렬 데이터 신호로 순차적으로 출력하는 제 2 직렬화기; 상기 제 1 직렬 데이터 신호에 기초하여 제 1 출력 제어를 생성하고, 상기 제 2 직렬 데이터 신호에 기초하여 제 2 출력 제어 신호를 생성하는 프리드라이버; 및 상기 제 1 및 제 2 출력 제어 신호에 기초하여 데이터 전송 라인을 제 1 로직 레벨 및 제 2 로직 레벨로 구동하는 메인 드라이버를 포함할 수 있다.
본 발명의 실시예는 직렬화기를 구성하는 스테이지 개수를 최소화시켜 변동성을 감소시키고 출력 신호의 품질을 개선할 수 있다. 또한, 동기 회로 및 직렬화기가 동작하는데 필요한 전류 소모를 최소화시킬 수 있다. 따라서, 반도체 장치의 동작 속도 및 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 제 1 동기 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 제 1 동기 회로의 동작을 보여주는 타이밍도이다.
도 4는 도 1에 도시된 듀티 보정 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 직렬화기의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 데이터 출력 회로의 구성을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 데이터 출력 회로의 구성을 보여주는 도면이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 메인 드라이버의 구성을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 제 1 동기 회로의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 제 1 동기 회로의 동작을 보여주는 타이밍도이다.
도 4는 도 1에 도시된 듀티 보정 회로의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 직렬화기의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 직렬화기의 구성을 보여주는 도면이다.
도 7은 본 발명의 실시예에 따른 데이터 출력 회로의 구성을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 데이터 출력 회로의 구성을 보여주는 도면이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 메인 드라이버의 구성을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 직렬화기(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 직렬화기(100)는 제 1 클럭 신호(CK1), 제 2 클럭 신호(CK2), 제 3 클럭 신호(CK3) 및 제 4 클럭 신호(CK4)에 기초하여 복수의 입력 신호를 출력 신호(OUT)로 순차적으로 출력할 수 있다. 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)는 서로 동일한 주파수를 가질 수 있다. 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)는 순차적으로 단위 위상만큼 위상 차이를 가질 수 있다. 상기 제 1 클럭 신호(CK1)는 상기 제 2 클럭 신호(CK2)보다 상기 단위 위상만큼 앞선 위상을 가질 수 있다. 상기 제 2 클럭 신호(CK2)는 상기 제 3 클럭 신호(CK3)보다 상기 단위 위상만큼 앞선 위상을 가질 수 있다. 상기 제 3 클럭 신호(CK3)는 상기 제 4 클럭 신호(CK4)보다 상기 단위 위상만큼 앞선 위상을 가질 수 있다. 상기 제 4 클럭 신호(CK4)는 상기 제 1 클럭 신호(CK1)보다 상기 단위 위상만큼 앞선 위상을 가질 수 있다. 상기 단위 위상은 90도에 대응할 수 있고, 상기 제 1 클럭 신호(CK1)의 1/4주기에 대응할 수 있다. 상기 복수의 입력 신호는 적어도 2개의 입력 신호를 포함할 수 있다. 설명의 명확성을 위해, 상기 직렬화기(100)는 상기 직렬화기(100)가 포함하는 동기 회로의 개수에 대응하는 입력 신호를 수신하는 것을 예시하기로 한다.
상기 직렬화기(100)는 제 1 동기 회로(110), 제 2 동기 회로(120), 제 3 동기 회로(130) 및 제 4 동기 회로(140)를 포함할 수 있다. 상기 제 1 동기 회로(110)는 상기 제 1 클럭 신호(CK1), 상기 제 4 클럭 신호(CK4) 및 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 2 동기 회로(120)는 상기 제 2 클럭 신호(CK2), 상기 제 1 클럭 신호(CK1) 및 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 3 동기 회로(130)는 상기 제 3 클럭 신호(CK3), 상기 제 2 클럭 신호(CK2) 및 제 3 입력 신호(IN3)를 수신할 수 있다. 상기 제 4 동기 회로(140)는 상기 제 4 클럭 신호(CK4), 상기 제 3 클럭 신호(CK3) 및 제 4 입력 신호(IN4)를 수신할 수 있다. 상기 제 1 내지 제 4 동기 회로(110, 120, 130, 140)는 출력 노드(ON)와 공통으로 연결될 수 있다. 상기 출력 노드(ON)를 통해 상기 출력 신호(OUT)가 생성될 수 있다. 상기 제 1 내지 제 4 동기 회로(110, 120, 130, 140)는 각각 상기 제 1 내지 제 4 입력 신호(IN1, IN2, IN3, IN4)를 상기 출력 신호(OUT)로 순차적으로 출력할 수 있다. 상기 제 1 내지 제 4 입력 신호(IN1, IN2, IN3, IN4)는 각각 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)에 동기되는 타이밍을 가질 수 있다. 상기 제 1 내지 제 4 입력 신호(IN1, IN2, IN3, IN4)는 각각 복수의 정보를 포함할 수 있고, 상기 복수의 정보는 소정의 UI (unit interval)마다 변화될 수 있다. 소정의 UI 는 상기 제 1 클럭 신호(CK1)의 1주기에 대응할 수 있다.
상기 제 1 동기 회로(110)는 상기 제 1 및 제 4 클럭 신호(CK1, CK4)에 기초하여 상기 제 1 입력 신호(IN1)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 동기 회로(110)는 앞선 위상을 갖는 상기 제 4 클럭 신호(CK4)에 동기하여 상기 제 1 입력 신호(IN1)의 로직 레벨을 감지하고, 상기 제 1 클럭 신호(CK1)에 동기하여 상기 제 1 입력 신호(IN1)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 동기 회로(110)는 상기 제 4 클럭 신호(CK4)의 폴링 에지에서 상기 제 1 입력 신호(IN1)의 로직 레벨을 감지할 수 있다. 상기 제 1 동기 회로(110)는 상기 제 1 클럭 신호(CLK1)의 폴링 에지로부터 상기 제 4 클럭 신호(CLK4)의 라이징 에지 사이의 구간에서 상기 제 1 입력 신호(IN1)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 동기 회로(110)는 상기 출력 노드(ON)를 프리차지 시키고, 상기 제 1 및 제 4 클럭 신호(CK1, CK4)의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 1 입력 신호(IN1)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 예를 들어, 상기 제 1 로직 레벨은 로직 하이 레벨일 수 있고, 상기 제 2 로직 레벨은 로직 로우 레벨일 수 있다. 상기 제 1 동기 회로(110)는 동작 중에 계속해서 상기 출력 노드(ON)를 로직 하이 레벨로 프리차지 시키고, 상기 제 1 및 제 4 클럭 신호(CK1, CK4)가 모두 로직 로우 레벨인 구간에서 상기 제 1 입력 신호(IN1)가 로직 로우 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하고, 상기 제 1 입력 신호(IN1)가 로직 하이 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하지 않을 수 있다.
상기 제 2 동기 회로(120)는 상기 제 2 및 제 1 클럭 신호(CK2, CK1)에 기초하여 상기 제 2 입력 신호(IN2)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 2 동기 회로(120)는 앞선 위상을 갖는 상기 제 1 클럭 신호(CK1)에 동기하여 상기 제 2 입력 신호(IN2)의 로직 레벨을 감지하고, 상기 제 2 클럭 신호(CK2)에 동기하여 상기 제 2 입력 신호(IN2)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 2 동기 회로(120)는 상기 제 1 클럭 신호(CK1)의 폴링 에지에서 상기 제 2 입력 신호(IN2)의 로직 레벨을 감지할 수 있다. 상기 제 2 동기 회로(120)는 상기 제 2 클럭 신호(CK2)의 폴링 에지로부터 상기 제 1 클럭 신호(CK1)의 라이징 에지 사이의 구간에서 상기 제 2 입력 신호(IN2)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 2 동기 회로(120)는 상기 출력 노드(ON)를 프리차지 시키고, 상기 제 2 및 제 1 클럭 신호(CK2, CK1)의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 2 입력 신호(IN2)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 2 동기 회로(120)는 동작 중에 계속해서 상기 출력 노드(ON)를 로직 하이 레벨로 프리차지 시키고, 상기 제 2 및 제 1 클럭 신호(CK2, CK1)가 모두 로직 로우 레벨인 구간에서 상기 제 2 입력 신호(IN2)가 로직 로우 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하고, 상기 제 2 입력 신호(IN2)가 로직 하이 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하지 않을 수 있다.
상기 제 3 동기 회로(130)는 상기 제 3 및 제 2 클럭 신호(CK3, CK2)에 기초하여 상기 제 3 입력 신호(IN3)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 3 동기 회로(130)는 앞선 위상을 갖는 상기 제 2 클럭 신호(CK2)에 동기하여 상기 제 3 입력 신호(IN3)의 로직 레벨을 감지하고, 상기 제 3 클럭 신호(CK3)에 동기하여 상기 제 3 입력 신호(IN3)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 3 동기 회로(130)는 상기 제 2 클럭 신호(CK2)의 폴링 에지에서 상기 제 3 입력 신호(IN3)의 로직 레벨을 감지할 수 있다. 상기 제 3 동기 회로(130)는 상기 제 3 클럭 신호(CK3)의 폴링 에지로부터 상기 제 2 클럭 신호(CK2)의 라이징 에지 사이의 구간에서 상기 제 3 입력 신호(IN3)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 3 동기 회로(130)는 상기 출력 노드(ON)를 프리차지 시키고, 상기 제 3 및 제 2 클럭 신호(CK3, CK2)의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 3 입력 신호(IN3)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 3 동기 회로(130)는 동작 중에 계속해서 상기 출력 노드(ON)를 로직 하이 레벨로 프리차지 시키고, 상기 제 3 및 제 2 클럭 신호(CK3, CK2)가 모두 로직 로우 레벨인 구간에서 상기 제 3 입력 신호(IN3)가 로직 로우 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하고, 상기 제 3 입력 신호(IN3)가 로직 하이 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하지 않을 수 있다.
상기 제 4 동기 회로(140)는 상기 제 4 및 제 3 클럭 신호(CK4, CK3)에 기초하여 상기 제 4 입력 신호(IN4)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 4 동기 회로(140)는 앞선 위상을 갖는 상기 제 3 클럭 신호(CK3)에 동기하여 상기 제 4 입력 신호(IN4)의 로직 레벨을 감지하고, 상기 제 4 클럭 신호(CK4)에 동기하여 상기 제 4 입력 신호(IN4)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 4 동기 회로(140)는 상기 제 3 클럭 신호(CK3)의 폴링 에지에서 상기 제 4 입력 신호(IN4)의 로직 레벨을 감지할 수 있다. 상기 제 4 동기 회로(140)는 상기 제 4 클럭 신호(CK4)의 폴링 에지로부터 상기 제 3 클럭 신호(CK3)의 라이징 에지 사이의 구간에서 상기 제 4 입력 신호(IN4)에 대응하는 로직 레벨을 갖는 상기 출력 신호(OUT)를 생성할 수 있다. 상기 제 4 동기 회로(140)는 상기 출력 노드(ON)를 프리차지 시키고, 상기 제 4 및 제 3 클럭 신호(CK4, CK3)의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 4 입력 신호(IN4)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 4 동기 회로(140)는 동작 중에 계속해서 상기 출력 노드(ON)를 로직 하이 레벨로 프리차지 시키고, 상기 제 4 및 제 3 클럭 신호(CK4, CK3)가 모두 로직 로우 레벨인 구간에서 상기 제 4 입력 신호(IN4)가 로직 로우 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하고, 상기 제 4 입력 신호(IN4)가 로직 하이 레벨이면 상기 출력 노드(ON)를 상기 로직 로우 레벨로 구동하지 않을 수 있다.
상기 직렬화기(100)는 듀티 보정 회로(150)를 더 포함할 수 있다. 상기 듀티 보정 회로(150)는 상기 출력 노드(ON)에 연결될 수 있다. 상기 듀티 보정 회로(150)는 상기 듀티 제어 신호(DC<1:n>, n은 2 이상의 정수)를 수신하고, 상기 듀티 제어 신호(DC<1:n>)에 기초하여 상기 출력 노드(ON)로부터 출력되는 출력 신호(OUT)의 위상을 조절할 수 있다. 상기 듀티 제어 신호(DC<1:n>)는 상기 직렬화기(100)로부터 출력되는 상기 출력 신호(OUT)의 듀티 비를 모니터링하여 동적으로 변화되는 값을 가질 수도 있고, 상기 직렬화기(100)의 동작 특성을 고려하여 미리 설정된 값을 가질 수도 있다. 상기 직렬화기(100)는 등화 회로(160)를 더 포함할 수 있다. 상기 등화 회로(160)는 상기 출력 노드(ON)에 대한 프리 엠파시스 (pre-emphasis) 및/또는 디엠파시스 (de-emphasis)를 수행할 수 있다. 상기 등화 회로(160)는 어느 하나의 입력 신호에 기초하여 변화되는 상기 출력 노드(ON)의 전압 레벨에 기초하여 상기 출력 노드(ON)의 전압 레벨을 추가적으로 변화시킬 수 있다. 상기 등화 회로(160)는 공지된 어떠한 등화 회로, 프리 엠파시스 회로, 또는 디엠파시스 회로를 포함할 수 있다. 상기 직렬화기(100)는 출력 버퍼 회로(170)를 더 포함할 수 있다. 상기 출력 버퍼 회로(170)는 상기 출력 노드(ON)와 연결되어 상기 출력 신호(OUT)를 버퍼링할 수 있다. 상기 출력 버퍼 회로(170)는 짝수 개의 인버터를 포함할 수 있다.
도 2는 도 1에 도시된 제 1 동기 회로(110)의 구성을 보여주는 도면이다. 상기 제 2 내지 제 4 동기 회로(120, 130, 140)는 입력되는 신호를 제외하고, 상기 제 1 동기 회로(110)와 동일한 구성을 가질 수 있다. 도 2를 참조하면, 상기 제 1 동기 회로(110)는 프리차지 회로(210) 및 신호 구동 회로(220)를 포함할 수 있다. 상기 프리차지 회로(210)는 상기 제 1 동기 회로(110)가 동작하는 중에 상기 출력 노드(ON)를 프리차지시킬 수 있다. 상기 프리차지 회로(210)는 상기 출력 노드(ON)를 상기 제 1 로직 레벨로 프리차지시킬 수 있다. 상기 신호 구동 회로(220)는 상기 제 1 클럭 신호(CK1), 상기 제 4 클럭 신호(CK4) 및 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 신호 구동 회로(220)는 상기 제 1 및 제 4 클럭 신호(CK1, CK4)의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 1 입력 신호(IN1)에 기초하여 상기 출력 노드(ON)를 선택적으로 제 2 로직 레벨로 구동할 수 있다. 상기 신호 구동 회로(220)는 상기 제 1 입력 신호(IN1)가 제 1 로직 레벨을 가질 때, 상기 출력 노드(ON)를 제 2 로직 레벨로 구동하지 않을 수 있다. 상기 신호 구동 회로(220)는 상기 제 1 입력 신호(IN1)가 제 2 로직 레벨을 가질 때, 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 신호 구동 회로(220)가 상기 출력 노드(ON)를 제 2 로직 레벨로 구동하는 구동력은 상기 프리차지 회로(210)가 상기 출력 노드(ON)를 프리차지시키는 구동력보다 클 수 있다.
상기 프리차지 회로(210)는 제 1 트랜지스터(T21)를 포함할 수 있다. 상기 제 1 트랜지스터(T21)는 제 1 전압(V1)이 공급되는 단자와 상기 출력 노드(ON) 사이에 연결되고, 게이트로 인에이블 신호(ENB)를 수신할 수 있다. 상기 제 1 전압(V1)은 로직 하이 레벨로 판단될 수 있도록 충분히 높은 전압 레벨을 가질 수 있다. 상기 인에이블 신호(ENB)는 상기 제 1 동기 회로(110)가 동작하는 동안 계속해서 인에이블될 수 있다. 상기 제 1 트랜지스터(T21)는 상기 인에이블 신호(ENB)에 기초하여 상기 출력 노드(ON)를 상기 제 1 전압(V1)으로 풀업 구동하는 풀업 드라이버일 수 있다. 상기 제 1 트랜지스터(T21)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)는 상기 인에이블 신호(ENB)가 로직 로우 레벨로 인에이블되었을 때, 상기 제 1 전압(V1)을 상기 출력 노드(ON)로 제공하여 상기 출력 노드(ON)를 상기 제 1 전압(V1)의 전압 레벨로 프리차지시킬 수 있다.
상기 신호 구동 회로(220)는 풀다운 제어 회로(221) 및 풀다운 드라이버(222)를 포함할 수 있다. 상기 풀다운 제어 회로(221)는 상기 제 1 클럭 신호(CK1), 상기 제 4 클럭 신호(CK4) 및 상기 제 1 입력 신호(IN1)를 수신하여 풀다운 제어 신호(COND)를 생성할 수 있다. 상기 풀다운 제어 회로(221)는 상기 제 1 및 제 4 클럭 신호(CK1, CK4)가 모두 제 2 로직 레벨인 구간에서 상기 제 1 입력 신호(IN1)의 로직 레벨에 따라 상기 풀다운 제어 신호(COND)를 생성할 수 있다. 상기 풀다운 제어 회로(221)는 상기 제 1 및 제 4 클럭 신호(CK1, CK4) 중 어느 하나가 로직 하이 레벨인 구간에서 상기 풀다운 제어 신호(COND)를 제 2 로직 레벨로 구동할 수 있다. 상기 풀다운 제어 회로(221)는 상기 제 1 및 제 4 클럭 신호(CK1, CK2)가 모두 제 2 로직 레벨이고 상기 제 1 입력 신호(IN1)의 로직 레벨이 제 2 로직 레벨일 때, 상기 풀다운 제어 신호(COND)를 제 1 로직 레벨로 구동할 수 있다. 상기 풀다운 제어 회로(221)는 상기 제 1 및 제 4 클럭 신호(CK1, CK4)가 모두 제 2 로직 레벨이고 상기 제 1 입력 신호(IN1)의 로직 레벨이 제 1 로직 레벨일 때, 상기 풀다운 제어 신호(COND)를 구동하지 않고 상기 풀다운 제어 신호(COND)가 생성되는 노드를 플로팅시킬 수 있다.
상기 풀다운 제어 회로(221)는 풀업 제어 드라이버(221-1), 제 1 풀다운 제어 드라이버(221-2) 및 제 2 풀다운 제어 드라이버(221-3)를 포함할 수 있다. 상기 풀업 제어 드라이버(221-1)는 상기 제 1 입력 신호(IN1) 및 상기 제 4 클럭 신호(CK4)를 수신하고, 상기 제 1 입력 신호(IN1) 및 상기 제 4 클럭 신호(CK4)에 기초하여 상기 풀다운 제어 신호(COND)를 제 1 로직 레벨로 구동할 수 있다. 상기 풀다운 제어 회로(221)는 상기 제 4 클럭 신호(CK4)에 동기하여 상기 제 1 입력 신호(IN1)의 로직 레벨을 감지하고, 상기 제 1 입력 신호(IN1)의 로직 레벨에 따라 상기 풀다운 제어 신호(COND)를 제 1 로직 레벨로 구동할 수 있다. 상기 풀업 제어 드라이버(221-1)는 상기 제 1 입력 신호(IN1)가 제 1 로직 레벨이거나 상기 제 4 클럭 신호(CK4)가 제 1 로직 레벨인 구간에서 상기 풀다운 제어 신호(COND)를 제 1 로직 레벨로 구동하지 않을 수 있다. 상기 풀업 제어 드라이버(221-1)는 상기 제 4 클럭 신호(CK4)가 제 2 로직 레벨인 구간에서 상기 제 1 입력 신호(IN1)가 제 2 로직 레벨일 때 상기 풀다운 제어 신호(COND)를 제 1 로직 레벨로 구동할 수 있다.
상기 제 1 풀다운 제어 드라이버(221-2)는 상기 제 1 클럭 신호(CK1)를 수신할 수 있다. 상기 제 1 풀다운 제어 드라이버(221-2)는 상기 제 1 클럭 신호(CK1)가 제 1 로직 레벨인 구간에서 상기 풀다운 제어 신호(COND)를 제 2 로직 레벨로 구동할 수 있다, 상기 제 1 풀다운 제어 드라이버(221-2)는 상기 제 1 클럭 신호(CK2)가 제 2 로직 레벨인 구간에서 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. 상기 제 2 풀다운 제어 드라이버(221-3)는 상기 제 4 클럭 신호(CK4)를 수신할 수 있다. 상기 제 2 풀다운 제어 드라이버(221-3)는 상기 제 4 클럭 신호(CK4)가 제 1 로직 레벨인 구간에서 상기 풀다운 제어 신호(COND)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 2 풀다운 제어 드라이버(221-3)는 상기 제 4 클럭 신호(CK4)가 제 2 로직 레벨인 구간에서 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. 상기 제 1 및 제 2 풀다운 제어 드라이버(221-2, 221-3)각각이 상기 풀다운 제어 신호(COND)를 제 2 로직 레벨로 구동하는 구동력은 상기 풀업 제어 드라이버(221-1)가 상기 풀다운 제어 신호(COND)를 제 1 로직 레벨로 구동하는 구동력보다 클 수 있다.
상기 풀다운 드라이버(222)는 상기 풀다운 제어 신호(COND)를 수신하고, 상기 풀다운 제어 신호(COND)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 예를 들어, 상기 풀다운 드라이버(222)는 상기 풀다운 제어 신호(COND)가 제 2 로직 레벨이거나 플로팅되었을 때, 상기 출력 노드(ON)를 제 2 로직 레벨로 구동하지 않을 수 있다. 상기 풀다운 드라이버(222)는 상기 풀다운 제어 신호(COND)가 제 1 로직 레벨일 때, 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 풀다운 드라이버(222)가 상기 출력 노드(ON)를 제 2 로직 레벨로 구동하는 구동력은 상기 프리차지 회로(210)가 상기 출력 노드(ON)를 프리차지시키는 구동력보다 클 수 있다.
상기 풀업 제어 드라이버(221-1)는 노어 게이트(NR), 인버터(INV) 및 제 2 트랜지스터(T22)를 포함할 수 있다. 노어 게이트(NR)는 상기 제 1 입력 신호(N1) 및 상기 제 4 클럭 신호(CK4)를 수신할 수 있다. 상기 인버터(INV)는 상기 노어 게이트(NR)의 출력을 수신하고, 상기 노어 게이트(NR)의 출력을 반전 구동하여 풀업 제어 신호(CONP)를 출력할 수 있다. 상기 노어 게이트(NR) 및 상기 인버터(INV)는 오어 게이트로 동작하여 상기 제 1 입력 신호(IN1) 및 상기 제 4 클럭 신호(CK4) 중 어느 하나가 로직 하이 레벨일 때 로직 하이 레벨을 갖는 신호를 출력할 수 있다. 상기 노어 게이트(NR) 및 상기 인버터(INV)는 상기 제 1 입력 신호(IN1) 및 상기 제 4 클럭 신호(CK4)가 모두 로직 로우 레벨일 때 로직 로우 레벨을 갖는 신호를 출력할 수 있다. 따라서, 상기 노어 게이트(NR) 및 인버터(INV)는 상기 제 4 클럭 신호(CK4)가 로직 로우 레벨로 천이했을 때 상기 제 1 입력 신호(IN1)의 로직 레벨에 따라 상기 풀업 제어 신호(CONP)의 로직 레벨을 변화시킬 수 있다. 상기 제 2 트랜지스터는(T22) P 채널 모스 트랜지스터일 수 있다. 상기 제 2 트랜지스터(T22)의 게이트는 상기 인버터(INV)의 출력을 수신하고, 상기 제 2 트랜지스터(T22)의 소스는 상기 제 1 전압(V1)을 수신하며, 상기 제 2 트랜지스터(T22)의 드레인은 상기 풀다운 제어 신호(COND)가 생성되는 노드와 연결될 수 있다.
상기 제 1 풀다운 제어 드라이버(221-2)는 제 3 트랜지스터(T23)를 포함할 수 있다. 상기 제 3 트랜지스터(T23)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(T23)의 게이트는 상기 제 1 클럭 신호(CK1)를 수신하고, 상기 제 3 트랜지스터(T23)의 드레인은 상기 풀다운 제어 신호(COND)가 생성되는 노드와 연결되며, 상기 제 3 트랜지스터(T23)의 소스는 제 2 전압(V2)을 수신할 수 있다. 상기 제 2 전압(V2)은 상기 제 1 전압(V1)보다 낮은 전압 레벨을 가질 수 있고, 로직 로우 레벨로 판단될 수 있도록 충분히 낮은 전압 레벨을 가질 수 있다. 상기 제 3 트랜지스터(T23)는 상기 제 1 클럭 신호(CK1)가 로직 하이 레벨일 때 상기 풀다운 제어 신호(COND)를 상기 제 2 전압(V2)으로 구동하고, 상기 제 1 클럭 신호(CK1)가 로직 로우 레벨일 때 상기 풀다운 제어 신호(COND)가 생성되는 노드를 플로팅시킬 수 있다.
상기 제 2 풀다운 제어 드라이버(221-3)는 제 4 트랜지스터(T24)를 포함할 수 있다. 상기 제 4 트랜지스터(T24)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 4 트랜지스터(T24)의 게이트는 상기 제 4 클럭 신호(CK4)를 수신하고, 상기 제 4 트랜지스터(T24)의 드레인은 상기 풀다운 제어 신호(COND)가 생성되는 노드와 연결되며, 상기 제 4 트랜지스터(T24)의 소스는 상기 제 2 전압(V2)을 수신할 수 있다. 상기 제 4 트랜지스터(T24)는 상기 제 1 클럭 신호(CK1)가 로직 하이 레벨일 때 상기 풀다운 제어 신호(COND)를 상기 제 2 전압으로 구동하고, 상기 제 1 클럭 신호(CK1)가 로직 로우 레벨일 때 상기 풀다운 제어 신호(COND)가 생성되는 노드를 플로팅시킬 수 있다. 상기 제 3 및 제 4 트랜지스터(T23, T24)의 사이즈 및/또는 전류 구동력은 상기 제 2 트랜지스터(T22)의 사이즈 및/쪼는 전류 구동력보다 클 수 있다.
상기 풀다운 드라이버(222)는 제 5 트랜지스터(T25)를 포함할 수 있다. 상기 제 5 트랜지스터(T25)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(T25)의 게이트는 상기 풀다운 제어 신호(COND)를 수신하고, 상기 제 5 트랜지스터(T25)의 드레인은 상기 출력 노드(ON)와 연결되며, 상기 제 5 트랜지스터(T25)의 소스는 상기 제 2 전압(V2)을 수신할 수 있다. 상기 제 5 트랜지스터(T25)는 상기 풀다운 제어 신호(COND)가 로직 하이 레벨일 때 상기 출력 노드(ON)를 상기 제 2 전압(V2)을 구동하고, 상기 풀다운 제어 신호(COND)가 로직 로우 레벨일 때 상기 출력 노드(ON)를 구동하지 않을 수 있다. 상기 제 5 트랜지스터(T25)의 사이즈 및/또는 전류 구동력은 상기 제 1 트랜지스터(T21)의 사이즈 및/또는 전류 구동력보다 클 수 있다.
도 3은 도 2에 도시된 제 1 동기 회로(110)의 동작을 보여주는 타이밍도이다. 도 2 및 도 3을 참조하여 상기 제 1 동기 회로(110)의 동작을 설명하면 다음과 같다. 상기 제 1 입력 신호(IN1)는 4UI (unit interval)를 가질 수 있다. 1UI는 상기 제 1 클럭 신호(CK1)의 1/4주기에 대응할 수 있고, 4UI는 상기 제 1 클럭 신호(CK1)의 1주기에 대응할 수 있다. 상기 제 1 입력 신호(IN1)는 4UI 마다 서로 다른 정보를 포함할 수 있다. 상기 서로 다른 정보는 동일한 로직 레벨을 가질 수도 있고, 다른 로직 레벨을 가질 수도 있다. 예를 들어, 첫 번째 4UI 동안 상기 제 1 입력 신호(IN1)는 로직 하이 레벨 및 로직 로우 레벨 중 어느 하나를 가질 수 있고, 두 번째 4UI 동안 동일한 로직 레벨로 유지되거나 다른 로직 레벨로 변화될 수 있다. 상기 제 1 입력 신호(IN1)는 첫 번째 4UI 동안 (즉, T1에서 T5) 로직 하이 레벨(H)이고, 두 번째 4UI 동안 (즉, T5에서 T9) 로직 로우 레벨(L)인 경우를 예시하기로 한다. 상기 제 1 클럭 신호(CK1)는 상기 제 1 입력 신호(IN1)에 동기될 수 있다. 예를 들어, 상기 제 1 클럭 신호(CK1)의 라이징 에지는 상기 제 1 입력 신호(IN1)의 4UI가 시작되는 타이밍 (즉, T1 및 T5)에 동기될 수 있다. T1에서 상기 프리차지 회로(210)는 상기 출력 노드(ON)를 로직 하이 레벨로 프리차지시킬 수 있다. T1에서 T2까지 상기 제 4 클럭 신호(CK4)는 로직 하이 레벨이므로, 상기 풀업 제어 신호(CONP)는 로직 하이 레벨일 수 있다. T2에서, 상기 제 4 클럭 신호(CK4)는 로직 로우 레벨로 천이하지만, 상기 제 1 입력 신호(IN1)가 로직 하이 레벨이므로, 상기 풀업 제어 신호(CONP)는 로직 하이 레벨을 계속 유지될 수 있다. 따라서, 상기 풀업 제어 드라이버(221-1)는 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. T1에서 T3까지 상기 제 1 클럭 신호(CK1)는 로직 하이 레벨이므로, 상기 제 1 풀다운 제어 드라이버(221-2)는 상기 풀다운 제어 신호(COND)를 로직 로우 레벨로 구동할 수 있다. T1에서 T2까지와 T4에서 T5까지 상기 제 4 클럭 신호(CK4)는 로직 하이 레벨이므로, 상기 제 2 풀다운 제어 드라이버(221-3)는 상기 풀다운 제어 신호(COND)를 로직 로우 레벨로 구동할 수 있다. T3에서, 상기 제 1 클럭 신호(CK1)는 로직 로우 레벨로 천이하므로 상기 제 1 및 제 2 풀다운 드라이버(221-2, 221-3)는 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. 하지만, 상기 풀업 제어 신호(CONP)가 로직 하이 레벨로 유지되어 상기 풀업 제어 드라이버(221-1)도 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. 따라서, T3와 T4 사이에서, 상기 풀다운 제어 신호(COND)는 플로팅되고 (고 임피던스 (Hi-Z) 상태를 유지함), 상기 풀다운 드라이버(222)는 상기 출력 노드(ON)를 로직 로우 레벨로 구동하지 않을 수 있다. T3와 T4 사이에서 상기 출력 노드(ON)의 전압 레벨은 로직 하이 레벨로 유지되고, 상기 출력 신호(OUT)의 로직 레벨은 로직 하이 레벨(H)로 정의될 수 있다. T4에서 T5까지 상기 제 4 클럭 신호(CK4)는 로직 하이 레벨이므로, 상기 풀다운 제어 신호(COND)는 로직 로우 레벨로 구동되고, 상기 출력 노드(ON)는 상기 프리차지 회로(210)에 의해 로직 하이 레벨로 다시 프리차지될 수 있다.
T5에서 T6까지는 상기 제 4 클럭 신호(CK4)가 로직 하이 레벨이므로, 상기 풀업 제어 신호는 로직 하이 레벨을 유지하고 풀업 제어 드라이버(221-1)는 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. 또한, T5에서 T7까지 상기 제 1 및 제 2 풀다운 제어 드라이버(221-2, 221-3)는 상기 풀다운 제어 신호(COND)를 로직 로우 레벨로 구동할 수 있다. T6에서, 상기 제 4 클럭 신호(CK4)가 로직 로우 레벨로 천이하면, 상기 풀업 제어 드라이버(221-1)는 상기 제 1 입력 신호(IN1)의 로직 레벨에 따라 상기 풀업 제어 신호(CONP)를 로직 로우 레벨로 천이시킬 수 있다. T6과 T8 사이에서, 상기 제 4 클럭 신호(CK4)가 로직 로우 레벨이고 상기 제 1 입력 신호(IN1)가 로직 로우 레벨이므로, 상기 풀업 제어 신호(CONP)는 로직 로우 레벨이 될 수 있다. 상기 제 1 입력 신호(IN1) 및 상기 제 4 클럭 신호(CK4)의 진행에는 상기 노어 게이트(NR) 및 상기 인버터(INV)에 의해 지연이 발생하므로, 실제로 상기 풀업 제어 신호(CONP)는 T6과 T7에서 로직 로우 레벨로 천이하고, T8과 T9 사이에서 로직 하이 레벨로 천이할 수 있다. 따라서, 상기 풀업 제어 드라이버(221-1)는 상기 풀다운 제어 신호(COND)를 로직 하이 레벨로 구동할 수 있다. 하지만, 상기 제 2 풀다운 제어 드라이버(221-2)는 상기 풀다운 제어 신호(COND)를 로직 로우 레벨로 계속 구동하므로, 상기 풀다운 제어 신호(COND)는 로직 로우 레벨을 유지할 수 있다. T7에서, 상기 제 1 클럭 신호(CK1)가 로직 로우 레벨로 천이하면, 상기 제 1 풀다운 제어 드라이버(221-2)는 상기 풀다운 제어 신호(COND)를 구동하지 않을 수 있다. 따라서, T7과 T8 사이에서, 상기 풀다운 제어 신호(COND)는 상기 풀업 제어 드라이버(221-1)에 의해 로직 하이 레벨이 될 수 있다. 상기 풀다운 드라이버(222)는 상기 풀다운 제어 신호(COND)에 기초하여 상기 출력 노드(ON)를 로직 로우 레벨로 구동하고, 상기 출력 신호(OUT)의 로직 레벨은 로직 로우 레벨(L)로 정의될 수 있다. T8에서, 상기 제 4 클럭 신호(CK4)는 로직 하이 레벨이 되고, 상기 풀다운 제어 신호(COND)는 다시 로직 로우 레벨이 될 수 있다. 따라서, 상기 프리차지 회로(210)는 상기 출력 노드(ON)를 로직 하이 레벨로 프리차지시킬 수 있다.
상기 제 1 동기 회로(110)는 상기 제 1 클럭 신호(CK1)보다 앞선 위상을 갖는 제 4 클럭 신호(CK4)가 로직 로우 레벨일 때, 제 1 입력 신호(IN1)의 로직 레벨에 따라 상기 풀다운 제어 신호(COND)를 로직 하이 레벨로 구동할 수 있다. 이후, 상기 제 1 클럭 신호(CK1)가 로직 로우 레벨로 천이하는 시점에서 상기 풀다운 제어 신호(COND)에 의해 상기 풀다운 드라이버(222)가 구동되도록 함으로써 상기 제 1 입력 신호(IN1)의 로직 레벨에 대응하는 로직 레벨을 갖는 출력 신호(OUT)를 정확하게 생성할 수 있다. 즉, 상기 풀업 제어 신호(CONP)는 제 4 클럭 신호(CK4)에 기초하여 2UI를 가질 수 있기 때문에 풀다운 제어 신호(COND)의 전압 레벨을 변화시키기 위한 충분한 시간 마진을 확보할 수 있고, 상기 제 1 클럭 신호(CK1)가 로직 로우 레벨로 천이되는 시점에 상기 풀다운 드라이버(222)가 상기 출력 노드(ON)를 로직 로우 레벨로 구동하도록 하므로, 상기 제 1 동기 회로(110)의 동작 신뢰성을 향상시킬 수 있다. 또한, 상기 제 1 동기 회로(110)는 상기 제 1 클럭 신호(CK1)가 단지 2개의 소자 (즉, 제 4 트랜지스터(T24) 및 제 5 트랜지스터(T25))만을 경유하여 출력 노드(ON)의 전압 레벨 변화에 영향을 미치는 구조를 갖기 때문에, 빠른 동작 속도를 가질 수 있다. 더 나아가, 상기 풀다운 드라이버(222)는 상기 제 1 및 제 4 클럭 신호(CK1, CK4)가 모두 로우 레벨인 구간에서만 턴온되고 그 이외의 구간에서 상기 풀다운 드라이버를 통한 전류 경로가 차단되기 때문에, 상기 제 1 동기 회로(110)가 소모하는 전류량을 감소시킬 수 있다.
도 4는 도 1에 도시된 듀티 보정 회로(150)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 듀티 보정 회로(150)는 복수의 트랜지스터를 포함할 수 있다. 상기 듀티 보정 회로(150)는 상기 듀티 제어 신호(DC<1:n>)의 비트 수에 대응하는 개수의 트랜지스터를 포함할 수 있다. 상기 듀티 보정 회로(150)는 제 1 트랜지스터(T41), 제 2 트랜지스터(T42) 및 제 n 트랜지스터(T4n)를 포함할 수 있다. 상기 제 1 트랜지스터(T41), 상기 제 2 트랜지스터(T42) 및 상기 제 n 트랜지스터(T4n)는 P 채널 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T41)는 상기 듀티 제어 신호의 제 1 비트(DC<1>)를 수신하고, 상기 제 1 전압(V1)을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 2 트랜지스터(T42)는 상기 듀티 제어 신호의 제 2 비트(DC<2>)를 수신하고, 상기 제 1 전압(V1)을 상기 출력 노드(ON)로 제공할 수 있다. 상기 제 n 트랜지스터(T4n)는 상기 듀티 제어 신호의 제 n 비트(DC<n>)를 수신하고, 상기 제 1 전압(V1)을 상기 출력 노드(ON)로 제공할 수 있다. 상기 듀티 보정 회로(150)는 가변 전류원일 수 있고, 상기 듀티 제어 신호(DC<1:n>)의 로직 값에 따라 상기 제 1 전압(V1)이 공급되는 단자로부터 상기 출력 노드(ON)로 제공되는 전류의 양을 변화시켜 상기 출력 노드(ON)의 전압 레벨을 변화시킬 수 있다. 일 실시예에서, 상기 제 1 트랜지스터(T41), 상기 제 2 트랜지스터(T42) 및 상기 제 n 트랜지스터(T4n)는 N 채널 모스 트랜지스터로 수정될 수 있고, 상기 듀티 제어 신호(DC<1:n>)에 기초하여 상기 출력 노드(ON)로 상기 제 2 전압(V2)을 제공하도록 수정될 수 있다.
도 5는 본 발명의 실시예에 따른 직렬화기(100)의 동작을 보여주는 타이밍도이다. 도 1 및 도 5를 참조하여 본 발명의 실시예에 따른 직렬화기(100)의 동작을 설명하면 다음과 같다. 상기 제 1 내지 제 4 입력 신호(IN1, IN2, IN3, IN4)는 모두 4UI 동안 하나의 정보를 가질 수 있고, 4UI 마다 동일하거나 다른 정보를 갖도록 변화될 수 있다. 상기 제 1 내지 제 4 입력 신호(IN1, IN2, IN3, IN4)는 각각 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)에 동기될 수 있다. 상기 제 1 내지 제 4 입력 신호(IN1, IN2, IN3, IN4)는 순차적으로 단위 위상 (즉, 1UI)에 대응하는 위상 차이를 가질 수 있다. 상기 제 1 입력 신호(IN1)는 T1 및 T5에서 상기 제 1 클럭 신호(CK1)의 라이징 에지에 동기될 수 있다. 상기 제 2 입력 신호(IN2)는 T2 및 T6에서 상기 제 2 클럭 신호(CK2)의 라이징 에지에 동기될 수 있다. 상기 제 3 입력 신호(IN3)는 T3 및 T7에서 상기 제 3 클럭 신호(CK3)의 라이징 에지에 동기될 수 있다. 상기 제 4 입력 신호(IN4)는 T4 및 T8에서 상기 제 4 클럭 신호(CK4)의 라이징 에지에 동기될 수 있다. T1과 T2 사이에서, 상기 제 2 및 제 3 클럭 신호(CK2, CK3)가 로직 로우 레벨을 가지므로, 상기 제 3 동기 회로(130)는 상기 제 3 입력 신호(IN3)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. T2와 T3 사이에서, 상기 제 3 및 제 4 클럭 신호(CK3, CK4)가 로직 로우 레벨을 가지므로, 상기 제 4 동기 회로(140)는 상기 제 4 입력 신호(IN4)의 로직 레벨에 대응하는 출력 신호를 생성할 수 있다. T3와 T4 사이에서, 상기 제 1 및 제 4 클럭 신호(CK1, CK4)가 로직 로우 레벨을 가지므로, 상기 제 1 동기 회로(110)는 상기 제 1 입력 신호(IN1)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. T4와 T5 사이에서, 상기 제 1 및 제 2 클럭 신호(CK1, CK2)가 로직 로우 레벨을 가지므로, 상기 제 2 동기 회로(120)는 상기 제 2 입력 신호(IN2)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 이후, T5와 T9 사이에서 순차적으로 상기 제 3 입력 신호(IN3), 상기 제 4 입력 신호(IN4), 상기 제 1 입력 신호(IN1) 및 상기 제 2 입력 신호(IN2)의 로직 레벨에 대응하는 출력 신호(OUT)가 단위 위상 간격으로 순차적으로 출력될 수 있다.
도 6은 본 발명의 실시예에 따른 직렬화기(600)의 구성을 보여주는 도면이다. 도 6에서, 상기 직렬화기(600)는 프리차지 회로(610), 제 1 동기 회로(620), 제 2 동기 회로(630), 제 3 동기 회로(640) 및 제 4 동기 회로(650)를 포함할 수 있다. 상기 프리차지 회로(610)는 출력 노드(ON)를 제 1 로직 레벨로 프리차지시킬 수 있다. 상기 제 1 동기 회로(620)는 제 1 클럭 신호(CK1), 상기 제 1 클럭 신호(CK1)보다 단위 위상만큼 앞선 위상을 갖는 제 4 클럭 신호(CK4) 및 제 1 입력 신호(IN1)를 수신할 수 있다. 상기 제 1 동기 회로(620)는 앞선 위상을 갖는 상기 제 4 클럭 신호(CK4)에 동기하여 상기 제 1 입력 신호(IN1)의 로직 레벨을 감지하고, 상기 제 1 클럭 신호(CK1)에 동기하여 상기 제 1 입력 신호(IN1)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 1 동기 회로(620)는 상기 제 1 클럭 신호(CK1)의 폴링 에지로부터 상기 제 4 클럭 신호(CK4)의 라이징 에지 사이의 구간에서 상기 제 1 입력 신호(IN1)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 2 동기 회로(630)는 제 2 클럭 신호(CK2), 상기 제 2 클럭 신호(CK2)보다 단위 위상만큼 앞선 위상을 갖는 상기 제 1 클럭 신호(CK1) 및 제 2 입력 신호(IN2)를 수신할 수 있다. 상기 제 2 동기 회로(630)는 앞선 위상을 갖는 상기 제 3 클럭 신호(CK3)에 동기하여 상기 제 2 입력 신호(IN2)의 로직 레벨을 감지하고, 상기 제 2 클럭 신호(CK2)에 동기하여 상기 제 2 입력 신호(IN2)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 2 동기 회로(630)는 상기 제 2 클럭 신호(CK2)의 폴링 에지로부터 상기 제 1 클럭 신호(CK1)의 라이징 에지 사이의 구간에서 상기 제 2 입력 신호(IN2)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 3 동기 회로(640)는 제 3 클럭 신호(CK3), 상기 제 3 클럭 신호(CK3)보다 단위 위상만큼 앞선 위상을 갖는 상기 제 2 클럭 신호(CK2) 및 제 3 입력 신호(IN3)를 수신할 수 있다. 상기 제 3 동기 회로(630)는 앞선 위상을 갖는 상기 제 2 클럭 신호(CK2)에 동기하여 상기 제 3 입력 신호(IN1)의 로직 레벨을 감지하고, 상기 제 3 클럭 신호(CK3)에 동기하여 상기 제 3 입력 신호(IN3)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 3 동기 회로(640)는 상기 제 3 클럭 신호(CK3)의 폴링 에지로부터 상기 제 2 클럭 신호(CK2)의 라이징 에지 사이의 구간에서 상기 제 3 입력 신호(IN3)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 4 동기 회로(650)는 제 4 클럭 신호(CK4), 상기 제 3 클럭 신호(CK3) 및 제 4 입력 신호(IN4)를 수신할 수 있다. 상기 제 4 동기 회로(650)는 앞선 위상을 갖는 상기 제 3 클럭 신호(CK3)에 동기하여 상기 제 4 입력 신호(IN4)의 로직 레벨을 감지하고, 상기 제 4 클럭 신호(CK4)에 동기하여 상기 제 4 입력 신호(IN4)의 로직 레벨에 대응하는 출력 신호(OUT)를 생성할 수 있다. 상기 제 4 동기 회로(650)는 상기 제 4 클럭 신호(CK4)의 폴링 에지로부터 상기 제 3 클럭 신호(CK3)의 라이징 에지 사이의 구간에서 상기 제 4 입력 신호(IN4)에 기초하여 상기 출력 노드(ON)를 제 2 로직 레벨로 구동할 수 있다. 상기 제 1 내지 제 4 동기 회로(620, 630, 640, 650)는 하나의 프리차지 회로(610)를 공통으로 사용할 수 있다. 상기 프리차지 회로(610)는 도 2에 도시된 제 1 동기 회로(110)의 구성 중 프리차지 회로(210)의 구성을 포함할 수 있다. 상기 제 1 내지 제 4 동기 회로(620, 630, 640, 650)는 각각 도 2에 도시된 제 1 동기 회로(110)의 구성 중 프리차지 회로(210)를 제외한 나머지 구성요소만을 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 데이터 출력 회로(700)의 구성을 보여주는 도면이다. 도 7에서, 상기 데이터 출력 회로(700)는 직렬화기(710), 프리드라이버(720) 및 메인 드라이버(730)를 포함할 수 있다. 상기 직렬화기(710)는 제 1 클럭 신호(CK1), 제 2 클럭 신호(CK2), 제 3 클럭 신호(CK3), 제 4 클럭 신호(CK4) 및 복수의 데이터 신호를 수신할 수 있다. 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)는 순차적으로 단위 위상만큼 위상 차이를 가질 수 있다. 상기 직렬화기(710)는 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)에 동기하여 상기 복수의 데이터 신호를 직렬 데이터 신호(SOUT)로 순차적으로 출력할 수 있다. 설명의 편의를 위해 상기 복수의 데이터 신호는 제 1 데이터 신호(D1), 제 2 데이터 신호(D2), 제 3 데이터 신호(D3) 및 제 4 데이터 신호(D4)를 포함하는 것으로 예시한다. 상기 직렬화기(710)는 각각 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)의 폴링 에지에서 상기 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)에 대응하는 로직 레벨을 갖는 직렬 데이터 신호(SOUT)를 순차적으로 출력할 수 있다. 도 1 및 도 6에 도시된 직렬화기(100, 600) 중 어느 하나는 상기 직렬화기(710)로 적용될 수 있다.
상기 프리드라이버(720)는 상기 직렬 데이터 신호(SOUT)를 수신하고, 상기 직렬 데이터 신호(SOUT)에 기초하여 출력 제어 신호(MD)를 생성할 수 있다. 예를 들어, 상기 프리드라이버(720)는 상기 직렬 데이터 신호(SOUT)를 반전 구동하여 상기 직렬 데이터 신호(SOUT)와 상보적인 로직 레벨을 갖는 상기 출력 제어 신호(MD)를 생성할 수 있다. 상기 프리드라이버(720)는 드라이버(721)를 포함할 수 있다. 상기 드라이버(721)는 상기 직렬 데이터 신호(SOUT)를 반전 구동하여 상기 출력 제어 신호(MD)를 출력할 수 있다.
상기 메인 드라이버(730)는 상기 프리드라이버(720)로부터 상기 출력 제어 신호(MD)를 수신할 수 있다. 상기 메인 드라이버(730)는 데이터 전송 라인(701)과 연결되고, 상기 출력 제어 신호(MD)에 기초하여 상기 데이터 전송 라인(701)을 로직 하이 레벨 및 로직 로우 레벨로 구동할 수 있다. 상기 데이터 전송 라인(701)은 상기 데이터 출력 회로(700)가 구비되는 반도체 장치와 다른 반도체 장치 사이를 연결하는 데이터 버스일 수 있다. 상기 데이터 전송 라인(701)이 로직 하이 레벨 및 로직 로우 레벨로 구동되면 상기 데이터 전송 라인(701)을 통해 데이터(DQ)가 전송될 수 있다. 상기 메인 드라이버(730)는 상기 출력 제어 신호(MD)가 로직 로우 레벨일 때 상기 데이터 전송 라인(701)을 로직 하이 레벨로 구동하고, 상기 출력 제어 신호(MD)가 로직 하이 레벨일 때 상기 데이터 전송 라인(701)을 로직 로우 레벨로 구동할 수 있다.
상기 메인 드라이버(730)는 풀업 트랜지스터(731), 제 1 저항(732), 제 2 저항(733) 및 풀다운 트랜지스터(734)를 포함할 수 있다. 상기 풀업 트랜지스터(731)는 데이터 전송 라인(701)을 풀업 구동하기 위한 풀업 드라이버일 수 있다. 상기 풀업 트랜지스터(731)는 P 채널 모스 트랜지스터일 수 있다. 상기 풀업 트랜지스터(731)의 게이트는 상기 출력 제어 신호(MD)를 수신하고, 상기 풀업 트랜지스터(731)의 소스는 제 1 데이터 전원전압(VDDQ)을 수신할 수 있다. 상기 제 1 데이터 전원전압(VDDQ)은 로직 하이 레벨로 판단될 수 있도록 충분히 높은 전압 레벨을 가질 수 있다. 상기 제 1 데이터 전원전압(VDDQ)은 도 2에 도시된 제 1 전압(V1)과 동일한 전압 레벨을 가질 수도 있고 다른 전압 레벨을 가질 수도 있다. 상기 제 1 데이터 전원전압(VDDQ)은 상기 제 1 전압(V1)과 동일한 전압 레벨을 갖더라도, 상기 데이터 전송 라인(701)을 통해 출력되는 데이터(DQ)에 노이즈가 발생하는 것을 방지하기 위해 상기 제 1 데이터 전원전압(VDDQ)과 상기 제 1 전압(V1)을 공급하는 소스는 서로 다를 수 있다. 상기 제 1 저항(732)의 일 단은 상기 풀업 트랜지스터(731)의 드레인과 연결되고, 상기 제 1 저항(732)의 타 단은 상기 데이터 전송 라인(701)과 연결될 수 있다. 일 실시예에서, 상기 제 1 저항(732)의 일 단은 상기 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 연결되고, 상기 풀업 트랜지스터(731)는 상기 제 1 저항(732)의 타 단과 상기 데이터 전송 라인(701) 사이에 연결되도록 수정될 수 있다.
상기 제 2 저항(733)의 일 단은 상기 데이터 전송 라인(701)과 연결될 수 있다. 상기 풀다운 트랜지스터(734)는 상기 데이터 전송 라인(701)을 풀다운 구동하기 위한 풀다운 드라이버일 수 있다. 상기 풀다운 트랜지스터(734)는 N 채널 모스 트랜지스터일 수 있다. 상기 풀다운 트랜지스터(734)의 게이트는 상기 출력 제어 신호(MD)를 수신하고, 상기 풀다운 트랜지스터(734)의 드레인은 상기 제 2 저항(733)의 타 단과 연결되며, 상기 풀다운 트랜지스터(734)의 소스는 제 2 데이터 전원전압(VSSQ)을 수신할 수 있다. 상기 제 2 데이터 전원전압(VSSQ)은 상기 제 1 데이터 전원전압(VDDQ)보다 낮은 전압 레벨을 가질 수 있다. 상기 제 2 데이터 전원전압(VSSQ)은 로직 로우 레벨로 판단될 수 있도록 충분히 낮은 전압 레벨을 가질 수 있다. 상기 제 2 데이터 전원전압(VSSQ)은 도 2에 도시된 제 2 전압(V2)과 동일한 전압 레벨을 가질 수도 있고 다른 전압 레벨을 가질 수도 있다. 상기 제 2 데이터 전원전압(VDDQ)은 상기 제 2 전압(V2)과 동일한 전압 레벨을 갖더라도, 데이터 전송 라인(701)을 통해 출력되는 데이터(DQ)에 노이즈가 발생되는 것을 방지하기 위해 상기 제 2 데이터 전원전압(VSSQ)과 상기 제 2 전압(V2)을 공급하는 소스는 서로 다를 수 있다. 일 실시예에서, 상기 제 2 저항(733)의 타 단은 상기 제 2 데이터 전원전압(VSSQ)이 공급되는 단자와 연결되고, 상기 풀다운 트랜지스터(734)는 상기 데이터 전송 라인(701)과 상기 제 2 저항(733)의 일 단 사이에 연결되도록 수정될 수 있다.
도 8은 본 발명의 실시예에 따른 데이터 출력 회로(800)의 구성을 보여주는 도면이다. 도 8을 참조하면, 상기 데이터 출력 회로(800)는 제 1 직렬화기(811), 제 2 직렬화기(812), 프리드라이버(820) 및 메인 드라이버(830)를 포함할 수 있다. 상기 제 1 및 제 2 직렬화기(811, 812)는 제 1 클럭 신호(CK1), 제 2 클럭 신호(CK2), 제 3 클럭 신호(CK3), 제 4 클럭 신호(CK4), 제 1 데이터 신호(D1), 제 2 데이터 신호(D2), 제 3 데이터 신호(D3) 및 제 4 데이터 신호(D4)를 공통으로 수신할 수 있다. 상기 제 1 직렬화기(811)는 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)에 기초하여 상기 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)를 제 1 직렬 데이터 신호(SOUT1)로 순차적으로 출력할 수 있다. 상기 제 2 직렬화기(812)는 상기 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)에 기초하여 상기 제 1 내지 제 4 데이터 신호(D1, D2, D3, D4)를 제 2 직렬 데이터 신호(SOUT2)로 순차적으로 출력할 수 있다. 상기 제 1 및 제 2 직렬화기(811, 812)는 서로 동일한 구성을 포함할 수 있다. 도 1 및 도 6에 도시된 직렬화기(100, 600) 중 어느 하나는 상기 제 1 및 제 2 직렬화기(811, 812)로 각각 적용될 수 있다.
상기 프리드라이버(820)는 상기 제 1 및 제 2 직렬화기(811, 812)와 연결되어, 상기 제 1 직렬 데이터 신호(SOUT1) 및 상기 제 2 직렬 데이터 신호(SOUT2)를 수신할 수 있다. 상기 프리드라이버(820)는 상기 제 1 직렬 데이터 신호(SOUT1)에 기초하여 제 1 출력 제어 신호(MD1)를 생성할 수 있다. 상기 프리드라이버(820)는 상기 제 2 직렬 데이터 신호(SOUT2)에 기초하여 제 2 출력 제어 신호(MD2)를 생성할 수 있다.
상기 메인 드라이버(830)는 상기 프리드라이버(820)로부터 상기 제 1 출력 제어 신호(MD1) 및 제 2 출력 제어 신호(MD2)를 수신할 수 있다. 상기 메인 드라이버(830)는 상기 제 1 및 제 2 출력 제어 신호(MD1, MD2)에 기초하여 데이터 전송 라인(801)을 로직 하이 레벨 및 로직 로우 레벨로 구동할 수 있다. 상기 메인 드라이버(830)는 상기 제 1 출력 제어 신호(MD1)에만 기초하여 상기 데이터 전송 라인(801)을 로직 하이 레벨로 구동하고, 상기 제 2 출력 제어 신호(MD2)에만 기초하여 상기 데이터 전송 라인(801)을 로직 로우 레벨로 구동할 수 있다. 즉, 상기 메인 드라이버(830)는 상기 제 1 출력 제어 신호(MD1)에 기초하여 상기 데이터 전송 라인(801)을 풀업 구동할 수 있고, 상기 제 2 출력 제어 신호(MD2)에 기초하여 상기 데이터 전송 라인(801)을 풀다운 구동할 수 있다. 일 실시예에서, 상기 메인 드라이버(830)는 상기 제 1 및 제 2 출력 제어 신호(MD1, MD2) 모두에 기초하여 상기 데이터 전송 라인(801)을 로직 하이 레벨로 구동하고, 상기 제 1 및 제 2 출력 제어 신호(MD1, MD2) 모두에 기초하여 상기 데이터 전송 라인(801)을 로직 로우 레벨로 구동할 수 있다.
도 8과 같이, 데이터 출력 회로(800)가 병렬로 연결되는 2개의 직렬화기를 구비하는 경우, 메인 드라이버(830)를 구성하는 풀업 드라이버 및 풀다운 드라이버를 구동하는 구동력을 분산시켜 프리드라이버(820)의 구동력 및 면적을 최소화시킬 수 있다. 하지만, 2개의 직렬화기가 구비되는 경우, 로컬 공정 변동 (local process variation)에 의해 상기 제 1 직렬화기(811)로부터 출력된 상기 제 1 직렬 데이터 신호(SOUT1)에 기초하여 생성된 제 1 출력 제어 신호(MD1)와 상기 제 2 직렬화기(812)로부터 출력된 제 2 직렬 데이터 신호(SOUT2)에 기초하여 생성된 제 2 출력 제어 신호(MD2) 사이에 미스매치가 발생될 수 있다. 이를 개선하기 위해, 상기 프리드라이버(820)는 상기 제 1 출력 제어 신호(MD1)에 상기 제 2 출력 제어 신호(MD2)를 혼합하여 상기 제 1 출력 제어 신호(MD1)를 생성하고, 상기 제 2 출력 제어 신호(MD2)에 상기 제 1 출력 제어 신호(MD1)를 혼합하여 상기 제 2 출력 제어 신호(MD2)를 생성할 수 있다. 상기 프리드라이버(820)는 상기 제 1 및 제 2 출력 제어 신호(MD1, MD2)의 위상을 혼합함으로써, 상기 제 1 및 제 2 출력 제어 신호(MD1, MD2)는 미스매치가 발생된 위상 차이의 중간에 대응하는 위상을 가질 수 있다. 따라서, 로컬 공정 변동에 의한 미스매치를 보상하여 데이터 출력 회로(800)의 성능은 보다 개선될 수 있다.
상기 프리드라이버(820)는 제 1 드라이버(821), 제 2 드라이버(822), 제 3 드라이버(823), 제 4 드라이버(824)를 포함할 수 있다. 상기 제 1 드라이버(821) 및 상기 제 4 드라이버(824)는 상기 제 1 직렬 데이터 신호(SOUT1)를 공통 수신할 수 있다. 상기 제 2 드라이버(822) 및 상기 제 3 드라이버(823)는 상기 제 2 직렬 데이터 신호(SOUT2)를 공통 수신할 수 있다. 상기 제 1 드라이버(821) 및 상기 제 3 드라이버(823)는 상기 제 1 출력 제어 신호(MD1)를 생성할 수 있다. 상기 제 2 드라이버(822) 및 상기 제 4 드라이버(824)는 상기 제 2 출력 제어 신호(MD2)를 생성할 수 있다. 상기 제 1 드라이버(821)는 상기 제 1 직렬 데이터 신호(SOUT1)를 반전 구동하여 상기 제 1 출력 제어 신호(MD1)를 생성할 수 있다. 상기 제 2 드라이버(822)는 상기 제 2 직렬 데이터 신호(SOUT2)를 반전 구동하여 상기 제 2 출력 제어 신호(MD2)를 생성할 수 있다. 상기 제 3 드라이버(823)는 상기 제 2 직렬 데이터(SOUT2)를 반전 구동하여 상기 제 1 출력 제어 신호(MD1)를 생성할 수 있다. 상기 제 4 드라이버(824)는 상기 제 1 직렬 데이터(SOUT1)를 반전 구동하여 상기 제 2 출력 제어 신호(MD2)를 생성할 수 있다.
도 9a는 본 발명의 실시예에 따른 메인 드라이버(900A)의 구성을 보여주는 도면이다. 상기 메인 드라이버(900A)는 도 8에 도시된 메인 드라이버(830)로 적용될 수 있다. 도 9a를 참조하면, 상기 메인 드라이버(900A)는 풀업 트랜지스터(911), 제 1 저항(912), 제 2 저항(913) 및 풀다운 트랜지스터(914)를 포함할 수 있다. 상기 풀업 트랜지스터(911)는 데이터 전송 라인(901)을 풀업 구동하기 위한 풀업 드라이버일 수 있다. 상기 풀업 트랜지스터(911)는 P 채널 모스 트랜지스터일 수 있다. 상기 풀업 트랜지스터(911)의 게이트는 상기 제 1 출력 제어 신호(MD1)를 수신하고, 상기 풀업 트랜지스터(911)의 소스는 제 1 데이터 전원전압(VDDQ)을 수신할 수 있다. 상기 제 1 저항(912)의 일 단은 상기 풀업 트랜지스터(911)의 드레인과 연결되고, 상기 제 1 저항(912)의 타 단은 상기 데이터 전송 라인(901)과 연결될 수 있다. 일 실시예에서, 상기 제 1 저항(912)의 일 단은 상기 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 연결되고, 상기 풀업 트랜지스터(911)는 상기 제 1 저항(912)의 타 단과 상기 데이터 전송 라인(901) 사이에 연결되도록 수정될 수 있다.
상기 제 2 저항(913)의 일 단은 상기 데이터 전송 라인(901)과 연결될 수 있다. 상기 풀다운 트랜지스터(914)는 상기 데이터 전송 라인(901)을 풀다운 구동하기 위한 풀다운 드라이버일 수 있다. 상기 풀다운 트랜지스터(914)는 N 채널 모스 트랜지스터일 수 있다. 상기 풀다운 트랜지스터(914)의 게이트는 상기 제 2 출력 제어 신호(MD2)를 수신하고, 상기 풀다운 트랜지스터(914)의 드레인은 상기 제 2 저항(913)의 타 단과 연결되며, 상기 풀다운 트랜지스터(914)의 소스는 제 2 데이터 전원전압(VSSQ)을 수신할 수 있다. 일 실시예에서, 상기 제 2 저항(913)의 타 단은 상기 제 2 데이터 전원전압(VSSQ)이 공급되는 단자와 연결되고, 상기 풀다운 트랜지스터(914)는 상기 데이터 전송 라인(901)과 상기 제 2 저항(913)의 일 단 사이에 연결되도록 수정될 수 있다.
도 9b는 본 발명의 실시예에 따른 메인 드라이버(900B)의 구성을 보여주는 도면이다. 상기 메인 드라이버(900B)는 도 8에 도시된 메인 드라이버(830)로 적용될 수 있다. 도 9b를 참조하면, 상기 메인 드라이버(900B)는 제 1 풀업 트랜지스터(921), 제 2 풀업 트랜지스터(922), 제 1 저항(923), 제 2 저항(924), 제 1 풀다운 트랜지스터(925) 및 제 2 풀다운 트랜지스터(926)를 포함할 수 있다. 상기 제 1 및 제 2 풀업 트랜지스터(921, 922)는 데이터 전송 라인(901)을 풀업 구동하기 위한 풀업 드라이버일 수 있다. 상기 제 1 및 제 2 풀업 트랜지스터(921, 922)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 풀업 트랜지스터(921)의 게이트는 상기 제 1 출력 제어 신호(MD1)를 수신하고, 상기 제 1 풀업 트랜지스터(921)의 소스는 제 1 데이터 전원전압(VDDQ)을 수신할 수 있다. 상기 제 2 풀업 트랜지스터(922)의 게이트는 상기 제 2 출력 제어 신호(MD2)를 수신하고, 상기 제 2 풀업 트랜지스터(922)의 소스는 상기 제 1 데이터 전원전압(VDDQ)을 수신할 수 있다. 상기 제 1 저항(923)의 일 단은 상기 제 1 및 제 2 풀업 트랜지스터(921, 922)의 드레인과 공통 연결되고, 상기 제 1 저항(923)의 타 단은 상기 데이터 전송 라인(901)과 연결될 수 있다. 일 실시예에서, 상기 제 1 저항(923)의 일 단은 상기 제 1 데이터 전원전압(VDDQ)이 공급되는 단자와 연결되고, 상기 제 1 및 제 2 풀업 트랜지스터(921, 922)는 상기 제 1 저항(923)의 타 단과 상기 데이터 전송 라인(901) 사이에 공통 연결되도록 수정될 수 있다.
상기 제 2 저항(924)의 일 단은 상기 데이터 전송 라인(901)과 연결될 수 있다. 상기 제 1 및 제 2 풀다운 트랜지스터(925, 926)는 상기 데이터 전송 라인(901)을 풀다운 구동하기 위한 풀다운 드라이버일 수 있다. 상기 제 1 및 제 2 풀다운 트랜지스터(925, 926)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 풀다운 트랜지스터(925)의 게이트는 상기 제 1 출력 제어 신호(MD1)를 수신하고, 상기 제 1 풀다운 트랜지스터(925)의 드레인은 상기 제 2 저항(924)의 타 단과 연결되며, 상기 제 1 풀다운 트랜지스터(925)의 소스는 제 2 데이터 전원전압(VSSQ)을 수신할 수 있다. 상기 제 2 풀다운 트랜지스터(926)의 게이트는 상기 제 2 출력 제어 신호(MD2)를 수신하고, 상기 제 2 풀다운 트랜지스터(926)의 드레인은 상기 제 2 저항(924)의 타 단과 연결되며, 상기 제 2 풀다운 트랜지스터(926)의 소스는 상기 제 2 데이터 전원전압(VSSQ)을 수신할 수 있다. 일 실시예에서, 상기 제 2 저항(924)의 타 단은 상기 제 2 데이터 전원전압(VSSQ)이 공급되는 단자와 연결되고, 상기 제 1 및 제 2 풀다운 트랜지스터(925, 926)는 상기 데이터 전송 라인(901)과 상기 제 2 저항(924)의 일 단 사이에 공통 연결되도록 수정될 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 시스템(1000)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 시스템(1000)은 제 1 반도체 장치(1010) 및 제 2 반도체 장치(1020)를 포함할 수 있다. 상기 제 1 반도체 장치(1010)는 상기 제 2 반도체 장치(1020)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(1010)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(1010)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(1020)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(1020)는 복수의 버스를 통해 상기 제 1 반도체 장치(1010)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(1001) 및 데이터 버스(1002)를 포함할 수 있다. 상기 클럭 버스(1001)는 단방향 버스일 수 있고, 상기 데이터 버스(1002)는 양방향 버스일 수 있다. 도시되지는 않았지만, 상기 반도체 시스템(1000)은 상기 제 1 반도체 장치(1010)로부터 상기 제 2 반도체 장치(1020)로 커맨드 신호 및 어드레스 신호를 전송하기 위한 커맨드 버스 및 어드레스 버스를 더 포함할 수 있다. 상기 제 2 반도체 장치(1020)는 상기 클럭 버스(1001)를 통해 상기 제 1 반도체 장치(1010)와 연결되고, 상기 제 1 클럭 버스(1001)를 통해 시스템 클럭 신호(SCLK)를 수신할 수 있다. 상기 시스템 클럭 신호(SCLK)는 싱글 엔디드 신호로서 전송될 수도 있고, 상보 신호(SCLKB)와 함께 차동 신호로서 전송될 수 있다. 상기 제 2 반도체 장치(1020)는 데이터 버스(1002)를 통해 상기 제 1 반도체 장치(1010)와 연결되고, 상기 데이터 버스(1002)를 통해 상기 제 1 반도체 장치(1010)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(1010)로 데이터(DQ)를 전송할 수 있다.
상기 제 1 반도체 장치(1010)는 시스템 클럭 생성 회로(1011) 및 데이터 입출력 회로(1012)를 포함할 수 있다. 상기 시스템 클럭 생성 회로(1011)는 상기 시스템 클럭 신호(SCLK)를 생성할 수 있다. 상기 시스템 클럭 생성 회로(1011)는 상기 클럭 버스(1001)를 통해 상기 시스템 클럭 신호(SCLK)를 상기 제 2 반도체 장치(1020)로 제공할 수 있다. 상기 시스템 클럭 생성 회로(1011)는 상기 시스템 클럭 신호(SCLK)과 함께 상보 신호(SCLKB)를 생성하고, 상기 시스템 클럭 신호(SCLK) 및 상기 상보 신호(SCLKB)를 함께 전송할 수 있다. 상기 시스템 클럭 생성 회로(1011)는 링 오실레이터, 위상 고정 루프 회로와 같은 클럭 생성 회로를 포함할 수 있다. 상기 시스템 클럭 생성 회로(1011)는 상기 시스템 클럭 신호(SCLK)로부터 순차적으로 일정한 위상 차이를 갖는 복수의 제 1 내부 클럭 신호(INCK1)를 생성할 수 있다. 도 1에 도시된 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)는 상기 제 1 내부 클럭 신호(INCK1)에 대응될 수 있다. 상기 데이터 입출력 회로(1012)는 상기 시스템 클럭 생성 회로(1011)로부터 상기 복수의 제 1 내부 클럭 신호(INCK1)를 수신할 수 있다. 상기 데이터 입출력 회로(1012)는 상기 데이터 버스(1002)와 연결되고, 상기 데이터 버스(1002)를 통해 데이터(DQ)를 전송하거나 상기 데이터 버스(1002)를 통해 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(1012)는 상기 복수의 제 1 내부 클럭 신호(INCLK1)에 동기하여 상기 제 2 반도체 장치(1020)로 상기 데이터(DQ)를 전송하거나, 상기 복수의 제 1 내부 클럭 신호(INCK1)에 동기하여 상기 제 2 반도체 장치(1020)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(1012)는 데이터 출력 회로(1012-1, TX) 및 데이터 입력 회로(1012-2, RX)를 포함할 수 있다. 상기 데이터 출력 회로(1012-1)는 상기 복수의 제 1 내부 클럭 신호(INCK1)에 동기하여 상기 제 1 반도체 장치(1010)의 내부 데이터 신호를 상기 데이터(DQ)로 출력할 수 있다. 도 7 및 도 8에 도시된 데이터 출력 회로(700, 800) 중 어느 하나는 상기 데이터 출력 회로(1012-1)로 적용될 수 있다. 상기 제 1 반도체 장치(1010)의 내부 데이터 신호는 상기 데이터 출력 회로(700, 800)가 수신하는 복수의 데이터 신호에 대응할 수 있다. 상기 데이터 입력 회로(1012-2)는 상기 복수의 제 1 내부 클럭 신호(INCK1)에 동기하여 상기 제 2 반도체 장치(1020)로부터 전송된 데이터(DQ)를 수신하여 상기 제 1 반도체 장치(1010)의 내부 데이터 신호를 생성할 수 있다.
상기 제 2 반도체 장치(1020)는 내부 클럭 생성 회로(1021) 및 데이터 입출력 회로(1022)를 포함할 수 있다. 상기 내부 클럭 생성 회로(1021)는 상기 클럭 버스(1001)와 연결되고, 상기 클럭 버스(1001)를 통해 전송된 상기 시스템 클럭 신호(SCLK) 및 상보 신호(SCLKB)를 수신할 수 있다. 상기 내부 클럭 생성 회로(1021)는 상기 시스템 클럭 신호(SCLK)를 지연시켜 지연 고정 클럭 신호를 생성하는 지연 고정 루프 회로를 포함할 수 있다. 상기 내부 클럭 생성 회로(1021)는 상기 지연 고정 클럭 신호로부터 순차적으로 일정한 위상 차이를 갖는 복수의 제 2 내부 클럭 신호(INCK2)를 생성할 수 있다. 도 1에 도시된 제 1 내지 제 4 클럭 신호(CK1, CK2, CK3, CK4)는 상기 제 2 내부 클럭 신호(INCK2)에 대응될 수 있다. 상기 데이터 입출력 회로(1022)는 상기 데이터 버스(1002)와 연결되고, 상기 데이터 버스(1002)를 통해 데이터(DQ)를 전송하거나 상기 데이터 버스(1002)를 통해 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(1022)는 상기 복수의 제 2 내부 클럭 신호(INCK2)에 동기하여 상기 제 1 반도체 장치(1010)로 상기 데이터(DQ)를 전송하거나, 상기 복수의 제 2 내부 클럭 신호(INCK2)에 동기하여 상기 제 1 반도체 장치(1010)로부터 전송된 데이터(DQ)를 수신할 수 있다. 상기 데이터 입출력 회로(1022)는 데이터 출력 회로(1022-1, TX) 및 데이터 입력 회로(1022-2, RX)를 포함할 수 있다. 상기 데이터 출력 회로(1022-1)는 상기 복수의 제 2 내부 클럭 신호(INCK2)에 동기하여 상기 제 2 반도체 장치(1020)의 내부 데이터 신호를 상기 데이터(DQ)로 출력할 수 있다. 도 7 및 도 8에 도시된 데이터 출력 회로(700, 800) 중 어느 하나는 상기 데이터 출력 회로(1022-1)로 적용될 수 있다. 상기 제 2 반도체 장치(1020)의 내부 데이터 신호는 상기 데이터 출력 회로(700, 800)가 수신하는 복수의 데이터 신호에 대응할 수 있다. 상기 데이터 입력 회로(1022-2)는 상기 복수의 제 2 내부 클럭 신호(INCK2)에 동기하여 상기 제 1 반도체 장치(1010)로부터 전송된 데이터(DQ)를 수신하여 상기 제 2 반도체 장치(1020)의 내부 데이터 신호를 생성할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (28)
- 출력 노드를 제 1 로직 레벨로 프리차지시키는 프리차지 회로; 및
제 1 클럭 신호, 상기 제 1 클럭 신호보다 앞선 위상을 갖는 제 2 클럭 신호 및 입력 신호를 수신하고, 상기 제 2 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨을 감지하고, 상기 제 1 클럭 신호에 동기하여 상기 입력 신호의 로직 레벨에 따라 출력 노드를 제 2 로직 레벨로 구동하는 신호 구동 회로를 포함하는 동기 회로. - 제 1 항에 있어서,
상기 프리차지 회로가 상기 출력 노드를 제 1 로직 레벨로 프리차지시키는 구동력은 상기 신호 구동 회로가 상기 출력 노드를 제 2 로직 레벨로 구동하는 구동력보다 작은 동기 회로. - 제 1 항에 있어서,
상기 프리차지 회로는, 인에이블 신호에 기초하여 상기 출력 노드를 제 1 로직 레벨로 구동하는 풀업 드라이버를 포함하는 동기 회로. - 제 1 항에 있어서,
상기 신호 구동 회로는, 상기 제 1 및 제 2 클럭 신호가 제 2 로직 레벨인 구간에서 상기 입력 신호의 로직 레벨에 따라 풀다운 제어 신호를 생성하는 풀다운 제어 회로; 및
상기 풀다운 제어 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 풀다운 드라이버를 포함하는 동기 회로. - 제 4 항에 있어서,
상기 풀다운 제어 회로는, 상기 입력 신호 및 상기 제 2 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 1 로직 레벨로 구동하는 풀업 제어 드라이버;
상기 제 1 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 제 1 풀다운 제어 드라이버; 및
상기 제 2 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 제 2 풀다운 제어 드라이버를 포함하는 동기 회로. - 제 5 항에 있어서,
상기 제 1 및 제 2 풀다운 제어 드라이버 각각의 구동력은 상기 풀업 제어 드라이버의 구동력보다 큰 동기 회로. - 인에이블 신호에 기초하여 출력 노드를 제 1 로직 레벨로 구동하는 풀업 드라이버;
입력 신호 및 제 2 클럭 신호에 기초하여 풀다운 제어 신호를 제 1 로직 레벨로 구동하는 풀업 제어 드라이버;
제 1 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 제 1 풀다운 제어 드라이버;
상기 제 2 클럭 신호에 기초하여 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 제 2 풀다운 제어 드라이버; 및
상기 풀다운 제어 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 풀다운 드라이버를 포함하고,
상기 제 2 클럭 신호는 상기 제 1 클럭 신호보다 앞선 위상을 갖는 동기 회로. - 제 7 항에 있어서,
상기 풀다운 드라이버가 상기 출력 노드를 상기 제 2 로직 레벨로 구동하는 구동력은 상기 풀업 드라이버가 상기 출력 노드를 상기 제 1 로직 레벨로 구동하는 구동력보다 큰 동기 회로. - 제 7 항에 있어서,
상기 제 1 및 제 2 풀다운 제어 드라이버 각각이 상기 풀다운 제어 신호를 제 2 로직 레벨로 구동하는 구동력은 상기 풀업 제어 드라이버가 상기 풀다운 제어 신호를 제 1 로직 레벨로 구동하는 구동력보다 큰 동기 회로. - 제 1 클럭 신호 및 상기 제 1 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 제 4 클럭 신호에 기초하여 제 1 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 1 동기 회로;
제 2 클럭 신호 및 상기 제 2 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 1 클럭 신호에 기초하여 제 2 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 2 동기 회로;
제 3 클럭 신호 및 상기 제 3 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 2 클럭 신호에 기초하여 제 3 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 3 동기 회로; 및
제 4 클럭 신호 및 상기 제 3 클럭 신호에 기초하여 제 4 입력 신호에 대응하는 로직 레벨로 상기 출력 노드를 구동하는 제 4 동기 회로를 포함하는 직렬화기. - 제 10 항에 있어서,
상기 제 1 동기 회로는, 상기 출력 노드를 제 1 로직 레벨로 프리차지시키고, 상기 제 1 클럭 신호 및 상기 제 4 클럭 신호의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 1 입력 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 직렬화기. - 제 10 항에 있어서,
상기 제 2 동기 회로는, 상기 출력 노드를 제 1 로직 레벨로 프리차지시키고, 상기 제 2 클럭 신호 및 상기 제 1 클럭 신호의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 2 입력 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 직렬화기. - 제 10 항에 있어서,
상기 제 3 동기 회로는, 상기 출력 노드를 제 1 로직 레벨로 프리차지시키고, 상기 제 3 클럭 신호 및 상기 제 2 클럭 신호의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 3 입력 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 직렬화기. - 제 10 항에 있어서,
상기 제 4 동기 회로는, 상기 출력 노드를 제 1 로직 레벨로 프리차지시키고, 제 4 클럭 신호 및 상기 제 3 클럭 신호의 로직 레벨이 제 2 로직 레벨인 구간에서 상기 제 4 입력 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 직렬화기. - 제 10 항에 있어서,
상기 출력 노드와 연결되는 듀티 보정 회로를 더 포함하고,
상기 듀티 보정 회로는 듀티 제어 신호에 기초하여 상기 출력 노드의 전압 레벨을 변화시키는 직렬화기. - 제 10 항에 있어서,
상기 제 1 내지 제 4 입력 신호 중에서 어느 하나의 입력 신호에 기초하여 변화되는 상기 출력 노드의 전압 레벨에 기초하여 상기 출력 노드의 전압 레벨을 추가적으로 변화시키는 등화 회로를 더 포함하는 직렬화기. - 출력 노드를 제 1 로직 레벨로 프리차지시키는 프리차지 회로;
제 1 클럭 신호, 상기 제 1 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 제 4 클럭 신호 및 제 1 입력 신호를 수신하고, 상기 제 4 클럭 신호의 폴링 에지에서 상기 제 1 입력 신호의 로직 레벨을 감지하며, 상기 제 1 클럭 신호의 폴링 에지로부터 상기 제 4 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 1 데이터 신호의 로직 레벨에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 1 동기 회로;
제 2 클럭 신호, 상기 제 2 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 1 클럭 신호 및 제 2 입력 신호를 수신하고, 상기 제 1 클럭 신호의 폴링 에지에서 상기 제 2 입력 신호의 로직 레벨을 감지하며, 상기 제 2 클럭 신호의 폴링 에지로부터 상기 제 1 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 2 입력 신호의 로직 레벨 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 2 동기 회로;
제 3 클럭 신호, 상기 제 3 클럭 신호보다 단위 위상만큼 앞선 위상을 갖는 상기 제 2 클럭 신호 및 제 3 입력 신호를 수신하고, 상기 제 2 클럭 신호의 폴링 에지에서 상기 제 3 입력 신호의 로직 레벨을 감지하며, 상기 제 3 클럭 신호의 폴링 에지로부터 상기 제 2 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 3 입력 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 3 동기 회로; 및
제 4 클럭 신호, 상기 제 3 클럭 신호 및 제 4 입력 신호를 수신하고, 상기 제 3 클럭 신호의 폴링 에지에서 상기 제 4 입력 신호의 로직 레벨을 감지하고, 상기 제 4 클럭 신호의 폴링 에지로부터 상기 제 3 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 4 입력 신호의 로직 레벨에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 4 동기 회로를 포함하는 직렬화기. - 제 17 항에 있어서,
상기 출력 노드와 연결되는 듀티 보정 회로를 더 포함하고,
상기 듀티 보정 회로는 듀티 제어 신호에 기초하여 상기 출력 노드의 전압 레벨을 변화시키는 직렬화기. - 제 17 항에 있어서,
상기 제 1 내지 제 4 입력 신호 중 어느 하나의 데이터 신호에 기초하여 변화되는 상기 출력 노드의 전압 레벨에 기초하여 상기 출력 노드의 전압 레벨을 추가적으로 변화시키는 등화 회로를 더 포함하는 직렬화기. - 순차적으로 단위 위상만큼 위상 차이를 갖는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호에 기초하여 복수의 데이터 신호를 직렬 데이터 신호로 출력하는 직렬화기;
상기 직렬 데이터 신호에 기초하여 출력 제어 신호를 생성하는 프리 드라이버; 및
상기 출력 제어 신호에 기초하여 데이터 전송 라인을 제 1 로직 레벨 및 제 2 로직 레벨로 구동하는 메인 드라이버를 포함하고,
상기 직렬화기는, 상기 제 1 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 1 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 1 동기 회로;
상기 제 2 클럭 신호 및 상기 제 1 클럭 신호에 기초하여 제 2 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 2 동기 회로;
상기 제 3 클럭 신호 및 상기 제 2 클럭 신호에 기초하여 제 3 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 3 동기 회로; 및
상기 제 4 클럭 신호 및 상기 제 3 클럭 신호에 기초하여 제 4 데이터 신호에 대응하는 로직 레벨을 갖는 상기 직렬 데이터 신호를 생성하는 제 4 동기 회로를 포함하는 데이터 출력 회로. - 순차적으로 단위 위상만큼 위상 차이를 갖는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호에 기초하여 복수의 데이터 신호를 직렬 데이터 신호로 출력하는 직렬화기;
상기 직렬 데이터 신호에 기초하여 출력 제어 신호를 생성하는 프리 드라이버; 및
상기 출력 제어 신호에 기초하여 데이터 전송 라인을 제 1 로직 레벨 및 제 2 로직 레벨로 구동하는 메인 드라이버를 포함하고,
상기 직렬화기는 상기 직렬 데이터 신호가 출력되는 출력 노드를 제 1 로직 레벨로 프리차지시키는 프리차지 회로;
상기 제 1 클럭 신호, 상기 제 4 클럭 신호 및 제 1 데이터 신호를 수신하고, 상기 제 1 클럭 신호의 폴링 에지로부터 상기 제 4 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 1 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 1 동기 회로;
상기 제 2 클럭 신호, 상기 제 1 클럭 신호 및 제 2 데이터 신호를 수신하고, 상기 제 2 클럭 신호의 폴링 에지로부터 상기 제 1 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 2 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 2 동기 회로;
상기 제 3 클럭 신호, 상기 제 2 클럭 신호 및 제 3 데이터 신호를 수신하고, 상기 제 3 클럭 신호의 폴링 에지로부터 상기 제 2 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 3 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 3 동기 회로; 및
상기 제 4 클럭 신호, 상기 제 3 클럭 신호 및 제 4 데이터 신호를 수신하고, 상기 제 4 클럭 신호의 폴링 에지로부터 상기 제 3 클럭 신호의 라이징 에지 사이의 구간에서 상기 제 4 데이터 신호에 기초하여 상기 출력 노드를 제 2 로직 레벨로 구동하는 제 4 동기 회로를 포함하는 데이터 출력 회로. - 순차적으로 단위 위상만큼 위상 차이를 갖는 제 1 클럭 신호, 제 2 클럭 신호, 제 3 클럭 신호 및 제 4 클럭 신호에 기초하여 복수의 데이터 신호를 제 1 직렬 데이터 신호로 순차적으로 출력하는 제 1 직렬화기;
상기 제 1 클럭 신호, 상기 제 2 클럭 신호, 상기 제 3 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 상기 복수의 데이터 신호를 제 2 직렬 데이터 신호로 순차적으로 출력하는 제 2 직렬화기;
상기 제 1 직렬 데이터 신호에 기초하여 제 1 출력 제어를 생성하고, 상기 제 2 직렬 데이터 신호에 기초하여 제 2 출력 제어 신호를 생성하는 프리드라이버; 및
상기 제 1 및 제 2 출력 제어 신호에 기초하여 데이터 전송 라인을 제 1 로직 레벨 및 제 2 로직 레벨로 구동하는 메인 드라이버를 포함하는 데이터 출력 회로. - 제 22 항에 있어서,
상기 제 1 직렬화기는 상기 제 1 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 1 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 1 직렬 데이터 신호를 생성하는 제 1 동기 회로;
상기 제 2 클럭 신호 및 상기 제 1 클럭 신호에 기초하여 제 2 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 1 직렬 데이터 신호를 생성하는 제 2 동기 회로;
상기 제 3 클럭 신호 및 상기 제 2 클럭 신호에 기초하여 제 3 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 1 직렬 데이터 신호를 생성하는 제 3 동기 회로; 및
상기 제 4 클럭 신호 및 상기 제 3 클럭 신호에 기초하여 제 4 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 1 직렬 데이터 신호를 생성하는 제 4 동기 회로를 포함하는 데이터 출력 회로. - 제 23 항에 있어서,
상기 제 2 직렬화기는, 상기 제 1 클럭 신호 및 상기 제 4 클럭 신호에 기초하여 제 1 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 2 직렬 데이터 신호를 생성하는 제 1 동기 회로;
상기 제 2 클럭 신호 및 상기 제 1 클럭 신호에 기초하여 제 2 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 2 직렬 데이터 신호를 생성하는 제 2 동기 회로;
상기 제 3 클럭 신호 및 상기 제 2 클럭 신호에 기초하여 제 3 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 2 직렬 데이터 신호를 생성하는 제 3 동기 회로; 및
상기 제 4 클럭 신호 및 상기 제 3 클럭 신호에 기초하여 제 4 데이터 신호에 대응하는 로직 레벨을 갖는 상기 제 2 직렬 데이터 신호를 생성하는 제 4 동기 회로를 포함하는 데이터 출력 회로. - 제 22 항에 있어서,
상기 프리드라이버는, 상기 제 1 출력 제어 신호에 상기 제 2 출력 제어 신호를 혼합하여 상기 제 1 출력 제어 신호를 생성하고, 상기 제 2 출력 제어 신호에 상기 제 1 출력 제어 신호를 혼합하여 상기 제 2 출력 제어 신호를 생성하는 데이터 출력 회로. - 제 22 항에 있어서,
상기 프리드라이버는, 상기 제 1 직렬 데이터 신호를 반전 구동하여 상기 제 1 출력 제어 신호를 생성하는 제 1 드라이버;
상기 제 2 직렬 데이터 신호를 반전 구동하여 상기 제 2 출력 제어 신호를 생성하는 제 2 드라이버;
상기 제 2 직렬 데이터 신호를 반전 구동하여 상기 제 1 출력 제어 신호를 생성하는 제 3 드라이버; 및
상기 제 1 직렬 데이터 신호를 반전 구동하여 상기 제 2 출력 제어 신호를 생성하는 제 4 드라이버를 포함하는 데이터 출력 회로. - 제 22 항에 있어서,
상기 메인 드라이버는, 상기 제 1 출력 제어 신호에 기초하여 상기 데이터 전송 라인을 제 1 로직 레벨로 구동하는 풀업 드라이버; 및
상기 제 2 출력 제어 신호에 기초하여 상기 데이터 전송 라인을 제 2 로직 레벨로 구동하는 풀다운 드라이버를 포함하는 데이터 출력 회로. - 제 22 항에 있어서,
상기 메인 드라이버는, 상기 제 1 출력 제어 신호에 기초하여 상기 데이터 전송 라인을 제 1 로직 레벨로 구동하는 제 1 풀업 드라이버;
상기 제 2 출력 제어 신호에 기초하여 상기 데이터 전송 라인을 제 1 로직 레벨로 구동하는 제 2 풀업 드라이버;
상기 제 1 출력 제어 신호에 기초하여 상기 데이터 전송 라인을 제 2 로직 레벨로 구동하는 제 1 풀다운 드라이버; 및
상기 제 2 출력 제어 신호에 기초하여 상기 데이터 전송 라인을 제 2 로직 레벨로 구동하는 제 2 풀다운 드라이버를 포함하는 데이터 출력 회로.
Priority Applications (3)
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|---|---|---|---|
| KR1020200141132A KR20220056497A (ko) | 2020-10-28 | 2020-10-28 | 동기 회로, 이를 이용하는 직렬화기 및 데이터 출력 회로 |
| US17/226,648 US11431341B2 (en) | 2020-10-28 | 2021-04-09 | Synchronization circuit, a serializer using the synchronization circuit, and a data output circuit using the synchronization circuit and the serializer |
| CN202110777902.6A CN114499493A (zh) | 2020-10-28 | 2021-07-09 | 同步电路、串行器和使用其的数据输出电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200141132A KR20220056497A (ko) | 2020-10-28 | 2020-10-28 | 동기 회로, 이를 이용하는 직렬화기 및 데이터 출력 회로 |
Publications (1)
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