KR20210097355A - 데이터 수신 장치, 이를 이용하는 반도체 장치 및 반도체 시스템 - Google Patents

데이터 수신 장치, 이를 이용하는 반도체 장치 및 반도체 시스템 Download PDF

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KR20210097355A
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Abstract

데이터 수신 장치는 클럭 수신기 및 복수의 데이터 수신기를 포함할 수 있다. 상기 클럭 수신기는 스위칭 인에이블 신호에 기초하여 클럭 신호 및 상보 클럭 신호로부터 복수의 내부 클럭 신호를 생성할 수 있다. 상기 복수의 데이터 수신기는 각각 데이터 및 기준 전압을 수신하고, 상기 복수의 내부 클럭 신호 중 대응하는 내부 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 복수의 내부 데이터를 생성할 수 있다. 상기 복수의 데이터 수신기 중에서 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 로직 레벨이 천이하는 내부 클럭 신호를 수신하는 데이터 수신기는 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 상기 기준 전압의 전압 레벨을 변화시킬 수 있다.

Description

데이터 수신 장치, 이를 이용하는 반도체 장치 및 반도체 시스템 {DATA RECEIVING DEVICE, SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR SYSTEM USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 데이터 수신 장치, 이를 이용하는 반도체 장치 및 반도체 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호와 데이터를 전송 및 수신하여 서로 통신할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기되어 동작할 수 있다. 상기 반도체 장치들은 클럭 신호에 동기하여 데이터를 출력하거나, 상기 클럭 신호에 동기하여 데이터를 수신할 수 있다. 상기 데이터는 차동 신호로서 전송되거나 싱글 엔디드 신호(single ended signal)로서 전송될 수 있다. 상기 데이터가 싱글 엔디드 신호로서 전송될 때, 상기 반도체 장치는 기준 전압을 사용하여 상기 데이터의 로직 레벨을 판별할 수 있다.
반도체 장치를 구성하는 트랜지스터의 공정이 미세화되면서, 반도체 장치는 쉽게 열화 될 수 있다. 반도체 장치의 열화 중 대표적인 것이 Bias Temperature Instability (BTI)이다. BTI는 트랜지스터의 문턱 전압을 상승시켜, 반도체 장치의 동작 속도를 감소시키며, 반도체 장치의 수명을 단축시킬 수 있다. 따라서, BTI를 개선할 수 있는 다양한 방법들이 제시되고 있다.
본 발명의 실시예는 스위칭 인에이블 신호의 로직 레벨 천이에 따라 로직 레벨이 천이되는 클럭 신호를 수신하는 데이터 수신기로 제공되는 기준 전압의 전압 레벨을 보상할 수 있는 데이터 수신 장치, 이를 이용하는 반도체 장치 및 반도체 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 데이터 수신 장치는 스위칭 인에이블 신호에 기초하여 클럭 신호 및 상보 클럭 신호로부터 제 1 수신 클럭 신호 및 제 2 수신 클럭 신호를 생성하고, 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 상기 제 1 수신 클럭 신호의 로직 레벨을 천이시키는 클럭 수신기; 상기 제 1 수신 클럭 신호에 동기하여 데이터와 기준 전압을 비교하여 제 1 내부 데이터를 생성하는 제 1 데이터 수신기; 및 상기 제 2 수신 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 상기 제 2 내부 데이터를 생성하고, 상기 스위칭 인에이블 신호에 기초하여 상기 기준 전압의 전압 레벨 변화를 보상하는 제 2 데이터 수신기를 포함할 수 있다.
본 발명의 실시예에 따른 데이터 수신 장치는 스위칭 인에이블 신호에 기초하여 클럭 신호 및 상보 클럭 신호로부터 복수의 내부 클럭 신호를 생성하는 클럭 수신기; 및 각각 데이터 및 기준 전압을 수신하고, 상기 복수의 내부 클럭 신호 중 대응하는 내부 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 복수의 내부 데이터를 생성하는 복수의 데이터 수신기를 포함하고, 상기 복수의 데이터 수신기 중에서 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 로직 레벨이 천이하는 내부 클럭 신호를 수신하는 데이터 수신기는 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 상기 기준 전압의 전압 레벨을 변화시킬 수 있다.
본 발명의 실시예에 따른 반도체 장치는 스위칭 인에이블 신호에 기초하여 데이터 스트로브 신호 및 상보 데이터 스트로브 신호로부터 제 1 내부 스트로브 신호 및 제 2 내부 데이터 스트로브 신호를 생성하는 스트로브 수신 회로; 상기 제 1 내부 스트로브 신호에 동기하여 데이터와 기준 전압을 비교하여 제 1 내부 데이터를 생성하는 제 1 데이터 수신기; 및 상기 제 2 내부 스트로브 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 제 2 내부 데이터를 생성하고, 상기 스위칭 인에이블 신호에 기초하여 상기 기준 전압의 전압 레벨 변화를 보상하는 제 2 데이터 수신기를 포함할 수 있다.
본 발명의 실시예는 열화에 의한 미스매치를 개선하고, 기준 전압의 킥백 노이즈를 보상할 수 있다. 따라서, 반도체 장치의 수명을 증가시키면서도 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 수신 장치의 구성을 보여주는 도면이다.
도 2는 도 1에 도시된 클럭 수신기의 구성을 보여주는 도면이다.
도 3은 도 1에 도시된 제 1 데이터 수신기의 구성을 보여주는 도면이다.
도 4는 도 1에 도시된 제 2 데이터 수신기의 구성을 보여주는 도면이다.
도 5는 본 발명의 실시예에 따른 데이터 수신 장치의 동작을 보여주는 타이밍도이다.
도 6은 본 발명의 실시예에 따른 데이터 수신 장치의 구성을 보여주는 도면이다.
도 7은 도 6에 도시된 클럭 수신기의 구성을 보여주는 도면이다.
도 8은 본 발명의 실시예에 따른 데이터 수신 장치의 동작을 보여주는 타이밍도이다.
도 9는 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 10은 본 발명의 실시예에 따른 반도체 시스템의 동작을 보여주는 타이밍도이다.
도 1은 본 발명의 실시예에 따른 데이터 수신 장치(100)의 구성을 보여주는 도면이다. 도 1을 참조하면, 상기 데이터 수신 장치(100)는 데이터(DQ<1:n>)와 클럭 신호(CLK)를 수신할 수 있다. 상기 데이터 수신 장치(100)는 상기 클럭 신호(CLK)에 동기하여 상기 데이터(DQ<1:n>)를 수신하여 내부 데이터 신호를 생성할 수 있다. 상기 데이터(DQ<1:n>)는 복수의 데이터 신호를 포함하는 데이터 스트림(stream) 일 수 있다. 상기 복수의 데이터 신호는 하나의 데이터 전송 라인을 통해 직렬로 연속하여 전송될 수 있다. 상기 데이터(DQ<1:n>)는 n 개의 데이터 신호를 포함할 수 있고, n은 2 이상의 정수일 수 있다. 상기 데이터(DQ<1:n>)는 싱글 엔디드 (single ended) 신호일 수 있다. 상기 데이터 수신 장치(100)는 싱글 엔디드 신호로서 전송되는 상기 데이터(DQ<1:n>)를 수신하기 위해 기준 전압(VREF)을 사용할 수 있다. 상기 기준 전압(VREF)은 상기 데이터(DQ<1:n>)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 클럭 신호(CLK)는 상기 데이터(DQ<1:n>)와 동기되는 위상을 가질 수 있다. 상기 클럭 신호(CLK)는 차동 신호일 수 있다. 상기 데이터 수신 장치(100)는 상기 클럭 신호(CLK)와 함께 상보 클럭 신호(CLKB)를 수신할 수 있다. 상기 상보 클럭 신호(CLKB)는 상기 클럭 신호(CLK)와 반대되는 위상을 가질 수 있다.
상기 데이터 수신 장치(100)는 클럭 수신기(110), 제 1 데이터 수신기(120) 및 제 2 데이터 수신기(130)를 포함할 수 있다. 상기 클럭 수신기(110)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)를 수신할 수 있다. 상기 클럭 수신기(110)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)에 기초하여 제 1 수신 클럭 신호(RCLK) 및 제 2 수신 클럭 신호(FCLK)를 생성할 수 있다. 상기 제 1 수신 클럭 신호(RCLK)는 상기 클럭 신호(CLK)에 대응하는 위상을 가질 수 있고, 상기 제 2 수신 클럭 신호(FCLK)는 상기 상보 클럭 신호(CLKB)에 대응하는 위상을 가질 수 있다. 상기 클럭 수신기(110)는 상기 클럭 신호(CLK)와 상기 상보 클럭 신호(CLKB)를 차동 증폭하여 상기 제 1 수신 클럭 신호(RCLK) 및 상기 제 2 수신 클럭 신호(FCLK)를 생성할 수 있다. 상기 클럭 수신기(110)는 스위칭 인에이블 신호(BEN)를 더 수신할 수 있다. 상기 클럭 수신기(110)는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)로부터 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)를 생성할 수 있다. 상기 클럭 수신기(110)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)가 서로 다른 로직 레벨을 갖더라도, 동일한 로직 레벨을 갖는 상기 제 1 및 제 2 수신 클럭 신호(CLK, CLKB)를 생성할 수 있다. 후술되겠지만, 상기 제 1 및 제 2 수신 클럭 신호(CLK, CLKB)가 동일한 로직 레벨로 유지되는 경우, 상기 제 1 및 제 2 데이터 수신기(120, 130) 사이에서 열화에 의한 미스매치를 발생하는 것을 방지할 수 있다.
상기 클럭 수신기(110)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 클럭 신호(CLK)로부터 상기 제 1 수신 클럭 신호(RCLK)를 생성하고, 상기 상보 클럭 신호(CLKB)로부터 상기 제 2 수신 클럭 신호(FCLK)를 생성할 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)는 동일한 로직 레벨을 가지므로, 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK) 중 하나의 수신 클럭 신호의 로직 레벨은 천이될 수 있다. 이후, 상기 스위칭 인에이블 신호(BEN)가 디스에이블될 때, 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK) 중 하나의 수신 클럭 신호의 로직 레벨은 천이될 수 있다. 예를 들어, 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 상기 클럭 수신기(110)는 로직 로우 레벨을 갖는 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)를 생성할 수 있다. 상기 스위칭 인에이블 신호(BEN)가 인에이블되면, 상기 제 1 수신 클럭 신호(RCLK)는 로직 로우 레벨을 유지하고, 상기 제 2 수신 클럭 신호(FCLK)는 로직 하이 레벨로 천이될 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블되면, 상기 클럭 수신기(110)는 다시 로직 로우 레벨을 갖는 상기 제 1 및 상기 제 2 수신 클럭 신호(RCLK, FCLK)를 생성할 수 있다.
상기 제 1 데이터 수신기(120)는 상기 데이터(DQ<1:n>), 상기 기준 전압(VREF) 및 상기 제 1 수신 클럭 신호(RCLK)를 수신할 수 있다. 상기 제 1 데이터 수신기(120)는 상기 제 1 수신 클럭 신호(RCLK)에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 상기 제 1 내부 데이터 신호(DIN1)를 생성할 수 있다. 상기 제 2 데이터 수신기(130)는 상기 데이터(DQ<1:n>), 상기 기준 전압(VREF) 및 상기 제 2 수신 클럭 신호(FCLK)를 수신할 수 있다. 상기 제 2 데이터 수신기(130)는 상기 제 2 수신 클럭 신호(FCLK)에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 상기 제 2 내부 데이터 신호(DIN2)를 생성할 수 있다. 상기 제 2 데이터 수신기(130)는 상기 스위칭 인에이블 신호(BEN)를 더 수신할 수 있다. 상기 제 2 데이터 수신기(130)는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 기준 전압(VREF)의 전압 레벨 변화를 보상할 수 있다.
상기 제 2 데이터 수신기(130)는 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이할 때 상기 기준 전압(VREF)의 전압 레벨을 보상할 수 있다. 상기 제 2 데이터 수신기(130)는 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이할 때, 상기 제 2 수신 클럭 신호(FCLK)도 천이될 수 있다. 상기 제 2 수신 클럭 신호(FCLK)가 천이하면, 킥-백 노이즈 (kick-back noise)가 발생될 수 있고, 상기 킥-백 노이즈에 의해 상기 기준 전압(VREF)의 전압 레벨은 변동될 수 있다. 상기 제 2 데이터 수신기(130)는 상기 킥-백 노이즈를 보상하기 위해 노이즈 보상기(131)를 포함할 수 있다. 상기 노이즈 보상기(131)는 상기 스위칭 인에이블 신호(BEN)를 수신하고, 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 변화될 때, 상기 기준 전압(VREF)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 노이즈 보상기(131)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 기준 전압(VREF)의 전압 레벨이 하강되는 것을 보상하기 위해 상기 기준 전압(VREF)의 전압 레벨을 상승시킬 수 있다. 상기 노이즈 보상기(131)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블될 때, 상기 기준 전압(VREF)의 전압 레벨이 상승되는 것을 보상하기 위해 상기 기준 전압(VREF)의 전압 레벨을 하강시킬 수 있다. 상기 제 1 데이터 수신기(120)는 상기 제 1 수신 클럭 신호(RCLK)를 수신하며, 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이되더라도 상기 제 1 수신 클럭 신호(RCLK)의 로직 레벨은 천이되지 않고 유지될 수 있다. 따라서, 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이하더라도 상기 제 1 데이터 수신기(120)에서는 킥-백 노이즈가 발생되지 않을 수 있다. 상기 제 1 데이터 수신기(120)는 상기 제 2 데이터 수신기(130)와 같이 상기 기준 전압(VREF)의 레벨 변화를 보상하기 위한 노이즈 보상기를 구비하지 않을 수 있다. 제 1 데이터 수신기(120)에 노이즈 보상기가 구비되지 않음으로써, 상기 데이터 수신 장치(100)의 회로 면적은 감소될 수 있고, 상기 데이터 수신 장치(100)의 전력 소모도 감소될 수 있다.
도 2는 도 1에 도시된 클럭 수신기(110)의 구성을 보여주는 도면이다. 도 2를 참조하면, 상기 클럭 수신기(110)는 클럭 버퍼 회로(210) 및 열화 방지 회로(220)를 포함할 수 있다. 상기 클럭 버퍼 회로(210)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)를 수신하고, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)를 차동 증폭하여 상기 제 1 수신 클럭 신호(RCLK) 및 상기 제 2 수신 클럭 신호(FCLK)를 생성할 수 있다. 상기 클럭 버퍼 회로(210)는 정 입력 단자로 상기 클럭 신호(CLK)를 수신하고, 부 입력 단자로 상기 상보 클럭 신호(CLKB)를 수신할 수 있다. 상기 클럭 버퍼 회로(210)는 정 출력 단자로 상기 제 1 수신 클럭 신호(RCLK)를 출력하고, 부 출력 단자로 상기 제 2 수신 클럭 신호(FCLK)를 출력할 수 있다.
상기 열화 방지 회로(220)는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 열화 방지 회로(220)는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 제 1 수신 클럭 신호(RCLK) 및 상기 제 2 수신 클럭 신호(FCLK)가 동일한 로직 레벨을 갖도록 한다. 예를 들어, 상기 열화 방지 회로(220)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블되었을 때, 상기 클럭 버퍼 회로(210)의 정 출력 단자와 부 출력 단자를 연결하고, 상기 정 출력 단자와 상기 부 출력 단자를 제 1 전원 전압(VL)의 전압 레벨로 구동할 수 있다. 상기 제 1 전원 전압(VL)은 로직 로우 레벨로 판단될 수 있는 충분히 낮은 전압 레벨을 가질 수 있다. 상기 열화 방지 회로(220)는 상기 스위칭 인에이블 신호(BEN)가 인에이블되면, 상기 클럭 버퍼 회로(210)의 정 출력 단자와 부 출력 단자의 연결을 해제할 수 있다. 따라서, 상기 제 1 수신 클럭 신호(RCLK)는 상기 클럭 신호(CLK)에 대응하는 로직 레벨을 가질 수 있고, 상기 제 2 수신 클럭 신호(FCLK)는 상기 상보 클럭 신호(CLKB)에 대응하는 로직 레벨을 가질 수 있다.
상기 열화 방지 회로(220)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 스위칭 인에이블 신호(BEN)는 로직 로우 레벨로 인에이블될 수 있고, 상기 제 1 및 제 2 트랜지스터(T1, T2)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T1)는 상기 클럭 버퍼 회로(210)의 정 출력 단자와 상기 제 1 전원 전압(VL)이 공급되는 단자 사이에 연결되고, 상기 제 1 트랜지스터(T1)의 게이트는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 제 2 트랜지스터(T2)는 상기 클럭 버퍼 회로(210)의 부 출력 단자와 상기 제 1 전원 전압(VL)이 공급되는 단자 사이에 연결되고, 상기 제 2 트랜지스터(T2)의 게이트는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다.
도 3은 도 1에 도시된 제 1 데이터 수신기(120)의 구성을 보여주는 도면이다. 도 3을 참조하면, 상기 제 1 데이터 수신기(120)는 데이터 버퍼 회로(310)를 포함할 수 있다. 상기 데이터 버퍼 회로(310)는 상기 데이터(DQ<1:n>), 상기 기준 전압(VREF) 및 상기 제 1 수신 클럭 신호(RCLK)를 수신하고 상기 제 1 내부 데이터 신호(DIN1)를 출력할 수 있다. 상기 데이터 버퍼 회로(310)는 상기 제 1 수신 클럭 신호(RCLK)에 동기하여 상기 데이터(DQ<1:n>) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 제 1 내부 데이터 신호(DIN1)를 생성할 수 있다. 예를 들어, 상기 데이터 버퍼 회로(310)는 상기 제 1 수신 클럭 신호(RCLK)의 라이징 에지에 동기하여 상기 데이터(DQ<1:n>) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 제 1 내부 데이터 신호(DIN1)를 생성할 수 있다.
상기 데이터 버퍼 회로(310)는 제 1 트랜지스터(T11), 제 2 트랜지스터(T12), 제 3 트랜지스터(T13), 제 4 트랜지스터(T14) 및 제 5 트랜지스터(T15)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T11, T12)는 N 채널 모스 트랜지스터일 수 있고, 상기 제 3 내지 제 5 트랜지스터(T13, T14, T15)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T11)의 소스는 상기 제 1 전원 전압(VL)이 공급되는 단자와 연결되고, 상기 제 1 트랜지스터(T11)의 게이트는 상기 제 1 수신 클럭 신호(RCLK)를 수신할 수 있다. 상기 제 2 트랜지스터(T12)의 드레인은 제 1 출력 노드(OP1)와 연결되고, 상기 제 2 트랜지스터(T12)의 소스는 상기 제 1 전원 전압(VL)이 공급되는 단자와 연결되며, 상기 제 2 트랜지스터(T12)의 게이트는 상기 제 1 수신 클럭 신호(RCLK)를 수신할 수 있다. 상기 제 1 출력 노드(OP1)를 통해 상기 제 1 내부 데이터 신호(DIN1)가 출력될 수 있다. 상기 제 3 트랜지스터(T13)의 소스는 제 1 공통 노드(CN1)와 연결되고, 상기 제 3 트랜지스터(T13)의 드레인은 상기 제 1 트랜지스터(T11)의 드레인과 연결될 수 있으며, 상기 제 3 트랜지스터(T13)의 게이트는 상기 데이터(DQ<1:n>)를 수신할 수 있다. 상기 제 4 트랜지스터(T14)의 소스는 상기 제 1 공통 노드(CN1)와 연결되고, 상기 제 4 트랜지스터(T14)의 드레인은 상기 제 1 출력 노드(OP1)와 연결되며, 상기 제 4 트랜지스터(T14)의 게이트는 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 5 트랜지스터(T15)의 소스는 제 2 전원 전압(VH)이 공급되는 단자와 연결되고, 상기 제 5 트랜지스터(T15)의 드레인은 상기 제 1 공통 노드(CN1)와 연결되며, 상기 제 5 트랜지스터(T15)의 게이트는 상기 제 1 수신 클럭 신호(RCLK)를 수신할 수 있다.
상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이하더라도 상기 제 1 수신 클럭 신호(RCLK)의 로직 레벨은 유지될 수 있기 때문에, 상기 제 1 수신 클럭 신호(RCLK)를 수신하는 상기 데이터 버퍼 회로(310)에서 킥-백 노이즈는 발생하지 않을 수 있고, 상기 기준 전압(VREF)의 전압 레벨을 보상할 필요는 없을 수 있다. 상기 제 1 수신 클럭 신호(RCLK)가 로직 로우 레벨일 때, 상기 데이터 버퍼 회로(310)는 비활성화될 수 있다. 상기 제 1 수신 클럭 신호(RCLK)가 로직 하이 레벨일 때, 상기 제 1 및 제 2 트랜지스터(T11, T12)가 턴온되어 상기 데이터 버퍼 회로(310)가 활성화될 수 있다. 상기 데이터(DQ<1:n>)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 높을 때, 상기 제 1 출력 노드(OP1)의 전압 레벨은 상대적으로 높아질 수 있고, 상기 제 1 출력 노드(OP1)를 통해 로직 하이 레벨을 갖는 상기 제 1 내부 데이터 신호(DIN1)가 생성될 수 있다. 상기 데이터(DQ<1:n>)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 낮을 때, 상기 제 1 출력 노드(OP1)의 전압 레벨은 상대적으로 낮아질 수 있고, 상기 제 1 출력 노드(OP1)를 통해 로직 로우 레벨을 갖는 상기 제 1 내부 데이터 신호(DIN1)가 생성될 수 있다.
도 4는 도 1에 도시된 제 2 데이터 수신기(130)의 구성을 보여주는 도면이다. 도 4를 참조하면, 상기 제 2 데이터 수신기(130)는 데이터 버퍼 회로(410) 및 노이즈 보상기(420)를 포함할 수 있다. 상기 데이터 버퍼 회로(410)는 상기 데이터(DQ<1:n>), 상기 기준 전압(VREF) 및 상기 제 2 수신 클럭 신호(FCLK)를 수신하고 상기 제 2 내부 데이터 신호(DIN2)를 출력할 수 있다. 상기 데이터 버퍼 회로(410)는 상기 제 2 수신 클럭 신호(FCLK)에 동기하여 상기 데이터(DQ<1:n>) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 제 2 내부 데이터 신호(DIN2)를 생성할 수 있다. 예를 들어, 상기 데이터 버퍼 회로(410)는 상기 제 2 수신 클럭 신호(FCLK)의 라이징 에지에 동기하여 상기 데이터(DQ<1:n>) 및 상기 기준 전압(VREF)을 차동 증폭하여 상기 제 2 내부 데이터 신호(DIN2)를 생성할 수 있다. 상기 노이즈 보상기(420)는 상기 스위칭 인에이블 신호(BEN)를 수신하고, 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 기준 전압(VREF)의 전압 레벨을 변화시킬 수 있다.
상기 데이터 버퍼 회로(410)는 제 1 트랜지스터(T21), 제 2 트랜지스터(T22), 제 3 트랜지스터(T23), 제 4 트랜지스터(T24) 및 제 5 트랜지스터(T25)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T21, T22)는 N 채널 모스 트랜지스터일 수 있고, 상기 제 3 내지 제 5 트랜지스터(T23, T24, T25)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T21)의 소스는 상기 제 1 전원 전압(VL)이 공급되는 단자와 연결되고, 상기 제 1 트랜지스터(T21)의 게이트는 상기 제 2 수신 클럭 신호(FCLK)를 수신할 수 있다. 상기 제 2 트랜지스터(T22)의 드레인은 제 2 출력 노드(OP2)와 연결되고, 상기 제 2 트랜지스터(T22)의 소스는 상기 제 1 전원 전압(VL)이 공급되는 단자와 연결되며, 상기 제 2 트랜지스터(T22)의 게이트는 상기 제 2 수신 클럭 신호(FCLK)를 수신할 수 있다. 상기 제 2 출력 노드(OP2)를 통해 상기 제 2 내부 데이터 신호(DIN2)가 출력될 수 있다. 상기 제 3 트랜지스터(T23)의 소스는 제 2 공통 노드(CN2)와 연결되고, 상기 제 3 트랜지스터(T23)의 드레인은 상기 제 1 트랜지스터(T21)의 드레인과 연결될 수 있으며, 상기 제 3 트랜지스터(T23)의 게이트는 상기 데이터(DQ<1:n>)를 수신할 수 있다. 상기 제 4 트랜지스터(T24)의 소스는 상기 제 2 공통 노드(CN2)와 연결되고, 상기 제 4 트랜지스터(T24)의 드레인은 상기 제 2 출력 노드(OP2)와 연결되며, 상기 제 4 트랜지스터(T24)의 게이트는 상기 기준 전압(VREF)을 수신할 수 있다. 상기 제 5 트랜지스터(T25)의 소스는 제 2 전원 전압(VH)이 공급되는 단자와 연결되고, 상기 제 5 트랜지스터(T25)의 드레인은 상기 제 2 공통 노드(CN2)와 연결되며, 상기 제 5 트랜지스터(T25)의 게이트는 상기 제 2 수신 클럭 신호(FCLK)를 수신할 수 있다. 상기 제 2 전원 전압(VH)은 상기 제 1 전원 전압(VL)보다 높은 전압 레벨을 가질 수 있다. 상기 제 2 전원 전압(VH)은 로직 하이 레벨로 판단될 수 있도록 충분히 높은 전압 레벨을 가질 수 있다.
상기 노이즈 보상기(420)는 제 6 트랜지스터(T26), 제 7 트랜지스터(T27) 및 제 8 트랜지스터(T28)를 포함할 수 있다. 상기 제 6 트랜지스터(T26)는 N 채널 모스 트랜지스터일 수 있고, 제 7 및 제 8 트랜지스터(T27, T28)는 P 채널 모스 트랜지스터일 수 있다. 상기 제 6 트랜지스터(T26)의 소스는 상기 제 1 전원 전압(VL)이 공급되는 단자와 연결되고, 상기 제 6 트랜지스터(T26)의 게이트는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 제 7 트랜지스터(T27)의 소스는 상기 제 2 전원 전압(VH)이 공급되는 단자와 연결되고, 상기 제 7 트랜지스터(T27)의 게이트는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 제 8 트랜지스터(T28)의 소스는 상기 제 7 트랜지스터(T27)의 드레인과 연결되고, 상기 제 8 트랜지스터(T28)의 드레인은 상기 제 6 트랜지스터(T26)의 드레인과 연결되며, 상기 제 8 트랜지스터(T28)의 게이트는 상기 기준 전압(VREF)을 수신할 수 있다.
상기 제 2 데이터 수신기(130)는 다음과 같이 동작할 수 있다. 상기 제 2 수신 클럭 신호(FCLK)가 로직 로우 레벨일 때, 상기 제 5 트랜지스터(T25)가 턴온되고, 상기 제 2 전원 전압(VH)이 상기 제 2 공통 노드(CN2)로 인가될 수 있다. 상기 제 1 및 제 2 트랜지스터(T21, T22)는 턴오프되고 상기 데이터 버퍼 회로(410)는 비활성화될 수 있다. 상기 스위칭 인에이블 신호(BEN)가 인에이블되고, 상기 제 2 수신 클럭 신호(FCLK)가 로직 로우 레벨에서 로직 하이 레벨로 천이하면, 상기 제 1 및 제 2 트랜지스터(T21, T22)가 턴온되고, 상기 데이터 버퍼 회로(410)는 활성화될 수 있다. 이 때, 상기 제 2 수신 클럭 신호(FCLK)가 로직 하이 레벨로 천이하면서, 상기 제 2 출력 노드(OP2)로부터 상기 제 1 전원 전압(VL)이 공급되는 단자 사이에 전류 경로가 형성되면서, 킥-백 노이즈가 발생될 수 있고, 상기 킥-백 노이즈에 의해 상기 기준 전압(VREF)의 전압 레벨은 하강될 수 있다. 상기 스위칭 인에이블 신호(BEN)가 로직 로우 레벨로 인에이블되면, 상기 제 7 트랜지스터(T27)가 턴온될 수 있고, 상기 제 7 트랜지스터(T27)를 통해 상기 제 8 트랜지스터(T28)로 상기 제 2 전원 전압(VH)이 공급될 수 있다. 따라서, 상기 제 7 및 제 8 트랜지스터(T27, T28)를 통해 상기 기준 전압(VREF)의 전압 레벨이 상승될 수 있고, 상기 킥-백 노이즈에 의한 전압 레벨 하강을 보상하여 상기 기준 전압(VREF)이 일정한 전압 레벨을 유지할 수 있도록 한다. 상기 데이터(DQ<1:n>)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 높을 때, 상기 제 2 출력 노드(OP2)의 전압 레벨은 상대적으로 높아질 수 있고, 상기 제 2 출력 노드(OP2)를 통해 로직 하이 레벨을 갖는 상기 제 2 내부 데이터 신호(DIN2)가 생성될 수 있다. 상기 데이터(DQ<1:n>)의 전압 레벨이 상기 기준 전압(VREF)의 전압 레벨보다 낮을 때, 상기 제 2 출력 노드(OP2)의 전압 레벨은 상대적으로 낮아질 수 있고, 상기 제 2 출력 노드(OP2)를 통해 로직 로우 레벨을 갖는 상기 제 2 내부 데이터 신호(DIN2)가 생성될 수 있다.
상기 스위칭 인에이블 신호(BEN)가 다시 디스에이블되고, 상기 제 2 수신 클럭 신호(FCLK)가 로직 하이 레벨에서 로직 로우 레벨로 천이하면, 상기 제 1 및 제 2 트랜지스터(T21, T22)가 턴오프되고 상기 데이터 버퍼 회로(410)는 비활성화될 수 있다. 이 때, 상기 제 2 수신 클럭 신호(FCLK)가 로직 로우 레벨로 천이하면서, 상기 제 2 전원 전압(VH)이 공급되는 단자로부터 상기 제 2 공통 노드(CN2) 사이에 전류 경로가 형성되면서, 킥-백 노이즈가 발생될 수 있고, 상기 킥-백 노이즈에 의해 상기 기준 전압(VREF)의 전압 레벨은 상승될 수 있다. 상기 스위칭 인에이블 신호(BEN)가 로직 하이 레벨로 디스에이블되면, 상기 제 6 트랜지스터(T26)가 턴온될 수 있고, 상기 제 6 트랜지스터(T26)를 통해 상기 제 8 트랜지스터(T28)로 상기 제 1 전원 전압(VL)이 공급될 수 있다. 따라서, 상기 제 6 및 제 8 트랜지스터(T26, T28)를 통해 상기 기준 전압(VREF)의 전압 레벨이 하강될 수 있고, 상기 킥-백 노이즈에 의한 전압 레벨 상승을 보상하여 상기 기준 전압(VREF)이 일정한 전압 레벨을 유지할 수 있도록 한다.
도 5는 본 발명의 실시예에 따른 데이터 수신 장치(100)의 동작을 보여주는 도면이다. 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 데이터 수신 장치(100)의 동작을 설명하면 다음과 같다. 도 5에서, 명확한 설명을 위해 상기 데이터 수신 장치(100)로 2개의 데이터 신호가 연속해서 입력되는 경우를 가정하였다. 상기 데이터(DQ<1:2>)가 전송되지 않을 때, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)는 일정한 레벨을 유지할 수 있다. 상기 클럭 신호(CLK)는 로직 로우 레벨을 가질 수 있고, 상기 상보 클럭 신호(CLKB)는 로직 하이 레벨을 가질 수 있다. 상기 클럭 수신기(110)의 서로 다른 로직 레벨을 갖는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)를 수신하더라도, 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때까지 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)의 로직 레벨을 로직 로우 레벨로 유지시킬 수 있다. 상기 열화 방지 회로(220)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)를 상기 제 1 전원 전압(VL)으로 구동하여 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)가 동일한 로직 레벨을 가질 수 있도록 한다. 트랜지스터의 공정이 미세화되면서, bias temperature instability (BTI)에 의한 트랜지스터 열화가 발생되기 쉽다. 상기 제 1 및 제 2 내부 클럭 신호(RCLK, FCLK)의 로직 레벨이 서로 다른 로직 레벨로 장시간 유지되는 경우, 상기 제 1 및 제 2 데이터 수신기(120, 130)에 발생되는 BTI에 의한 열화에 차이가 발생될 수 있다. 따라서, 제 1 및 제 2 데이터 수신기(120, 130) 사이에 문턱 전압 미스매치가 발생될 수 있다. 상기 클럭 수신기(110)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)의 로직 레벨을 동일하게 유지시켜, 상기 제 1 및 제 2 데이터 수신기(120, 130)에 발생되는 열화의 영향을 동일하게 할 수 있고, 상기 제 1 및 제 2 데이터 수신기(120, 130) 사이의 미스매치를 개선할 수 있다.
상기 스위칭 인에이블 신호(BEN)가 로직 로우 레벨로 인에이블되면, 상기 열화 방지 회로(220)가 턴오프되고, 상기 제 1 수신 클럭 신호(RCLK)는 상기 클럭 신호(CLK)의 로직 레벨에 따라 로직 로우 레벨을 유지하지만, 상기 제 2 수신 클럭 신호(FCLK)는 상기 상보 클럭 신호(CLKB)의 로직 레벨에 따라 로직 하이 레벨로 천이할 수 있다. 상기 제 2 수신 클럭 신호(FCLK)가 로직 하이 레벨로 천이하면, 상기 데이터 버퍼 회로(410)의 제 2 출력 노드(OP2)로부터 상기 제 1 전원 전압(VL)이 공급되는 단자로 전류 경로가 형성되면서 킥-백 노이즈가 발생되고, 상기 기준 전압(VREF)의 전압 레벨이 하강할 수 있다. 상기 노이즈 보상기(420)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 제 7 트랜지스터(T27)를 턴온시켜 상기 제 8 트랜지스터(T28)로 상기 제 2 전원 전압(VH)을 공급하여 상기 기준 전압(VREF)의 전압 레벨을 상승시키고, 킥-백 노이즈에 의한 기준 전압(VREF)의 전압 레벨 하강을 보상할 수 있다.
이후, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)가 토글하면, 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)도 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)에 대응하여 토글할 수 있다. 제 1 시간(T1)이 경과되면, 데이터(DQ<1:2>)가 입력될 수 있다. 도 5에서, 제 1 시간(T1)은 상기 클럭 신호(CLK)의 2주기에 대응하는 시간인 것을 예시하였으나, 상기 제 1 시간(T1)을 특정 시간으로 한정하려는 의도는 아니다. 상기 제 1 시간(T1)은 상기 클럭 신호(CLK)의 1주기일 수도 있고, 상기 클럭 신호(CLK)의 1.5주기일 수도 있다. 상기 제 1 데이터 수신기(120)는 상기 제 1 수신 클럭 신호(RCLK)의 라이징 에지에 동기하여 상기 데이터(DQ<1:n>) 중 첫 번째 데이터 신호(D1)를 상기 기준 전압(VREF)과 비교하여 상기 제 1 내부 데이터 신호(DIN1)를 생성할 수 있다. 상기 제 2 데이터 수신기(130)는 상기 제 2 수신 클럭 신호(FCLK)의 라이징 에지에 동기하여 상기 데이터(DQ<1:2>) 중 두 번째 데이터 신호(D2)를 상기 기준 전압(VREF)과 비교하여 상기 제 2 내부 데이터 신호(DIN2)를 생성할 수 있다. 상기 데이터(DQ<1:2>)의 전송이 완료되면, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)는 제 2 시간(T2) 동안 추가적으로 토글할 수 있다. 도 5에서, 상기 제 2 시간(T2)은 상기 클럭 신호(CLK)의 1.5주기에 대응하는 시간인 것을 예시하였으나, 상기 제 2 시간(T2)을 특정 시간으로 한정하려는 의도는 아니다. 상기 제 2 시간은 상기 클럭 신호(CLK)의 1주기일 수도 있고, 상기 클럭 신호(CLK)의 2주기일 수도 있다.
상기 제 2 시간(T2)이 경과되면, 상기 클럭 신호(CLK)는 로직 로우 레벨로 유지되고, 상기 상보 클럭 신호(CLKB)는 로직 하이 레벨로 유지될 수 있다. 따라서, 상기 제 1 수신 클럭 신호(RCLK)는 로직 로우 레벨로 유지되고, 상기 제 2 수신 클럭 신호(FCLK)는 로직 하이 레벨로 유지될 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블되면, 상기 열화 방지 회로(220)가 턴온되고, 상기 클럭 수신기(110)는 상기 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)를 로직 로우 레벨로 유지시킬 수 있다. 이 때, 상기 제 2 수신 클럭 신호(FCLK)는 로직 하이 레벨에서 로직 로우 레벨로 천이하고, 상기 제 2 전원 전압(VH)이 공급되는 단자로부터 상기 데이터 버퍼 회로(410)의 제 2 출력 노드(OP2)로 전류 경로가 형성되면서 킥-백 노이즈가 발생되고, 상기 기준 전압(VREF)의 전압 레벨이 상승할 수 있다. 상기 노이즈 보상기(420)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블될 때, 상기 제 6 트랜지스터(T26)를 턴온시켜 상기 제 8 트랜지스터(T28)로 상기 제 1 전원 전압(VL)을 공급하여 상기 기준 전압(VREF)의 전압 레벨을 하강시키고, 킥-백 노이즈에 의한 기준 전압(VREF)의 전압 레벨 상승을 보상할 수 있다.
도 6은 본 발명의 실시예에 따른 데이터 수신 장치(600)의 구성을 보여주는 도면이다. 도 6을 참조하면, 상기 데이터 수신 장치(600)는 클럭 수신기(610) 및 복수의 데이터 수신기를 포함할 수 있다. 상기 클럭 수신기(610)는 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)를 수신하고, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)에 기초하여 복수의 수신 클럭 신호를 생성할 수 있다. 상기 클럭 수신기(610)는 스위칭 인에이블 신호(BEN)를 더 수신할 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)로부터 상기 복수의 수신 클럭 신호를 생성할 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 상기 복수의 수신 클럭 신호 모두가 동일한 로직 레벨을 갖도록 할 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 복수의 수신 클럭 신호 중에서 적어도 일부의 수신 클럭 신호의 로직 레벨을 천이시킬 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 인에이블된 상태일 때, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)에 따라 상기 복수의 수신 클럭 신호를 생성할 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블될 때, 상기 적어도 일부의 수신 클럭 신호의 로직 레벨을 천이시키고, 상기 복수의 내부 클럭 신호는 모두 동일한 로직 레벨을 가질 수 있다.
상기 클럭 수신기(610)는 상기 클럭 신호(CLK), 상기 상보 클럭 신호(CLKB) 및 상기 스위칭 인에이블 신호(BEN)를 수신하여 제 1 수신 클럭 신호(ICLK), 제 2 수신 클럭 신호(QCLK), 제 3 수신 클럭 신호(ICLKB) 및 제 4 수신 클럭 신호(QCLKB)를 생성할 수 있다. 도 6에서, 상기 수신 클럭 신호의 개수가 4개인 것을 예시하였으나, 상기 수신 클럭 신호의 개수는 4개보다 많을 수 있다. 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)의 주파수가 분주되어 생성된 클럭 신호일 수 있다. 예를 들어, 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 주파수는 상기 클럭 신호(CLK) 및/또는 상기 상보 클럭 신호(CLKB)의 주파수의 절반일 수 있고, 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)의 주기는 상기 클럭 신호(CLK) 및/또는 상기 상보 클럭 신호(CLKB)의 주기의 2배일 수 있다. 상기 제 1 수신 클럭 신호(ICLK) 및 상기 제 3 수신 클럭 신호(ICLKB)는 상기 클럭 신호(CLK)의 위상에 동기될 수 있고, 상기 제 2 수신 클럭 신호(QCLK) 및 상기 제 4 수신 클럭 신호(QCLKB)는 상기 상보 클럭 신호(CLKB)의 위상에 동기될 수 있다. 상기 제 1 수신 클럭 신호(ICLK)는 상기 제 2 수신 클럭 신호(QCLK)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 2 수신 클럭 신호(QCLK)는 상기 제 3 수신 클럭 신호(ICLKB)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 3 수신 클럭 신호(ICLKB)는 상기 제 4 수신 클럭 신호(QCLKB)보다 90도만큼 앞선 위상을 가질 수 있다. 상기 제 4 수신 클럭 신호(QCLKB)는 상기 제 1 수신 클럭 신호(ICLK)보다 90도만큼 앞선 위상을 가질 수 있다.
상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 로직 로우 레벨을 갖는 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)를 로직 하이 레벨로 천이시키고, 상기 제 1 및 제 3 수신 클럭 신호(ICLK, ICLKB)를 로직 로우 레벨을 유지시킬 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 인에이블된 상태일 때, 상기 클럭 신호(CLK)에 대응하는 로직 레벨을 갖는 상기 제 1 및 제 3 수신 클럭 신호(ICLK, ICLKB)를 생성하고, 상기 상보 클럭 신호(CLKB)에 대응하는 로직 레벨을 갖는 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)를 생성할 수 있다. 상기 클럭 수신기(610)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블될 때, 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)를 로직 로우 레벨로 천이시키고, 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 모두 로직 로우 레벨을 가질 수 있다.
상기 복수의 데이터 수신기는 복수의 수신 클럭 신호에 기초하여 데이터(DQ<1:n>)를 수신할 수 있다. 상기 데이터(DQ<1:n>)는 복수의 데이터 신호를 포함하는 하나의 데이터 스트림일 수 있다. 상기 복수의 데이터 신호는 직렬로 연속하여 상기 복수의 데이터 수신기로 입력될 수 있다. 상기 데이터 신호들은 싱글 엔디드 신호일 수 있다. 상기 복수의 데이터 수신기는 상기 데이터(DQ<1:n>)를 수신하기 위해 기준 전압(VREF)을 사용할 수 있다. 상기 기준 전압(VREF)은 상기 데이터(DQ<1:n>)가 스윙하는 범위의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 복수의 데이터 수신기는 각각 대응하는 수신 클럭 신호에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 복수의 내부 데이터 신호를 생성할 수 있다. 상기 복수의 데이터 수신기 중에서 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이될 때, 로직 레벨이 천이되는 수신 클럭 신호를 수신하는 데이터 수신기는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 기준 전압(VREF)의 레벨 변화를 보상할 수 있다. 상기 복수의 데이터 수신기 중에서 상기 적어도 일부의 수신 클럭 신호에 동기하여 동작하는 데이터 수신기는 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이할 때, 상기 기준 전압(VREF)의 전압 레벨을 변화시킬 수 있다. 상기 스위칭 인에이블 신호(BEN)의 로직 레벨 천이에 따라 로직 레벨이 천이되는 수신 클럭 신호를 수신하는 데이터 수신기에서는 킥-백 노이즈가 발생하는 반면, 상기 스위칭 인에이블 신호(BEN)의 로직 레벨 천이에 따라 로직 레벨이 천이되지 않는 수신 클럭 신호를 수신하는 데이터 수신기에서는 킥-백 노이즈가 발생되지 않을 수 있다. 따라서, 상기 데이터 수신 장치(600)는 상기 복수의 수신기 중에서 상기 킥-백 노이즈가 발생될 수 있는 데이터 수신기만이 상기 기준 전압(VREF)의 전압 레벨을 보상하도록 함으로써, 회로 면적을 감소시키고 전력 소모를 최소화시킬 수 있다.
상기 데이터 수신 장치(600)는 제 1 데이터 수신기(620), 제 2 데이터 수신기(630), 제 3 데이터 수신기(640) 및 제 4 데이터 수신기(650)를 포함할 수 있다. 상기 데이터(DQ<1:n>)는 n개의 데이터 신호를 포함할 수 있고, n은 2 이상의 정수일 수 있다. 상기 제 1 데이터 수신기(620)는 상기 데이터(DQ<1:n>), 상기 제 1 수신 클럭 신호(ICLK) 및 상기 기준 전압(VREF)을 수신하여 제 1 내부 데이터(DIN1)를 생성할 수 있다. 상기 제 1 데이터 수신기(620)는 상기 제 1 수신 클럭 신호(ICLK)에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 상기 제 1 내부 데이터(DIN1)를 생성할 수 있다. 상기 제 2 데이터 수신기(630)는 상기 데이터(DQ<1:n>), 상기 제 2 수신 클럭 신호(QCLK) 및 상기 기준 전압(VREF)을 수신하여 제 2 내부 데이터(DIN2)를 생성할 수 있다. 상기 제 2 데이터 수신기(630)는 상기 제 2 수신 클럭 신호(QCLK)에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 상기 제 2 내부 데이터(DIN2)를 생성할 수 있다. 상기 제 3 데이터 수신기(640)는 상기 데이터(DQ<1:n>), 상기 제 3 수신 클럭 신호(ICLKB) 및 상기 기준 전압(VREF)을 수신하여 제 3 내부 데이터(DIN3)를 생성할 수 있다. 상기 제 3 데이터 수신기(640)는 상기 제 3 수신 클럭 신호(ICLKB)에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 상기 제 3 내부 데이터(DIN3)를 생성할 수 있다. 상기 제 4 데이터 수신기(650)는 상기 데이터(DQ<1:n>), 상기 제 4 수신 클럭 신호(QCLKB) 및 상기 기준 전압(VREF)을 수신하여 제 4 내부 데이터(DIN4)를 생성할 수 있다. 상기 제 4 데이터 수신기(650)는 상기 제 4 수신 클럭 신호(QCLKB)에 동기하여 상기 데이터(DQ<1:n>)와 상기 기준 전압(VREF)을 비교하여 상기 제 4 내부 데이터(DIN4)를 생성할 수 있다. 상기 제 1 및 제 3 데이터 수신기(620, 640)는 도 1 및 도 3에 도시된 제 1 데이터 수신기(120)와 실질적으로 동일한 구조를 가질 수 있다. 상기 제 2 및 제 4 데이터 수신기(630, 650)는 도 1 및 도 4에 도시된 제 2 데이터 수신기(130)와 실질적으로 동일한 구조를 가질 수 있다.
상기 제 2 데이터 수신기(630)는 상기 스위칭 인에이블 신호(BEN)를 더 수신하고, 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이할 때, 상기 기준 전압(VREF)의 레벨 변화를 보상할 수 있다. 상기 제 2 데이터 수신기(630)는 노이즈 보상기(631)를 포함할 수 있다. 상기 노이즈 보상기(631)는 상기 스위칭 인에이블 신호(BEN)를 수신하고, 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 기준 전압(VREF)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 스위칭 인에이블 신호(BEN)가 인에이블되고 상기 제 2 수신 클럭 신호(QCLK)가 로직 하이 레벨로 천이할 때, 상기 노이즈 보상기(631)는 상기 기준 전압(VREF)의 전압 레벨을 상승시킬 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블되고, 상기 제 2 수신 클럭 신호(QCLK)가 로직 로우 레벨로 천이할 때, 상기 노이즈 보상기(631)는 상기 기준 전압(VREF)의 전압 레벨을 하강시킬 수 있다. 상기 제 4 데이터 수신기(650)는 상기 스위칭 인에이블 신호(BEN)를 더 수신하고, 상기 스위칭 인에이블 신호(BEN)의 로직 레벨이 천이할 때, 상기 기준 전압(VREF)의 레벨 변화를 보상할 수 있다. 상기 제 4 데이터 수신기(650)는 노이즈 보상기(651)를 포함할 수 있다. 상기 노이즈 보상기(651)는 상기 스위칭 인에이블 신호(BEN)를 수신하고, 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 기준 전압(VREF)의 전압 레벨을 변화시킬 수 있다. 예를 들어, 상기 스위칭 인에이블 신호(BEN)가 인에이블되고 상기 제 4 수신 클럭 신호(QCLKB)가 로직 하이 레벨로 천이할 때, 상기 노이즈 보상기(651)는 상기 기준 전압(VREF)의 전압 레벨을 상승시킬 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블되고, 상기 제 4 수신 클럭 신호(QCLKB)가 로직 로우 레벨로 천이할 때, 상기 노이즈 보상기(651)는 상기 기준 전압(VREF)의 전압 레벨을 하강시킬 수 있다.
도 7은 도 6에 도시된 클럭 수신기(610)의 구성을 보여주는 도면이다. 도 7을 참조하면, 상기 클럭 수신기(610)는 클럭 버퍼 회로(710), 열화 방지 회로(720) 및 분주 회로(730)를 포함할 수 있다. 상기 클럭 버퍼 회로(710)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)를 수신하여 라이징 클럭 신호(RCLK) 및 폴링 클럭 신호(FCLK)를 생성할 수 있다. 상기 클럭 버퍼 회로(710)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)를 차동 증폭하여 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)를 생성할 수 있다. 상기 라이징 클럭 신호(RCLK)는 상기 클럭 신호(CLK)에 대응하는 로직 레벨을 가질 수 있다. 상기 폴링 클럭 신호(FCLK)는 상기 상보 클럭 신호(CLKB)에 대응하는 로직 레벨을 가질 수 있다. 상기 클럭 버퍼 회로(710)는 정 입력 단자로 상기 클럭 신호(CLK)를 수신하고, 부 입력 단자로 상기 상보 클럭 신호(CLKB)를 수신할 수 있다. 상기 클럭 버퍼 회로(710)는 정 출력 단자로 상기 라이징 클럭 신호(RCLK)를 출력하고, 부 출력 단자로 상기 폴링 클럭 신호(FCLK)를 출력할 수 있다.
상기 열화 방지 회로(720)는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 열화 방지 회로(720)는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)의 로직 레벨을 변화시킬 수 있다. 상기 열화 방지 회로(720)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블된 상태일 때, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)의 로직 레벨과 무관하게 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)의 로직 레벨을 동일하게 만들 수 있다. 상기 열화 방지 회로(720)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 클럭 신호(CLK)에 따라 상기 라이징 클럭 신호(RCLK)가 생성되도록 하고, 상기 상보 클럭 신호(CLKB)에 따라 상기 폴링 클럭 신호(FCLK)가 생성되도록 할 수 있다. 상기 열화 방지 회로(720)는 제 1 트랜지스터(T31) 및 제 2 트랜지스터(T32)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(T31, T32)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(T31)는 상기 클럭 버퍼 회로(710)의 정 출력 단자와 제 1 전원 전압(VL)이 공급되는 단자 사이에 연결되고, 상기 제 1 트랜지스터(T31)의 게이트는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 제 2 트랜지스터(T32)는 상기 클럭 버퍼 회로(710)의 부 출력 단자와 제 1 전원 전압(VL)이 공급되는 단자 사이에 연결되고, 상기 제 2 트랜지스터(T32)의 게이트는 상기 스위칭 인에이블 신호(BEN)를 수신할 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블되면, 상기 제 1 및 제 2 트랜지스터(T31, T32)가 턴온될 수 있다. 상기 제 1 및 제 2 트랜지스터(T31, T32)는 상기 클럭 버퍼 회로(710)의 정 출력 단자와 부 출력 단자를 서로 연결하고, 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)를 모두 상기 제 1 전원 전압(VL)에 대응하는 전압 레벨로 구동할 수 있다. 상기 스위칭 인에이블 신호(BEN)가 인에이블되면, 상기 제 1 및 제 2 트랜지스터(T31, T32)가 턴오프되고, 상기 클럭 버퍼 회로(710)의 정 출력 단자 및 부 출력 단자의 연결은 해제될 수 있다. 따라서, 상기 클럭 신호(CLK)에 대응하는 로직 레벨을 갖는 상기 라이징 클럭 신호(RCLK)가 생성되고, 상기 상보 클럭 신호(CLKB)에 대응하는 로직 레벨을 갖는 상기 폴링 클럭 신호(FCLK)가 생성될 수 있다.
상기 분주 회로(730)는 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)를 수신하여 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 상기 분주 회로(730)는 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)의 주파수를 분주하여 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 생성할 수 있다. 상기 분주 회로(730)는 상기 라이징 클럭 신호(RCLK)를 분주하여 상기 제 1 및 제 3 수신 클럭 신호(ICLK, ICLKB)를 생성하고, 상기 폴링 클럭 신호(FCLK)를 분주하여 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)를 생성할 수 있다.
도 8은 본 발명의 실시예에 따른 데이터 수신 장치(600)의 동작을 보여주는 타이밍도이다. 도 6 내지 도 8을 참조하여 본 발명의 실시예에 따른 데이터 수신 장치(600)의 동작을 설명하면 다음과 같다. 도 8에서, 명확한 설명을 위해 상기 데이터 수신 장치(100)로 4개의 데이터 신호가 연속해서 입력되는 경우를 가정하였다. 상기 데이터(DQ<1:4>)가 전송되기 전에 상기 스위칭 인에이블 신호(BEN)는 디스에이블된 상태일 수 있다. 상기 클럭 신호(CLK)는 로직 로우 레벨을 가지며, 상기 상보 클럭 신호(CLKB)는 로직 하이 레벨을 가질 수 있다. 상기 클럭 수신기(600)의 열화 방지 회로(720)는 상기 스위칭 인에이블 신호(BEN)에 기초하여 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)를 모두 로직 로우 레벨로 구동하고, 상기 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)는 모두 로직 로우 레벨을 가질 수 있다. 따라서, 상기 제 1 내지 제 4 데이터 수신기(620, 630, 640, 650)는 서로 동일한 정도로 열화될 수 있다. 상기 스위칭 인에이블 신호(BEN)가 인에이블되면, 상기 열화 방지 회로(720)는 상기 라이징 클럭 신호(RCLK)와 상기 폴링 클럭 신호(FCLK)의 연결을 해제시킬 수 있다. 상기 라이징 클럭 신호(RCLK)는 상기 클럭 신호(CLK)에 따라 로직 로우 레벨을 유지하고, 상기 폴링 클럭 신호(FCLK)는 상기 상보 클럭 신호(CLKB)에 따라 로직 하이 레벨로 천이할 수 있다. 따라서, 상기 제 1 및 제 3 수신 클럭 신호(ICLK, ICLKB)는 로직 로우 레벨을 유지하는 반면, 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)는 로직 하이 레벨로 천이할 수 있다. 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)를 수신하는 제 2 및 제 4 데이터 수신기(630, 650)에서는 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)가 천이하면서 킥-백 노이즈가 발생될 수 있고, 상기 킥-백 노이즈에 의해 상기 기준 전압(VREF)의 전압 레벨이 하강될 수 있다. 상기 제 2 및 제 4 데이터 수신기(630, 650)의 노이즈 보상기(631, 651)는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 기준 전압(VREF)의 전압 레벨을 상승시켜 상기 킥-백 노이즈에 의한 상기 기준 전압(VREF)의 전압 레벨 하강을 보상할 수 있다.
이후, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)는 제 1 시간(T) 동안 반대되는 로직 레벨을 가지면서 토글할 수 있다. 제 1 시간(T1)이 경과되면, 데이터(DQ<1:4>)가 입력될 수 있다. 상기 데이터(DQ<1:4>)는 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)에 동기되어 전송될 수 있다. 상기 제 1 데이터 수신기(620)는 상기 제 1 수신 클럭 신호(ICLK)의 라이징 에지에 동기하여 상기 데이터(DQ<1:4>)의 첫 번째 데이터 신호(D1)와 상기 기준 전압(VREF)을 비교하여 상기 제 1 내부 데이터(DIN1)를 생성할 수 있다. 상기 제 2 데이터 수신기(630)는 상기 제 2 수신 클럭 신호(QCLK)의 라이징 에지에 동기하여 상기 데이터(DQ<1:4>)의 두 번째 데이터 신호(D2)와 상기 기준 전압(VREF)을 비교하여 상기 제 2 내부 데이터(DIN2)를 생성할 수 있다. 상기 제 3 데이터 수신기(640)는 상기 제 3 수신 클럭 신호(ICLKB)의 라이징 에지에 동기하여 상기 데이터(DQ<1:4>)의 세 번째 데이터 신호(D3)와 상기 기준 전압(VREF)을 비교하여 상기 제 3 내부 데이터(DIN3)를 생성할 수 있다. 상기 제 4 데이터 수신기(650)는 상기 제 4 수신 클럭 신호(QCLKB)의 라이징 에지에 동기하여 상기 데이터(DQ<1:4>)의 네 번째 데이터 신호(D4)와 상기 기준 전압(VREF)을 비교하여 상기 제 4 내부 데이터(DIN4)를 생성할 수 있다. 상기 데이터가 6개의 데이터 신호를 포함한다고 가정하면, 상기 제 1 데이터 수신기(620)는 상기 제 1 수신 클럭 신호(ICLK)에 다시 동기하여 상기 다섯 번째 데이터 신호를 상기 기준 전압(VREF)과 비교하여 상기 제 1 내부 데이터 신호(DIN1)를 생성할 수 있다. 상기 제 2 데이터 수신기(630)는 상기 제 2 수신 클럭 신호(QCLK)에 다시 동기하여 상기 여섯 번째 데이터 신호를 상기 기준 전압(VREF)과 비교하여 상기 제 2 내부 데이터(DIN2)를 생성할 수 있다. 상기 데이터가 3개의 데이터 신호를 포함한다고 가정하면, 상기 제 1 내지 제 3 데이터 수신기(620, 630, 640)는 각각 첫 번째 내지 세 번째 데이터 신호를 수신하여 상기 제 1 내지 제 3 내부 데이터(DIN1, DIN2, DIN3)를 생성하고, 상기 제 4 데이터 수신기(650)는 상기 데이터로부터 상기 제 4 내부 데이터(DIN4)를 생성하지 않을 수 있다.
상기 데이터(DQ<1:4>)의 전송이 완료되면, 상기 클럭 신호(CLK) 및 상기 상보 클럭 신호(CLKB)는 제 2 시간(T2) 동안 추가적으로 토글할 수 있다. 상기 제 2 시간(T2)이 경과하면, 상기 클럭 신호(CLK)는 다시 로직 로우 레벨을 유지하고, 상기 상보 클럭 신호는 다시 로직 하이 레벨을 유지할 수 있다. 따라서, 상기 제 1 및 제 3 수신 클럭 신호(ICLK, ICLKB)는 로직 로우 레벨을 유지하고, 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)는 로직 하이 레벨을 유지할 수 있다. 상기 스위칭 인에이블 신호(BEN)가 디스에이블되면, 상기 열화 방지 회로(720)는 상기 라이징 클럭 신호(RCLK) 및 상기 폴링 클럭 신호(FCLK)를 모두 로직 로우 레벨로 구동할 수 있다. 따라서, 상기 제 1 및 제 3 수신 클럭 신호(ICLK, ICLKB)는 로직 로우 레벨로 유지되는 반면, 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)는 로직 하이 레벨로부터 로직 로우 레벨로 천이될 수 있다. 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)를 수신하는 제 2 및 제 4 데이터 수신기(630, 650)에서는 상기 제 2 및 제 4 수신 클럭 신호(QCLK, QCLKB)가 천이하면서 킥-백 노이즈가 발생될 수 있고, 상기 킥-백 노이즈에 의해 상기 기준 전압(VREF)의 전압 레벨이 상승될 수 있다. 상기 제 2 및 제 4 데이터 수신기(630, 650)의 노이즈 보상기(631, 651)는 상기 스위칭 인에이블 신호(BEN)가 디스에이블될 때, 상기 기준 전압(VREF)의 전압 레벨을 하강시켜 상기 킥-백 노이즈에 의한 상기 기준 전압(VREF)의 전압 레벨 상승을 보상할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 시스템(9)의 구성을 보여주는 도면이다. 도 9를 참조하면, 상기 반도체 시스템(9)은 제 1 반도체 장치(910) 및 제 2 반도체 장치(920)를 포함할 수 있다. 상기 제 1 반도체 장치(910)는 상기 제 2 반도체 장치(920)가 동작하는데 필요한 다양한 제어신호를 제공하는 마스터 장치일 수 있다. 상기 제 2 반도체 장치(920)는 상기 제 1 반도체 장치(910)에 의해 제어되어 다양한 동작을 수행하는 슬레이브 장치일 수 있다. 상기 제 1 반도체 장치(910)는 다양한 종류의 호스트 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(910)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러를 포함할 수 있다. 상기 제 2 반도체 장치(920)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(920)는 복수의 버스를 통해 상기 제 1 반도체 장치(910)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 데이터 버스(901) 및 데이터 스트로브 버스(902)를 포함할 수 있다. 상기 데이터 버스(901) 및 상기 데이터 스트로브 버스(902)는 양방향 버스일 수 있다. 상기 데이터 버스(901)는 복수의 데이터 전송 라인을 포함할 수 있다. 상기 복수의 데이터 전송 라인을 통해 복수의 데이터(DQ<1:n>)가 전송될 수 있고, 상기 복수의 데이터는 각각 직렬로 전송되는 복수의 데이터 신호를 포함할 수 있다. 도 9에서는, 하나의 신호 전송 라인을 통해 전송되는 데이터(DQ<1:n>)를 도시하였다. 여기서, n은 2 이상의 정수일 수 있다. 상기 데이터(DQ<1:n>)는 순차적으로 직렬로 전송되는 복수의 데이터 신호를 포함할 수 있다. 상기 데이터 스트로브 버스(902)는 복수의 데이터 스트로브 전송 라인을 포함할 수 있다. 상기 제 1 및 제 2 반도체 장치(910, 920)는 상기 데이터 버스(901) 및 상기 데이터 스트로브 버스(902)를 통해 라이트 동작 및 리드 동작을 수행할 수 있다. 상기 라이트 동작은 상기 제 1 반도체 장치(910)로부터 상기 제 2 반도체 장치(920)로 데이터(DQ<1:n>)가 전송되는 동작을 의미할 수 있고, 상기 리드 동작은 상기 제 2 반도체 장치(920)로부터 상기 제 1 반도체 장치(910)로 데이터(DQ<1:n>)가 전송되는 동작을 의미할 수 있다. 상기 라이트 동작 중에, 상기 제 1 반도체 장치(910)는 상기 데이터 버스(901)를 통해 데이터(DQ<1:n>)를 상기 제 2 반도체 장치(920)로 전송할 수 있다. 상기 제 1 반도체 장치(910)는 상기 데이터 스트로브 버스(902)를 통해 데이터 스트로브 신호(DQS)와 상보 데이터 스트로브 신호(DQSB)를 상기 제 2 반도체 장치(920)로 전송할 수 있다. 상기 리드 동작 중에, 상기 제 2 반도체 장치(920)는 상기 데이터 버스(901)를 통해 상기 데이터(DQ<1:n>)를 상기 제 1 반도체 장치(910)로 전송할 수 있다. 상기 제 2 반도체 장치(920)는 상기 데이터 스트로브 버스(902)를 통해 상기 데이터 스트로브 신호(DQS)와 상기 상보 데이터 스트로브 신호(DQSB)를 상기 제 1 반도체 장치(910)로 전송할 수 있다. 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)는 각각 도 1 및 도 6에 도시된 클럭 신호(CLK) 및 상보 클럭 신호(CLKB)에 대응될 수 있다. 도시되지는 않았지만, 상기 제 2 반도체 장치(920)는 커맨드 버스, 어드레스 버스, 클럭 버스 등을 통해 상기 제 1 반도체 장치(910)와 연결될 수 있다. 상기 커맨드 버스, 상기 어드레스 버스 및 상기 클럭 버스는 단방향 버스일 수 있다. 상기 제 1 반도체 장치(910)는 상기 커맨드 버스를 통해 커맨드 신호를 상기 제 2 반도체 장치(920)로 제공할 수 있다. 상기 제 1 반도체 장치(910)는 상기 어드레스 버스를 통해 어드레스 신호를 상기 제 2 반도체 장치(920)로 제공할 수 있다. 상기 제 1 반도체 장치(910)는 상기 클럭 버스를 통해 시스템 클럭 신호를 상기 제 2 반도체 장치(920)로 제공할 수 있다.
상기 제 1 반도체 장치(910)는 데이터 전송 회로(911, TX), 데이터 수신 회로(912, RX), 스트로브 전송 회로(913, TX) 및 스트로브 수신 회로(914, RX)를 포함할 수 있다. 상기 데이터 전송 회로(911)는 상기 데이터 버스(901)와 연결되고, 상기 제 1 반도체 장치(910)의 내부 데이터(DI1)에 기초하여 상기 데이터 버스(901)를 구동하고, 상기 데이터 버스(901)를 통해 상기 데이터(DQ<1:n>)를 전송할 수 있다. 상기 데이터 수신 회로(912)는 상기 데이터 버스(901)와 연결되고, 상기 데이터 버스(901)를 통해 상기 제 2 반도체 장치(920)로부터 전송된 데이터(DQ<1:n>)를 수신할 수 있다. 상기 데이터 수신 회로(912)는 상기 데이터(DQ<1:n>)에 기초하여 상기 제 1 반도체 장치(910)의 내부 데이터(DI1)를 생성할 수 있다. 상기 스트로브 전송 회로(913)는 상기 데이터 스트로브 버스(902)와 연결되고, 라이트 데이터 스트로브 신호(WDQS)에 기초하여 상기 데이터 스트로브 버스(902)를 구동하고, 상기 데이터 스트로브 버스(902)를 통해 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 상기 제 2 반도체 장치(920)로 전송할 수 있다. 상기 스트로브 수신 회로(914)는 상기 데이터 스트로브 버스(902)와 연결되고, 상기 데이터 스트로브 버스(902)를 통해 상기 제 2 반도체 장치(920)로부터 전송된 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 수신할 수 있다. 상기 스트로브 수신 회로(914)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)에 기초하여 리드 데이터 스트로브 신호(RDQS)를 생성할 수 있다. 상기 데이터 전송 회로(911)로부터 출력되는 데이터(DQ)와 상기 스트로브 전송 회로(913)로부터 출력되는 데이터 스트로브 신호(DQS)의 타이밍은 서로 동기될 수 있다. 상기 제 2 반도체 장치(920)로부터 전송된 상기 데이터(DQ)와 상기 데이터 스트로브 신호(DQS)의 타이밍은 서로 동기될 수 있고, 상기 데이터 수신 회로(912)는 상기 리드 데이터 스트로브 신호(RDQS)에 기초하여 상기 데이터 버스(901)를 통해 수신된 상기 데이터(DQ)를 샘플링할 수 있다.
상기 제 2 반도체 장치(920)는 데이터 전송 회로(921, TX), 데이터 수신 회로(922, RX), 스트로브 전송 회로(923, TX) 및 스트로브 수신 회로(924, RX)를 포함할 수 있다. 상기 데이터 전송 회로(921)는 상기 데이터 버스(901)와 연결되고, 상기 제 2 반도체 장치(920)의 내부 데이터(DI2)에 기초하여 상기 데이터 버스(901)를 구동하고, 상기 데이터 버스(901)를 통해 상기 데이터(DQ<1:n>)를 전송할 수 있다. 상기 데이터 수신 회로(922)는 상기 데이터 버스(901)와 연결되고, 상기 데이터 버스(901)를 통해 상기 제 1 반도체 장치(910)로부터 전송된 데이터(DQ<1:n>)를 수신할 수 있다. 상기 데이터 수신 회로(922)는 상기 데이터(DQ<1:n>)에 기초하여 상기 제 2 반도체 장치(920)의 내부 데이터(DI2)를 생성할 수 있다. 상기 스트로브 전송 회로(923)는 상기 데이터 스트로브 버스(902)와 연결되고, 리드 데이터 스트로브 신호(RDQS)에 기초하여 상기 데이터 스트로브 버스(902)를 구동하고, 상기 데이터 스트로브 버스(902)를 통해 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 상기 제 1 반도체 장치(910)로 전송할 수 있다. 상기 스트로브 수신 회로(924)는 상기 데이터 스트로브 버스(902)와 연결되고, 상기 데이터 스트로브 버스(902)를 통해 상기 제 1 반도체 장치(910)로부터 전송된 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 수신할 수 있다. 상기 스트로브 수신 회로(924)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)에 기초하여 라이트 데이터 스트로브 신호(WDQS)를 생성할 수 있다. 상기 데이터 전송 회로(921)로부터 출력되는 데이터(DQ)와 상기 스트로브 전송 회로(923)로부터 출력되는 데이터 스트로브 신호(DQS)의 타이밍은 서로 동기될 수 있다. 상기 제 1 반도체 장치(910)로부터 전송된 상기 데이터(DQ)와 상기 데이터 스트로브 신호(DQS)의 타이밍은 서로 동기될 수 있고, 상기 데이터 수신 회로(922)는 상기 라이트 데이터 스트로브 신호(WDQS)에 기초하여 상기 데이터 버스(901)를 통해 수신된 상기 데이터(DQ<1:n>)를 샘플링할 수 있다.
상기 제 2 반도체 장치(920)의 상기 데이터 수신 회로(922) 및 상기 스트로브 수신 회로(924)의 조합은 도 1 및 도 6에 도시된 데이터 수신 장치(100, 600) 중 적어도 하나에 대응될 수 있다. 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)로부터 생성되는 라이트 데이터 스트로브 신호(WDQS)는 제 1 내부 스트로브 신호(IDQS1) 및 제 2 내부 스트로브 신호(IDQS2)를 포함할 수 있다. 상기 제 1 내부 스트로브 신호(IDQS1) 및 상기 제 2 내부 스트로브 신호(IDQS2)는 도 1에 도시된 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK)에 대응될 수 있다. 일 실시예에서, 상기 스트로브 수신 회로(924)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)의 주파수를 분주하여 4개 이상의 내부 스트로브 신호를 생성할 수 있다. 예를 들어, 상기 스트로브 수신 회로(924)는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)를 2분주하여 4개의 내부 스트로브 신호를 생성할 수 있고, 상기 4개의 내부 스트로브 신호는 도 6에 도시된 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)에 대응될 수 있다. 상기 스트로브 수신 회로(924)는 도 1에 도시된 클럭 수신기(110)를 포함하고, 상기 데이터 수신 회로(922)는 도 1에 도시된 제 1 및 제 2 데이터 수신기(120, 130)를 포함할 수 있다. 일 실시예에서, 상기 스트로브 수신 회로(924)는 도 6에 도시된 클럭 수신기(610)를 포함하고, 상기 데이터 수신 회로(922)는 도 6에 도시된 제 1 내지 제 4 데이터 수신기(620, 630, 640, 650)를 포함할 수 있다. 또한, 도 1 및 도 6에 도시된 데이터 수신 장치(100, 600) 중 적어도 하나는 상기 제 1 반도체 장치(910)의 데이터 수신 회로(912) 및 스트로브 수신 회로(914)로 적용될 수 있다. 상기 데이터 스트로브 신호(DQS)로부터 생성되는 상기 리드 데이터 스트로브 신호(RDQS)는 도 1에 도시된 제 1 및 제 2 수신 클럭 신호(RCLK, FCLK) 또는 도 6에 도시된 제 1 내지 제 4 수신 클럭 신호(ICLK, QCLK, ICLKB, QCLKB)를 포함할 수 있다. 상기 데이터 수신 회로(912)는 도 1에 도시된 제 1 및 제 2 데이터 수신기(120, 130) 또는 도 6에 도시된 제 1 내지 제 4 데이터 수신기(620, 630, 640, 650)를 포함할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 시스템(900)의 라이트 동작을 보여주는 타이밍도이다. 도 9 및 도 10을 참조하여 본 발명의 실시예에 따른 라이트 동작을 설명하면 다음과 같다. 상기 라이트 동작 중에 상기 제 1 반도체 장치(910)로부터 2개의 데이터 신호를 포함하는 데이터(DQ<1:2>)가 전송되는 것을 예시하기로 한다. 라이트 동작을 수행하기 위해, 상기 제 1 반도체 장치(910)는 상기 제 2 반도체 장치(920)로 라이트 커맨드 신호(WR)를 전송할 수 있다. 상기 라이트 커맨드(WR)가 전송된 후, 라이트 온 시간(WTON)이 경과되면, 상기 제 1 반도체 장치(910)는 로직 로우 레벨을 갖는 상기 데이터 스트로브 신호(DQS)를 전송하고, 로직 하이 레벨을 갖는 상기 상보 데이터 스트로브 신호(DQSB)를 전송할 수 있다. 상기 제 2 반도체 장치(920)는 상기 스위칭 인에이블 신호(BEN)가 인에이블되기 전이므로, 반대되는 로직 레벨을 갖는 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DSQB)가 전송되더라도, 상기 제 1 및 제 2 내부 스트로브 신호(IDQS1, IDQS2)의 로직 레벨을 모두 로직 로우 레벨로 유지시킬 수 있다. 상기 제 2 반도체 장치(920)는 상기 제 1 및 제 2 내부 스트로브 신호(IDQS1, IDQS2)의 로직 레벨을 동일하게 유지시켜 상기 데이터 수신 회로(922)를 구성하는 복수의 데이터 수신기에 동일한 정도의 열화가 발생하도록 한다.
상기 스위칭 인에이블 신호(BEN)가 인에이블되면, 상기 제 1 내부 스트로브 신호(IDQS1)는 상기 데이터 스트로브 신호(DQS)에 대응하는 로직 레벨을 갖고, 상기 제 2 내부 스트로브 신호(IDQS2)는 상기 상보 데이터 스트로브 신호(DQSB)에 대응하는 로직 레벨을 가질 수 있다. 이 때, 상기 제 1 내부 스트로브 신호(IDQS1)는 로직 로우 레벨을 유지하는 반면, 상기 제 2 내부 스트로브 신호(IDQS2)는 로직 로우 레벨에서 로직 하이 레벨로 천이할 수 있다. 상기 제 2 내부 스트로브 신호(IDQS2)의 로직 레벨이 천이하면, 상기 데이터 수신 회로(922)를 구성하는 데이터 수신기 중 상기 제 2 내부 스트로브 신호(IDQS2)를 수신하는 데이터 수신기에서 킥-백 노이즈가 발생될 수 있다. 상기 제 2 내부 스트로브 신호(IDQS2)를 수신하는 데이터 수신기는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 킥-백 노이즈를 보상할 수 있다.
이후, 상기 데이터 스트로브 신호(DQS) 및 상기 상보 데이터 스트로브 신호(DQSB)는 반대되는 로직 레벨을 갖도록 토글할 수 있다. 따라서, 상기 제 1 및 제 2 내부 스트로브 신호(IDQS1, IDQS2)도 반대되는 로직 레벨을 갖도록 토글할 수 있다. 상기 제 1 내지 제 2 내부 스트로브 신호(IDQS1, IDQS2)가 반대되는 로직 레벨로 계속적으로 토글할 때, 어느 한쪽의 데이터 수신기에서 발생하는 킥-백 노이즈와 다른 한쪽의 데이터 수신기에서 발생되는 킥-백 노이즈는 서로 상쇄될 수 있다. 프리앰블 시간(tWPRE)이 경과되면, 상기 제 1 반도체 장치(910)로부터 상기 제 2 반도체 장치(920)로 데이터가 전송될 수 있다. 상기 제 1 내부 스트로브 신호(IDQS1)를 수신하는 데이터 수신기는 상기 제 1 내부 스트로브 신호(IDQS1)의 라이징 에지에 동기하여 상기 데이터(DQ<1:2>)의 첫 번째 데이터 신호(D1)와 기준 전압(VREF)을 비교하여 상기 내부 데이터(DI2)를 생성할 수 있다. 상기 제 2 내부 스트로브 신호(IDQS2)를 수신하는 데이터 수신기는 상기 제 2 내부 스트로브 신호(IDQS2)의 라이징 에지에 동기하여 상기 데이터(D<1:2>)의 두 번째 데이터 신호(D2)와 상기 기준 전압(VREF)을 비교하여 상기 내부 데이터(DI2)를 생성할 수 있다. 상기 데이터(DQ<1:2>)의 전송이 완료되고, 포스트 앰블 시간(tWPST)이 경과되면, 상기 데이터 스트로브 신호(DQS)는 로직 로우 레벨로 유지되고, 상기 상보 데이터 스트로브 신호(DQSB)는 로직 하이 레벨로 유지될 수 있다. 라이트 오프 시간(WTOFF)에 대응하는 시간 동안 상기 제 1 내부 스트로브 신호(IDQS1)는 로직 로우 레벨로 유지되고, 상기 제 2 내부 스트로브 신호(IDQS2)는 로직 하이 레벨로 유지될 수 있다.
상기 스위칭 인에이블 신호(BEN)가 디스에이블되면, 상기 스트로브 수신 회로(924)는 상기 제 1 및 제 2 내부 스트로브 신호(IDQS1, IDQS2)를 모두 로직 로우 레벨로 구동하여 상기 데이터 수신 회로(922)에 포함되는 데이터 수신기들에서 동일한 열화가 발생될 수 있도록 한다. 이 때, 상기 제 1 내부 스트로브 신호(IDQS1)는 로직 로우 레벨을 유지하는 반면, 상기 제 2 내부 스트로브 신호(IDQS2)는 로직 하이 레벨에서 로직 로우 레벨로 천이할 수 있다. 상기 제 2 내부 스트로브 신호(IDQS2)의 로직 레벨이 천이하면, 상기 데이터 수신 회로(922)를 구성하는 데이터 수신기 중 상기 제 2 내부 스트로브 신호(IDQS2)를 수신하는 데이터 수신기에서 킥-백 노이즈가 발생될 수 있다. 상기 제 2 내부 스트로브 신호(IDQS2)를 수신하는 데이터 수신기는 상기 스위칭 인에이블 신호(BEN)가 인에이블될 때, 상기 킥-백 노이즈를 보상할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 스위칭 인에이블 신호에 기초하여 클럭 신호 및 상보 클럭 신호로부터 제 1 수신 클럭 신호 및 제 2 수신 클럭 신호를 생성하고, 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 상기 제 1 수신 클럭 신호의 로직 레벨을 천이시키는 클럭 수신기;
    상기 제 1 수신 클럭 신호에 동기하여 데이터와 기준 전압을 비교하여 제 1 내부 데이터를 생성하는 제 1 데이터 수신기; 및
    상기 제 2 수신 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 상기 제 2 내부 데이터를 생성하고, 상기 스위칭 인에이블 신호에 기초하여 상기 기준 전압의 전압 레벨 변화를 보상하는 제 2 데이터 수신기를 포함하는 데이터 수신 장치.
  2. 제 1 항에 있어서,
    상기 클럭 수신기는, 상기 스위칭 인에이블 신호가 디스에이블된 상태일 때, 동일한 로직 레벨을 갖는 상기 제 1 및 제 2 수신 클럭 신호를 생성하고,
    상기 스위칭 인에이블 신호가 인에이블된 상태일 때, 상기 클럭 신호를 상기 제 1 수신 클럭 신호로 출력하고, 상기 상보 클럭 신호를 상기 제 2 수신 클럭 신호로 출력하는 데이터 수신 장치.
  3. 제 1 항에 있어서,
    상기 클럭 수신기는, 상기 클럭 신호 및 상기 상보 클럭 신호를 차동 증폭하여 상기 제 1 수신 클럭 신호 및 상기 제 2 수신 클럭 신호를 생성하는 클럭 버퍼 회로; 및
    상기 스위칭 인에이블 신호가 디스에이블된 상태일 때, 상기 제 1 및 제 2 수신 클럭 신호가 동일한 로직 레벨을 갖도록 하는 열화 방지 회로를 포함하는 데이터 수신 장치.
  4. 제 1 항에 있어서,
    상기 제 1 데이터 수신기는, 상기 제 1 수신 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 차동 증폭하여 상기 제 1 내부 데이터를 생성하는 데이터 버퍼 회로를 포함하는 데이터 수신 장치.
  5. 제 1 항에 있어서,
    상기 제 2 데이터 수신기는, 상기 제 2 수신 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 차동 증폭하여 상기 제 2 내부 데이터를 생성하는 데이터 버퍼 회로; 및
    상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때, 상기 기준 전압의 전압 레벨을 변화시키는 노이즈 보상기를 포함하는 데이터 수신 장치.
  6. 제 5 항에 있어서,
    상기 노이즈 보상기는, 상기 스위칭 인에이블 신호가 인에이블될 때, 상기 기준 전압의 전압 레벨을 상승시키고, 상기 스위칭 인에이블 신호가 디스에이블될 때, 상기 기준 전압의 전압 레벨을 하강시키는 데이터 수신 장치.
  7. 스위칭 인에이블 신호에 기초하여 클럭 신호 및 상보 클럭 신호로부터 복수의 내부 클럭 신호를 생성하는 클럭 수신기; 및
    각각 데이터 및 기준 전압을 수신하고, 상기 복수의 내부 클럭 신호 중 대응하는 내부 클럭 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 복수의 내부 데이터를 생성하는 복수의 데이터 수신기를 포함하고,
    상기 복수의 데이터 수신기 중에서 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 로직 레벨이 천이하는 내부 클럭 신호를 수신하는 데이터 수신기는 상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 상기 기준 전압의 전압 레벨을 변화시키는 데이터 수신 장치.
  8. 제 7 항에 있어서,
    상기 클럭 수신기는, 상기 스위칭 인에이블 신호가 디스에이블된 상태일 때, 동일한 로직 레벨을 갖는 상기 복수의 내부 클럭 신호를 생성하는 데이터 수신 장치.
  9. 제 7 항에 있어서,
    상기 클럭 수신기는 상기 스위칭 인에이블 신호가 인에이블될 때, 상기 복수의 내부 클럭 신호 중 적어도 일부의 내부 클럭 신호의 로직 레벨을 천이시키고, 상기 스위칭 인에이블 신호가 디스에이블될 때, 상기 적어도 일부의 내부 클럭 신호의 로직 레벨을 천이시키는 데이터 수신 장치.
  10. 제 7 항에 있어서,
    상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때 로직 레벨이 천이하는 내부 클럭 신호를 수신하는 데이터 수신기는, 상기 스위칭 인에이블 신호가 인에이블될 때 상기 기준 전압의 전압 레벨을 상승시키고, 상기 스위칭 인에이블 신호가 디스에이블될 때 상기 기준 전압의 전압 레벨을 하강시키는 데이터 수신 장치.
  11. 스위칭 인에이블 신호에 기초하여 데이터 스트로브 신호 및 상보 데이터 스트로브 신호로부터 제 1 내부 스트로브 신호 및 제 2 내부 데이터 스트로브 신호를 생성하는 스트로브 수신 회로;
    상기 제 1 내부 스트로브 신호에 동기하여 데이터와 기준 전압을 비교하여 제 1 내부 데이터를 생성하는 제 1 데이터 수신기; 및
    상기 제 2 내부 스트로브 신호에 동기하여 상기 데이터와 상기 기준 전압을 비교하여 제 2 내부 데이터를 생성하고, 상기 스위칭 인에이블 신호에 기초하여 상기 기준 전압의 전압 레벨 변화를 보상하는 제 2 데이터 수신기를 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 스트로브 수신 회로는, 상기 스위칭 인에이블 신호가 디스에이블된 상태일 때, 동일한 로직 레벨을 갖는 상기 제 1 및 제 2 내부 스트로브 신호를 생성하고,
    상기 스위칭 인에이블 신호가 인에이블된 상태일 때, 상기 데이터 스트로브 신호를 상기 제 1 내부 스트로브 신호로 출력하고, 상기 상보 데이터 스트로브 신호를 상기 제 2 내부 스트로브 신호로 출력하는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 스트로브 수신 회로는, 상기 데이터 스트로브 신호 및 상기 상보 데이터 스트로브 신호를 차동 증폭하여 상기 제 1 내부 스트로브 신호 및 상기 제 2 내부 스트로브 신호를 생성하는 클럭 버퍼 회로; 및
    상기 스위칭 인에이블 신호가 디스에이블된 상태일 때, 상기 제 1 및 제 2 내부 스트로브 신호가 동일한 로직 레벨을 갖도록 하는 열화 방지 회로를 포함하는 반도체 장치.
  14. 제 11 항에 있어서,
    상기 제 1 데이터 수신기는, 상기 제 1 내부 스트로브 신호에 동기하여 상기 데이터와 상기 기준 전압을 차동 증폭하여 상기 제 1 내부 데이터를 생성하는 데이터 버퍼 회로를 포함하는 반도체 장치.
  15. 제 11 항에 있어서,
    상기 제 2 데이터 수신기는, 상기 제 2 내부 스트로브 신호에 동기하여 상기 데이터와 상기 기준 전압을 차동 증폭하여 상기 제 2 내부 데이터를 생성하는 데이터 버퍼 회로; 및
    상기 스위칭 인에이블 신호의 로직 레벨이 천이할 때, 상기 기준 전압의 전압 레벨을 변화시키는 노이즈 보상기를 포함하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 노이즈 보상기는, 상기 스위칭 인에이블 신호가 인에이블될 때, 상기 기준 전압의 전압 레벨을 상승시키고, 상기 스위칭 인에이블 신호가 디스에이블될 때, 상기 기준 전압의 전압 레벨을 하강시키는 반도체 장치.
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