CN113205840A - 数据接收设备以及使用其的半导体装置和半导体系统 - Google Patents

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Abstract

本申请公开了数据接收设备以及使用其的半导体装置和半导体系统。数据接收设备包括时钟接收器和多个数据接收器。时钟接收器被配置为基于切换使能信号来从时钟信号和互补时钟信号产生多个接收时钟信号。多个数据接收器被配置为接收数据和参考电压并且分别同步于多个接收时钟信号来将数据与参考电压进行比较，以产生多个内部数据。当切换使能信号的逻辑电平转变时，在多个数据接收器之中，接收到接收时钟信号的数据接收器改变参考电压的电压电平，所述接收时钟信号的逻辑电平在切换使能信号的逻辑电平转变时转变。

Description

数据接收设备以及使用其的半导体装置和半导体系统
相关申请的交叉引用
本申请要求于2020年1月30日向韩国知识产权局提交的申请号为10-2020-0010948的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例涉及集成电路技术，并且更具体地，涉及数据接收设备以及使用其的半导体装置和半导体系统。
背景技术
电子设备包括许多电子元件，并且计算机系统包括许多半导体装置，每个半导体装置都包括半导体。配置计算机系统的半导体装置可以通过接收和发送数据以及时钟信号来彼此通信。半导体装置可以同步于时钟信号来操作。半导体装置可以同步于时钟信号同步来输出数据。半导体装置可以同步于时钟信号来接收数据。数据可以作为差分信号或作为单端信号来发送。当数据作为单端信号来发送时，半导体装置可以利用参考电压来确定数据的逻辑电平。
随着基于晶体管的半导体装置变得小型化，半导体装置可能容易劣化。偏压温度不稳定性(BTI)是小型化半导体装置的劣化的最有代表性的示例之一。BTI会提高阈值电压，并且因此会降低半导体装置的操作速度并缩短半导体装置的产品寿命。
发明内容
在一个实施例中，一种数据接收设备可以包括时钟接收器、第一数据接收器和第二数据接收器。时钟接收器可以被配置为基于切换使能信号来从时钟信号和互补时钟信号产生第一接收时钟信号和第二接收时钟信号。时钟接收器可以被配置为当切换使能信号的逻辑电平转变时改变第一接收时钟信号的逻辑电平。第一数据接收器可以被配置为同步于第一接收时钟信号来将数据与参考电压进行比较，以产生第一内部数据。第二数据接收器可以被配置为同步于第二接收时钟信号将数据与参考电压进行比较，以产生第二内部数据，并且可以基于切换使能信号来补偿参考电压的电压电平变化。
在一个实施例中，一种数据接收设备可以包括时钟接收器和多个数据接收器。时钟接收器可以被配置为基于切换使能信号来从时钟信号和互补时钟信号产生多个接收时钟信号。多个数据接收器可以被配置为接收数据和参考电压，并且可以分别同步于多个接收时钟信号来将数据与参考电压进行比较，以产生多个内部数据。当切换使能信号的逻辑电平转变时，在多个数据接收器之中，接收到接收时钟信号的数据接收器可以改变参考电压的电压电平，该接收时钟信号的逻辑电平可以在切换使能信号的逻辑电平转变时转变。
在一个实施例中，一种半导体装置可以包括选通接收电路、第一数据接收器和第二数据接收器。选通接收电路可以被配置为基于切换使能信号来从数据选通信号和互补数据选通信号产生第一内部选通信号和第二内部选通信号。第一数据接收器可以被配置为同步于第一内部选通信号来将数据与参考电压进行比较，以产生第一内部数据。第二数据接收器可以被配置为同步于第二内部选通信号来将数据与参考电压进行比较，以产生第二内部数据。第二数据接收器可以被配置为基于切换使能信号来补偿参考电压的电压电平变化。
附图说明
图1是示出根据一个实施例的数据接收设备的配置的示图；
图2是示出图1中所示的时钟接收器的配置的示图；
图3是示出图1中所示的第一数据接收器的配置的示图；
图4是示出图1中所示的第二数据接收器的配置的示图；
图5是示出根据一个实施例的数据接收设备的操作的时序图；
图6是示出根据一个实施例的数据接收设备的配置的示图；
图7是示出图6中所示的时钟接收器的配置的示图；
图8是示出根据一个实施例的数据接收设备的操作的时序图；
图9是示出根据一个实施例的半导体系统的配置的示图；以及
图10是示出根据一个实施例的半导体系统的操作的时序图。
具体实施方式
图1是示出根据一个实施例的数据接收设备100的配置的示图。参考图1，数据接收设备100可以接收数据DQ<1:n>和时钟信号CLK。数据接收设备100可以同步于时钟信号CLK来接收数据DQ<1:n>，以产生内部数据信号。数据DQ<1:n>可以是包括多个数据信号的一个数据流。多个数据信号可以通过一个数据传输线串行和连续地传输。数据DQ<1:n>可以包括n个数据信号，其中n是等于或大于2的整数。数据DQ<1:n>可以是单端信号。数据接收设备100可以利用参考电压VREF，以便接收作为单端信号而传输的数据DQ<1:n>。参考电压VREF可以具有与数据DQ<1:n>摆动的范围的中间相对应的电压电平。时钟信号CLK的边沿可以与数据DQ<1:n>的相位同步。时钟信号CLK可以是差分信号。数据接收设备100可以将互补时钟信号CLKB与时钟信号CLK一起接收。互补时钟信号CLKB可以具有与时钟信号CLK相反的相位。
数据接收设备100可以包括时钟接收器110、第一数据接收器120和第二数据接收器130。时钟接收器110可以接收时钟信号CLK和互补时钟信号CLKB。时钟接收器110可以基于时钟信号CLK和互补时钟信号CLKB来产生第一接收时钟信号RCLK和第二接收时钟信号FCLK。第一接收时钟信号RCLK可以具有与时钟信号CLK相对应的相位。第二接收时钟信号FCLK可以具有与互补时钟信号CLKB相对应的相位。时钟接收器110可以将时钟信号CLK和互补时钟信号CLKB差分放大，以产生第一接收时钟信号RCLK和第二接收时钟信号FCLK。时钟接收器110还可以接收切换使能信号BEN。时钟接收器110可以基于切换使能信号BEN来从时钟信号CLK和互补时钟信号CLKB产生第一接收时钟信号RCLK和第二接收时钟信号FCLK。当切换使能信号BEN被禁止时，即使时钟信号CLK和互补时钟信号CLKB具有不同的逻辑电平，时钟接收器110也可以产生具有相同逻辑电平的第一接收时钟信号RCLK和第二接收时钟信号FCLK。如稍后所述，当第一接收时钟信号RCLK和第二接收时钟信号FCLK保持具有相同的逻辑电平时，可以防止由于劣化而导致的第一数据接收器120与第二数据接收器130之间的失配。
当切换使能信号BEN被使能时，时钟接收器110可以从时钟信号CLK产生第一接收时钟信号RCLK，并且可以从互补时钟信号CLKB产生第二接收时钟信号FCLK。当切换使能信号BEN被禁止时，第一接收时钟信号RCLK和第二接收时钟信号FCLK可以具有相同的逻辑电平。因此，当切换使能信号BEN被使能时，第一接收时钟信号RCLK和第二接收时钟信号FCLK之中的一个的逻辑电平可以转变。在此之后，当切换使能信号BEN被禁止时，第一接收时钟信号RCLK和第二接收时钟信号FCLK之中的一个的逻辑电平可以转变。例如，当切换使能信号BEN被禁止时，时钟接收器110可以产生具有逻辑低电平的第一接收时钟信号RCLK和第二接收时钟信号FCLK。当切换使能信号BEN被使能时，第一接收时钟信号RCLK可以保持具有逻辑低电平，而第二接收时钟信号FCLK可以转变成具有逻辑高电平。当切换使能信号BEN被禁止时，时钟接收器110可以再次产生具有逻辑低电平的第一接收时钟信号RCLK和第二接收时钟信号FCLK。
第一数据接收器120可以接收数据DQ<1:n>、参考电压VREF和第一接收时钟信号RCLK。第一数据接收器120可以同步于第一接收时钟信号RCLK而将数据DQ<1:n>与参考电压VREF进行比较以产生第一内部数据信号DIN1。第二数据接收器130可以接收数据DQ<1:n>、参考电压VREF和第二接收时钟信号FCLK。第二数据接收器130可以同步于第二接收时钟信号FCLK而将数据DQ<1:n>与参考电压VREF进行比较以产生第二内部数据信号DIN2。第二数据接收器130还可以接收切换使能信号BEN。第二数据接收器130可以基于切换使能信号BEN来补偿参考电压VREF的电压电平变化。
当切换使能信号BEN的逻辑电平转变时，第二数据接收器130可以补偿参考电压VREF的电压电平。当切换使能信号BEN的逻辑电平转变时，第二接收时钟信号FCLK可以转变。当第二接收时钟信号FCLK转变时，可能出现反冲噪音(kick-back noise)，并且参考电压VREF的电压电平可能由于反冲噪音而改变。第二数据接收器130可以包括噪音补偿器(noise compensator)131，以便补偿反冲噪音。噪音补偿器131可以接收切换使能信号BEN。当切换使能信号BEN的逻辑电平改变时，噪音补偿器131可以改变参考电压VREF的电压电平。例如，当切换使能信号BEN被使能时，噪音补偿器131可以升高参考电压VREF的电压电平，以便补偿参考电压VREF的电压电平下降。当切换使能信号BEN被禁止时，噪音补偿器131可以降低参考电压VREF的电压电平，以便补偿参考电压VREF的电压电平升高。第一数据接收器120可以接收第一接收时钟信号RCLK。即使切换使能信号BEN的逻辑电平转变，第一接收时钟信号RCLK的逻辑电平也可以保持不转变。因此，即使在切换使能信号BEN的逻辑电平转变时，在第一数据接收器120中也不会出现反冲噪音。第一数据接收器120可能不包括用于补偿参考电压VREF的电平变化的噪音补偿器，这与第二数据接收器130不同。根据不具有噪音补偿器的第一数据接收器120，数据接收设备100所占用的电路空间可以减少，并且数据接收设备100的功耗可以降低。
图2是示出图1中所示的时钟接收器110的配置的示图。参考图2，时钟接收器110可以包括时钟缓冲电路210和劣化防止电路220。时钟缓冲电路210可以接收时钟信号CLK和互补时钟信号CLKB。时钟缓冲电路210可以将时钟信号CLK和互补时钟信号CLKB差分放大，以产生第一接收时钟信号RCLK和第二接收时钟信号FCLK。时钟缓冲电路210可以经由同相输入节点(positive input node)接收时钟信号CLK，并且可以通过反相输入节点(negativeinput node)接收互补时钟信号CLKB。时钟缓冲电路210可以通过同相输出节点(positiveoutput node)输出第一接收时钟信号RCLK，并且可以通过反相输出节点(negative outputnode)输出第二接收时钟信号FCLK。
劣化防止电路220可以接收切换使能信号BEN。劣化防止电路220可以基于切换使能信号BEN来将第一接收时钟信号RCLK和第二接收时钟信号FCLK控制为具有相同的逻辑电平。例如，当切换使能信号BEN被禁止时，劣化防止电路220可以将时钟缓冲电路210的同相输出节点和反相输出节点彼此耦接，并且可以将时钟缓冲电路210的同相输出节点和反相输出节点驱动为第一电源电压VL的电压电平。第一电源电压VL可以具有足够低以被确定为逻辑低电平的电压电平。当切换使能信号BEN被使能时，劣化防止电路220可以将时钟缓冲电路210的同相输出节点和反相输出节点之间的耦接松开。因此，第一接收时钟信号RCLK可以具有与时钟信号CLK相对应的逻辑电平，并且第二接收时钟信号FCLK可以具有与互补时钟信号CLKB相对应的逻辑电平。
劣化防止电路220可以包括第一晶体管Tl和第二晶体管T2。切换使能信号BEN可以被使能为逻辑低电平。第一晶体管T1和第二晶体管T2中的每个可以是N沟道MOS晶体管。第一晶体管T1可以被耦接在时钟缓冲电路210的同相输出节点与被提供有第一电源电压VL的节点之间，并且可以在其栅极处接收切换使能信号BEN。第二晶体管T2可以被耦接在时钟缓冲电路210的反相输出节点与被提供有第一电源电压VL的节点之间，并且可以在其栅极处接收切换使能信号BEN。
图3是示出图1中所示的第一数据接收器120的配置的示图。参考图3，第一数据接收器120可以包括数据缓冲电路310。数据缓冲电路310可以接收数据DQ<1:n>、参考电压VREF和第一接收时钟信号RCLK，并且可以输出第一内部数据信号DIN1。数据缓冲电路310可以同步于第一接收时钟信号RCLK而将数据DQ<1:n>和参考电压VREF差分放大，以产生第一内部数据信号DIN1。例如，数据缓冲电路310可以同步于第一接收时钟信号RCLK的上升沿来将数据DQ<1:n>和参考电压VREF差分放大，以产生第一内部数据信号DIN1。
数据缓冲电路310可以包括第一晶体管T11、第二晶体管T12、第三晶体管T13、第四晶体管T14和第五晶体管T15。第一晶体管T11和第二晶体管T12中的每个可以是N沟道MOS晶体管。第三晶体管T13、第四晶体管T14和第五晶体管T15中的每个可以是P沟道MOS晶体管。第一晶体管T11可以在其源极处耦接至被提供有第一电源电压VL的节点，并且可以在其栅极处接收第一接收时钟信号RCLK。第二晶体管T12可以在其漏极处耦接至第一输出节点OP1，可以在其源极处耦接至被提供有第一电源电压VL的节点，并且可以在其栅极处接收第一接收时钟信号RCLK。第一内部数据信号DIN1可以通过第一输出节点OP1输出。第三晶体管T13可以在其源极处耦接至第一公共节点CN1，可以在其漏极处耦接至第一晶体管T11的漏极，并且可以在其栅极处接收数据DQ<1:n>。第四晶体管T14可以在其源极处耦接至第一公共节点CN1，可以在其漏极处耦接至第一输出节点OP1，并且可以在其栅极处接收参考电压VREF。第五晶体管T15可以在其源极处耦接至被提供有第二电源电压VH的节点，可以在其漏极处耦接至第一公共节点CN1，并且可以在其栅极处接收第一接收时钟信号RCLK。
即使在切换使能信号BEN的逻辑电平转变时，第一接收时钟信号RCLK的逻辑电平也可以保持不转变。因此，即使在切换使能信号BEN的逻辑电平转变时，在接收第一接收时钟信号RCLK的数据缓冲电路310中也可能不会发生反冲噪音，并且也可能不需要补偿参考电压VREF的电压电平。当第一接收时钟信号RCLK具有逻辑低电平时，数据缓冲电路310可以被去激活。当第一接收时钟信号RCLK具有逻辑高电平时，第一晶体管T11和第二晶体管T12可以被导通并且数据缓冲电路310可以被激活。当数据DQ<1:n>的电压电平高于参考电压VREF的电压电平时，第一输出节点OP1的电压电平可以变得相对高并且具有逻辑高电平的第一内部数据信号DIN1可以通过第一输出节点OP1来产生。当数据DQ<1:n>的电压电平低于参考电压VREF的电压电平时，第一输出节点OP1的电压电平可以变得相对低，并且具有逻辑低电平的第一内部数据信号DIN1可以通过第一输出节点OP1来产生。
图4是示出图1中所示的第二数据接收器130的配置的示图。参考图3，第二数据接收器130可以包括数据缓冲电路410和噪音补偿器420。数据缓冲电路410可以接收数据DQ<1:n>、参考电压VREF和第二接收时钟信号FCLK，并且可以输出第二内部数据信号DIN2。数据缓冲电路410可以同步于第二接收时钟信号FCLK而将数据DQ<1:n>和参考电压VREF差分放大，以产生第二内部数据信号DIN2。例如，数据缓冲电路410可以同步于第二接收时钟信号FCLK的上升沿而将数据DQ<1:n>和参考电压VREF差分放大，以产生第二内部数据信号DIN2。噪音补偿器420可以接收切换使能信号BEN。噪音补偿器420可以基于切换使能信号BEN来改变参考电压VREF的电压电平。
数据缓冲电路410可以包括第一晶体管T21、第二晶体管T22、第三晶体管T23、第四晶体管T24和第五晶体管T25。第一晶体管T21和第二晶体管T22中的每个可以是N沟道MOS晶体管。第三晶体管T23、第四晶体管T24和第五晶体管T25中的每个可以是P沟道MOS晶体管。第一晶体管T21可以在其源极处耦接至被提供有第一电源电压VL的节点，并且可以在其栅极处接收第二接收时钟信号FCLK。第二晶体管T22可以在其漏极处耦接至第二输出节点OP2，可以在其源极处耦接至被提供有第一电源电压VL的节点，并且可以在其栅极处接收第二接收时钟信号FCLK。第二内部数据信号DIN2可以通过第二输出节点OP2来输出。第三晶体管T23可以在其源极处耦接至第二公共节点CN2，可以在其漏极处耦接至第一晶体管T21的漏极，并且可以在其栅极处接收数据DQ<1:n>。第四晶体管T24可以在其源极处耦接至第二公共节点CN2，可以在其漏极处耦接至第二输出节点OP2，并且可以在其栅极处接收参考电压VREF。第五晶体管T25可以在其源极处耦接至被提供有第二电源电压VH的节点，可以在其漏极处耦接至第二公共节点CN2，并且可以在其栅极处接收第二接收时钟信号FCLK。第二电源电压VH可以具有比第一电源电压VL高的电压电平。第二电源电压VH可以具有足够高以被确定为逻辑高电平的电压电平。
噪音补偿器420可以包括第六晶体管T26、第七晶体管T27和第八晶体管T28。第六晶体管T26可以是N沟道MOS晶体管。第七晶体管T27和第八晶体管T28中的每个可以是P沟道MOS晶体管。第六晶体管T26可以在其源极处耦接至被提供有第一电源电压VL的节点，并且可以在其栅极处接收切换使能信号BEN。第七晶体管T27可以在其源极处耦接至被提供有第二电源电压VH的节点，并且可以在其栅极处接收切换使能信号BEN。第八晶体管T28可以在其源极处耦接至第七晶体管T27的漏极，可以在其漏极处耦接至第六晶体管T26的漏极，并且可以在其栅极处接收参考电压VREF。
第二数据接收器130可以如下面所述的那样操作。当第二接收时钟信号FCLK具有逻辑低电平时，第五晶体管T25可以被导通并且第二电源电压VH可以被施加到第二公共节点CN2。第一晶体管T21和第二晶体管T22可以被关断并且数据缓冲电路410可以被去激活。当切换使能信号BEN被使能并且第二接收时钟信号FCLK从逻辑低电平转变为逻辑高电平时，第一晶体管T21和第二晶体管T22可以被导通并且数据缓冲电路410可以被激活。随着第二接收时钟信号FCLK从逻辑低电平转变为逻辑高电平，可以在第二输出节点OP2与被提供有第一电源电压VL的节点之间形成电流路径，并且可能出现反冲噪音。由于反冲噪音，参考电压VREF的电压电平可能下降。当切换使能信号BEN被使能为逻辑低电平时，第七晶体管T27可以被导通，并且第二电源电压VH可以通过第七晶体管T27被提供给第八晶体管T28。因此，参考电压VREF的电压电平可以通过第七晶体管T27和第八晶体管T28升高，由于反冲噪音而引起的参考电压VREF的电压电平下降可以被补偿，并且参考电压VREF可以保持在电压电平。当数据DQ<1:n>的电压电平高于参考电压VREF的电压电平时，第二输出节点OP2的电压电平可以变得相对高，并且具有逻辑高电平的第二内部数据信号DIN2可以通过第二输出节点OP2来产生。当数据DQ<1:n>的电压电平低于参考电压VREF的电压电平时，第二输出节点OP2的电压电平可以变得相对低，并且具有逻辑低电平的第二内部数据信号DIN2可以通过第二输出节点OP2来产生。
当切换使能信号BEN再次被禁止并且第二接收时钟信号FCLK从逻辑高电平转变为逻辑低电平时，第一晶体管T21和第二晶体管T22可以被关断并且数据缓冲电路410可以被去激活。随着第二接收时钟信号FCLK从逻辑高电平转变为逻辑低电平，可以在被提供有第二电源电压VH的节点与第二公共节点CN2之间形成电流路径，并且可能出现反冲噪音。由于反冲噪音，参考电压VREF的电压电平会升高。当切换使能信号BEN被禁止为逻辑高电平时，第六晶体管T26可以被导通，并且第一电源电压VL可以通过第六晶体管T26被提供给第八晶体管T28。因此，参考电压VREF的电压电平可以通过第六晶体管T26和第八晶体管T28下降，由于反冲噪音而引起的参考电压VREF的电压电平升高可以被补偿，并且参考电压VREF可以被保持在恒定的电压电平。
图5是示出根据一个实施例的数据接收设备100的操作的时序图。在下文中，参考图1至图5所描述的将是根据一个实施例的数据接收设备100的操作。参考图5，为了描述清楚，假设两个数据信号被连续地输入到数据接收设备100。当不传输数据DQ<1:n>时，时钟信号CLK和互补时钟信号CLKB中的每个可以具有预定电平。时钟信号CLK可以具有逻辑低电平，并且互补时钟信号CLKB可以具有逻辑高电平。即使在接收到具有不同逻辑电平的时钟信号CLK和互补时钟信号CLKB时，时钟接收器110也可以将第一接收时钟信号RCLK和第二接收时钟信号FCLK的逻辑电平保持为逻辑低电平，直到切换使能信号BEN被使能为止。当切换使能信号BEN被禁止时，劣化防止电路220可以通过第一电源电压VL驱动第一接收时钟信号RCLK和第二接收时钟信号FCLK，以控制第一接收时钟信号RCLK和第二接收时钟信号FCLK具有相同的逻辑电平。随着用于配置半导体装置的晶体管的工艺被小型化，晶体管可能会由于偏压温度不稳定性(BTI)而容易劣化。当第一接收时钟信号RCLK和第二接收时钟信号FCLK长时间保持具有不同的逻辑电平时，在第一数据接收器120与第二数据接收器130之间可能由于BTI而出现劣化的差异。因此，在第一数据接收器120与第二数据接收器130之间可能发生阈值电压的失配。当切换使能信号BEN被禁止时，时钟接收器110可以保持第一接收时钟信号RCLK和第二接收时钟信号FCLK的相同逻辑电平，这可以使第一数据接收器120与第二数据接收器130之间的劣化的影响彼此相同，并且可以改善第一数据接收器120与第二数据接收器130之间的失配。
当切换使能信号BEN被使能为逻辑低电平时，劣化防止电路220可以被关断，第一接收时钟信号RCLK可以根据时钟信号CLK的逻辑电平而被保持为逻辑低电平，并且第二接收时钟信号FCLK可以根据互补时钟信号CLKB的逻辑电平转变为逻辑高电平。当第二接收时钟信号FCLK转变为逻辑高电平时，可以在数据缓冲电路410的第二输出节点OP2与被提供有第一电源电压VL的节点之间形成电流路径，并且可能出现反冲噪音。由于反冲噪音，参考电压VREF的电压电平可能下降。当切换使能信号BEN被使能时，噪音补偿器420可以使第七晶体管T27导通，并且可以将第二电源电压VH提供给第八晶体管T28，以升高参考电压VREF的电压电平，并且补偿由于反冲噪音而产生的参考电压VREF的电压电平下降。
在此之后，当时钟信号CLK和互补时钟信号CLKB跳变(toggle)持续第一时间量T1时，第一接收时钟信号RCLK和第二接收时钟信号FCLK也可以根据时钟信号CLK和互补时钟信号CLKB来跳变。当经过了第一时间量T1时，可以输入数据DQ<1:2>。尽管图5以与时钟信号CLK的两个周期相对应的时间量来举例说明第一时间量T1，但是本实施例不将第一时间量T1限制为特定时间量。第一时间量T1可以对应于时钟信号CLK的一个周期、时钟信号CLK的一个半周期或者时钟信号CLK的周期的不同的分数或整数倍。第一数据接收器120可以同步于第一接收时钟信号RCLK的上升沿来将数据DQ<1:2>内的第一数据信号D1与参考电压VREF进行比较，以产生第一内部数据信号DIN1。第二数据接收器130可以同步于第二接收时钟信号FCLK的上升沿来将数据DQ<1:2>内的第二数据信号D2与参考电压VREF进行比较，以产生第二内部数据信号DIN2。当数据DQ<1:2>的传输完成时，时钟信号CLK和互补时钟信号CLKB可以另外跳变持续第二时间量T2。尽管图5以与时钟信号CLK的一个半周期相对应的时间量来举例说明第二时间量T2，但是本实施例不将第二时间量T2限制为特定时间量。第二时间量T2可以对应于时钟信号CLK的一个周期、时钟信号CLK的两个周期、或者时钟信号CLK的周期的不同的分数或整数倍。
当经过了第二时间量T2时，时钟信号CLK可以保持为逻辑低电平，且互补时钟信号CLKB可以保持为逻辑高电平。因此，第一接收时钟信号RCLK可以保持为逻辑低电平，且第二接收时钟信号FCLK可以保持为逻辑高电平。当切换使能信号BEN被禁止时，劣化防止电路220可以被导通，并且时钟接收器110可以将第一接收时钟信号RCLK和第二接收时钟信号FCLK保持在逻辑低电平。随着第二接收时钟信号FCLK从逻辑高电平转变为逻辑低电平，可以在被提供有第二电源电压VH的节点与数据缓冲电路410的第二输出节点OP2之间形成电流路径，并且可能出现反冲噪音。由于反冲噪音，参考电压VREF的电压电平可能升高。当切换使能信号BEN被禁止时，噪音补偿器420可以使第六晶体管T26导通，并且可以将第一电源电压VL提供给第八晶体管T28，以降低参考电压VREF的电压电平并补偿由于反冲噪音而引起的参考电压VREF的电压电平升高。
图6是示出根据一个实施例的数据接收设备600的配置的示图。参考图6，数据接收设备600可以包括时钟接收器610和多个数据接收器。时钟接收器610可以接收时钟信号CLK和互补时钟信号CLKB。时钟接收器610可以基于时钟信号CLK和互补时钟信号CLKB来产生多个接收时钟信号。时钟接收器610还可以接收切换使能信号BEN。时钟接收器610可以基于切换使能信号BEN来从时钟信号CLK和互补时钟信号CLKB产生多个接收时钟信号。当切换使能信号BEN被禁止时，时钟接收器610可以产生具有相同逻辑电平的多个接收时钟信号的全部。当切换使能信号BEN被使能时，时钟接收器610可以改变多个接收时钟信号之中的至少一部分的逻辑电平。当切换使能信号BEN被使能时，时钟接收器610可以根据时钟信号CLK和互补时钟信号CLKB来产生多个接收时钟信号。当切换使能信号BEN被禁止时，时钟接收器610可以改变多个接收时钟信号之中的至少一部分的逻辑电平，并且多个接收时钟信号之中的其余部分可以保持为具有相同的逻辑电平。
时钟接收器610可以接收时钟信号CLK、互补时钟信号CLKB和切换使能信号BEN，以产生第一接收时钟信号ICLK、第二接收时钟信号QCLK、第三接收时钟信号ICLKB和第四接收时钟信号QCLKB。尽管图6例示了四个接收时钟信号，但是接收时钟信号的数量可以大于四个。第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB可以通过将时钟信号CLK和互补时钟信号CLKB的频率进行分频来产生。例如，第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB的频率可以是时钟信号CLK和/或互补时钟信号CLKB的频率的一半。例如，第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB的周期可以是时钟信号CLK和/或互补时钟信号CLKB的周期的两倍。第一接收时钟信号ICLK和第三接收时钟信号ICLKB可以与时钟信号CLK的相位同步。第二接收时钟信号QCLK和第四接收时钟信号QCLKB可以与互补时钟信号CLKB的相位同步。第一接收时钟信号ICLK可以具有领先于第二接收时钟信号QCLK 90度的量的相位。第二接收时钟信号QCLK可以具有领先于第三接收时钟信号ICLKB 90度的量的相位。第三接收时钟信号ICLKB可以具有领先于第四接收时钟信号QCLKB 90度的量的相位。第四接收时钟信号QCLKB可以具有领先于第一接收时钟信号ICLK 90度的量的相位。
当切换使能信号BEN被禁止时，时钟接收器610可以产生具有逻辑低电平的第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB。当切换使能信号BEN被使能时，时钟接收器610可以将第二接收时钟信号QCLK和第四接收时钟信号QCLKB的逻辑电平改变为逻辑高电平，并且可以将第一接收时钟信号ICLK和第三接收时钟信号ICLKB保持为逻辑低电平。当切换使能信号BEN被使能时，时钟接收器610可以产生具有与时钟信号CLK相对应的逻辑电平的第一接收时钟信号ICLK和第三接收时钟信号ICLKB，并且可以产生具有与互补时钟信号CLKB相对应的逻辑电平的第二接收时钟信号QCLK和第四接收时钟信号QCLKB。当切换使能信号BEN被禁止时，时钟接收器610可以将第二接收时钟信号QCLK和第四接收时钟信号QCLKB的逻辑电平改变为逻辑低电平，并且因此第一接收时钟信号到第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB的全部都可以具有逻辑低电平。
多个数据接收器可以基于多个接收时钟信号来接收数据DQ<1:n>。数据DQ<1:n>可以是包括多个数据信号的一个数据流。多个数据信号可以被串行且连续地输入到多个数据接收器。多个数据信号中的每个可以是单端信号。多个数据接收器可以利用参考电压VREF以便接收数据DQ<1:n>。参考电压VREF可以具有与数据DQ<1:n>摆动的范围的中间相对应的电压电平。多个数据接收器可以分别同步于对应的接收时钟信号来将数据DQ<1:n>与参考电压VREF进行比较，以产生多个内部数据信号。在多个数据接收器之中的、接收到其逻辑电平在切换使能信号BEN的逻辑电平转变时转变的接收时钟信号的数据接收器可以基于切换使能信号BEN来补偿参考电压VREF的电平变化。当切换使能信号BEN的逻辑电平转变时，在多个数据接收器之中的至少同步于部分接收时钟信号而工作的数据接收器可以改变参考电压VREF的电压电平。在接收到其逻辑电平根据切换使能信号BEN的逻辑电平的转变而转变的接收时钟信号的数据接收器中可能会出现反冲噪音。在接收到其逻辑电平不会根据切换使能信号BEN的逻辑电平的转变而转变的接收时钟信号的数据接收器中可能不会出现反冲噪音。因此，数据接收设备600可以仅控制在多个数据接收器之中的可能发生反冲噪音的数据接收器，以补偿参考电压VREF的电压电平，从而减小了数据接收设备600所占用的电路空间，并使数据接收设备600的功耗最小化。
数据接收设备600还可以包括第一数据接收器620、第二数据接收器630、第三数据接收器640和第四数据接收器650。数据DQ<1:n>可以包括n个数据信号，其中n是等于或大于2的整数。第一数据接收器620可以接收数据DQ<1:n>、第一接收时钟信号ICLK和参考电压VREF，以产生第一内部数据信号DIN1。第一数据接收器620可以同步于第一接收时钟信号ICLK来将数据DQ<1:n>与参考电压VREF进行比较，以产生第一内部数据信号DIN1。第二数据接收器630可以接收数据DQ<1:n>、第二接收时钟信号QCLK和参考电压VREF以产生第二内部数据信号DIN2。第二数据接收器630可以同步于第二接收时钟信号QCLK来将数据DQ<1:n>与参考电压VREF进行比较，以产生第二内部数据信号DIN2。第三数据接收器640可以接收数据DQ<1:n>、第三接收时钟信号ICLKB和参考电压VREF以产生第三内部数据信号DIN3。第三数据接收器640可以同步于第三接收时钟信号ICLKB来将数据DQ<1:n>与参考电压VREF进行比较，以产生第三内部数据信号DIN3。第四数据接收器650可以接收数据DQ<1:n>、第四接收时钟信号QCLKB和参考电压VREF以产生第四内部数据信号DIN4。第四数据接收器650可以同步于第四接收时钟信号QCLKB来将数据DQ<1:n>与参考电压VREF进行比较，以产生第四内部数据信号DIN4。第一数据接收器620和第三数据接收器640可以具有与图1和图3中所示的第一数据接收器120基本相同的配置。第二数据接收器630和第四数据接收器650可以具有与图1和图4中所示的第二数据接收器130基本相同的配置。
第二数据接收器630还可以接收切换使能信号BEN。当切换使能信号BEN的逻辑电平转变时，第二数据接收器630可以补偿参考电压VREF的电平变化。第二数据接收器630可以包括噪音补偿器631。噪音补偿器631可以接收切换使能信号BEN。噪音补偿器631可以基于切换使能信号BEN来改变参考电压VREF的电压电平。例如，当切换使能信号BEN被使能并且第二接收时钟信号QCLK的逻辑电平转变为逻辑高电平时，噪音补偿器631可以使参考电压VREF的电压电平升高。例如，当切换使能信号BEN被禁止并且第二接收时钟信号QCLK的逻辑电平转变为逻辑低电平时，噪音补偿器631可以使参考电压VREF的电压电平降低。第四数据接收器650还可以接收切换使能信号BEN。当切换使能信号BEN的逻辑电平转变时，第四数据接收器650可以补偿参考电压VREF的电平变化。第四数据接收器650可以包括噪音补偿器651。噪音补偿器651可以接收切换使能信号BEN。噪音补偿器651可以基于切换使能信号BEN来改变参考电压VREF的电压电平。例如，当切换使能信号BEN被使能并且第四接收时钟信号QCLKB的逻辑电平转变为逻辑高电平时，噪音补偿器651可以使参考电压VREF的电压电平升高。例如，当切换使能信号BEN被禁止并且第四接收时钟信号QCLKB的逻辑电平转变为逻辑低电平时，噪音补偿器651可以使参考电压VREF的电压电平降低。
图7是示出图6中所示的时钟接收器610的配置的示图。参考图7，时钟接收器610可以包括时钟缓冲电路710、劣化防止电路720和分频电路730。时钟缓冲电路710可以接收时钟信号CLK和互补时钟信号CLKB。时钟缓冲电路710可以产生上升时钟信号RCLK和下降时钟信号FCLK。时钟缓冲电路710可以将时钟信号CLK和互补时钟信号CLKB差分放大，以产生上升时钟信号RCLK和下降时钟信号FCLK。上升时钟信号RCLK可以具有与时钟信号CLK相对应的逻辑电平。下降时钟信号FCLK可以具有与互补时钟信号CLKB相对应的逻辑电平。时钟缓冲电路710可以通过同相输入节点接收时钟信号CLK，并且可以通过反相输入节点接收互补时钟信号CLKB。时钟缓冲电路710可以通过同相输出节点输出上升时钟信号RCLK，并且可以通过反相输出节点输出下降时钟信号FCLK。
劣化防止电路720可以接收切换使能信号BEN。劣化防止电路720可以基于切换使能信号BEN来改变上升时钟信号RCLK和下降时钟信号FCLK的逻辑电平。当切换使能信号BEN被禁止时，劣化防止电路720可以控制上升时钟信号RCLK和下降时钟信号FCLK以具有相同的逻辑电平，而不管时钟信号CLK和互补时钟信号CLKB的逻辑电平如何。当切换使能信号BEN被使能时，劣化防止电路720可以控制根据时钟信号CLK来产生上升时钟信号RCLK，并且控制根据互补时钟信号CLKB来产生下降时钟信号FCLK。劣化防止电路720可以包括第一晶体管T31和第二晶体管T32。第一晶体管T31和第二晶体管T32中的每个可以是N沟道MOS晶体管。第一晶体管T31可以耦接在时钟缓冲电路710的同相输出节点与被提供有第一电源电压VL的节点之间，并且可以在其栅极处接收切换使能信号BEN。第二晶体管T32可以耦接在时钟缓冲电路710的反相输出节点与被提供有第一电源电压VL的节点之间，并且可以在其栅极处接收切换使能信号BEN。当切换使能信号BEN被禁止时，第一晶体管T31和第二晶体管T32可以被导通。第一晶体管T31和第二晶体管T32可以将时钟缓冲电路710的同相输出节点和反相输出节点彼此耦接，并且可以将上升时钟信号RCLK和下降时钟信号FCLK两者驱动到与第一电源电压VL相对应的电压电平。当切换使能信号BEN被使能时，第一晶体管T31和第二晶体管T32可以被关断，并且可以将时钟缓冲电路710的同相输出节点和反相输出节点之间的耦接松开。因此，上升时钟信号RCLK可以具有与时钟信号CLK相对应的逻辑电平，且下降时钟信号FCLK可以具有与互补时钟信号CLKB相对应的逻辑电平。
分频电路730可以接收上升时钟信号RCLK和下降时钟信号FCLK，以产生第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB。分频电路730可以对上升时钟信号RCLK和下降时钟信号FCLK的频率进行分频，以产生第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB。分频电路730可以对上升时钟信号RCLK进行分频以产生第一接收时钟信号ICLK和第三接收时钟信号ICLKB。分频电路730可以对下降时钟信号FCLK进行分频以产生第二接收时钟信号QCLK和第四接收时钟信号QCLKB。
图8是示出根据一个实施例的数据接收设备600的操作的时序图。在下文中，参考图6至图8描述的将是根据一个实施例的数据接收设备600的操作。参考图8，为了描述清楚，假设四个数据信号被连续地输入到数据接收设备600。在数据DQ<1:n>被传输之前，切换使能信号BEN可以被禁止。时钟信号CLK可以具有逻辑低电平，并且互补时钟信号CLKB可以具有逻辑高电平。数据接收设备600的劣化防止电路720可以基于切换使能信号BEN来将上升时钟信号RCLK和下降时钟信号FCLK两者驱动为逻辑低电平，并且第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB全部都可以具有逻辑低电平。因此，第一数据接收器至第四数据接收器620、630、640和650可能以彼此相同的程度劣化。当切换使能信号BEN被使能时，劣化防止电路720可以将上升时钟信号RCLK和下降时钟信号FCLK之间的耦接松开。上升时钟信号RCLK可以根据时钟信号CLK而保持在逻辑低电平。下降时钟信号FCLK可以根据互补时钟信号CLKB而转变为逻辑高电平。因此，第一接收时钟信号ICLK和第三接收时钟信号ICLKB可以保持为逻辑低电平，而第二接收时钟信号QCLK和第四接收时钟信号QCLKB可以转变为逻辑高电平。随着第二接收时钟信号QCLK和第四接收时钟信号QCLKB转变，在接收第二接收时钟信号QCLK的第二数据接收器630和接收第四接收时钟信号QCLKB的第四数据接收器650中可能出现反冲噪音。由于反冲噪音，参考电压VREF的电压电平可能下降。当切换使能信号BEN被使能时，第二数据接收器630和第四数据接收器650的噪音补偿器631和651可以使参考电压VREF的电压电平升高，以补偿由于反冲噪音而引起的参考电压VREF的电压电平下降。
在此之后，时钟信号CLK和互补时钟信号CLKB可以在具有相反逻辑电平的情况下跳变持续第一时间量T1。当经过了第一时间量T1时，可以输入数据DQ<1:4>。数据DQ<1:4>可以同步于时钟信号CLK和互补时钟信号CLKB来传输。第一数据接收器620可以同步于第一接收时钟信号ICLK的上升沿而将数据DQ<1:4>内的第一数据信号D1与参考电压VREF进行比较，以产生第一内部数据信号DIN1。第二数据接收器630可以同步于第二接收时钟信号QCLK的上升沿而将数据DQ<1:4>内的第二数据信号D2与参考电压VREF进行比较，以产生第二内部数据信号DIN2。第三数据接收器640可以同步于第三接收时钟信号ICLKB的上升沿而将数据DQ<1:4>内的第三数据信号D3与参考电压VREF进行比较，以产生第三内部数据信号DIN3。第四数据接收器650可以同步于第四接收时钟信号QCLKB的上升沿而将数据DQ<1:4>内的第四数据信号D4与参考电压VREF进行比较，以产生第四内部数据信号DIN4。当假设数据DQ<1:n>包括六个数据信号时，第一数据接收器620可以再次同步于第一接收时钟信号ICLK而将数据DQ<1:6>内的第五数据信号D5与参考电压VREF进行比较，以产生第一内部数据信号DIN1。第二数据接收器630可以再次同步于第二接收时钟信号QCLK而将数据DQ<1:6>内的第六数据信号D6与参考电压VREF进行比较，以产生第二内部数据信号DIN2。当假设数据DQ<1:n>包括三个数据信号时，第一数据接收器620、第二数据接收器630和第三数据接收器640可以接收数据DQ<1:3>内的第一数据信号D1至第三数据信号D3，以分别产生第一内部数据信号DIN1、第二内部数据信号DIN2和第三内部数据信号DIN3，并且第四数据接收器650可能不会从数据DQ<1:3>产生第四内部数据信号DIN4。
当数据DQ<1:4>的传输完成时，时钟信号CLK和互补时钟信号CLKB可以另外跳变第二时间量T2。当经过了第二时间量T2时，时钟信号CLK可以再次保持为逻辑低电平，并且互补时钟信号CLKB可以再次保持为逻辑高电平。因此，第一接收时钟信号ICLK和第三接收时钟信号ICLKB可以保持为逻辑低电平，而第二接收时钟信号QCLK和第四接收时钟信号QCLKB可以保持为逻辑高电平。当切换使能信号BEN被禁止时，劣化防止电路720可以将上升时钟信号RCLK和下降时钟信号FCLK两者都驱动为逻辑低电平。因此，第一接收时钟信号ICLK和第三接收时钟信号ICLKB可以保持为逻辑低电平，但是第二接收时钟信号QCLK和第四接收时钟信号QCLKB可以从逻辑高电平转变为逻辑低电平。随着第二接收时钟信号QCLK和第四接收时钟信号QCLKB转变，在接收第二接收时钟信号QCLK的第二数据接收器630和接收第四接收时钟信号QCLKB的第四数据接收器650中可能出现反冲噪音。由于反冲噪音，参考电压VREF的电压电平可能升高。当切换使能信号BEN被禁止时，第二数据接收器630的噪音补偿器631和第四数据接收器650的噪音补偿器651可以使参考电压VREF的电压电平降低，以补偿由于反冲噪音而引起的参考电压VREF的电压电平升高。
图9是示出根据一个实施例的半导体系统900的配置的示图。参考图9，半导体系统900可以包括第一半导体装置910和第二半导体装置920。第一半导体装置910可以是主设备，其被配置为提供操作第二半导体装置920所需的各种控制信号。第二半导体装置920可以是从设备，其被配置为在第一半导体装置910的控制下执行各种操作。第一半导体装置910可以包括各种类型的主机设备。例如，第一半导体装置910可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用程序处理器(AP)和存储器控制器。例如，第二半导体装置920可以是存储器件，并且该存储器件可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
第二半导体装置920可以通过多个总线耦接至第一半导体装置910。多个总线可以是信号传输路径、链路或用于传输信号的通道。多个总线可以包括数据总线901和数据选通总线902。数据总线901和数据选通总线902中的每个可以是双向总线。数据总线901可以包括多个数据传输线。可以通过多个数据传输线来传输多个数据DQ<1:n>。多个数据DQ<1:n>中的每个可以包括要串行传输的多个数据信号。图9示出了要通过一个信号传输线传输的数据DQ<1:n>，其中n是等于或大于2的整数。数据DQ<1:n>可以包括要串行且连续地传输的多个数据信号。数据选通总线902可以包括多个数据选通传输线。第一半导体装置910和第二半导体装置920可以通过数据总线901和数据选通总线902来执行写入操作和读取操作。写入操作可以是第一半导体装置910将数据DQ<1:n>传输到第二半导体装置920的操作。读取操作可以是第二半导体装置920将数据DQ<1:n>传输到第一半导体装置910的操作。在写入操作期间，第一半导体装置910可以通过数据总线901将数据DQ<1:n>传输到第二半导体装置920。第一半导体装置910可以通过数据选通总线902将数据选通信号DQS和互补数据选通信号DQSB传输到第二半导体装置920。在读取操作期间，第二半导体装置920可以通过数据总线901将数据DQ<1:n>传输到第一半导体装置910。第二半导体装置920可以通过数据选通总线902将数据选通信号DQS和互补数据选通信号DQSB传输到第一半导体装置910。数据选通信号DQS和互补数据选通信号DQSB可以分别对应于图1和图6中所示的时钟信号CLK和互补时钟信号CLKB。尽管未示出，但是第二半导体装置920可以通过命令总线、地址总线、时钟总线等耦接至第一半导体装置910。命令总线、地址总线和时钟总线中的每个可以是单端信号。第一半导体装置910可以通过命令总线向第二半导体装置920提供命令信号。第一半导体装置910可以通过地址总线向第二半导体装置920提供地址信号。第一半导体装置910可以通过时钟总线向第二半导体装置920提供系统时钟信号。
第一半导体装置910可以包括数据发送电路(TX)911、数据接收电路(RX)912、选通发送电路(TX)913和选通接收电路(RX)914。数据发送电路911可以耦接至数据总线901。数据发送电路911可以基于第一半导体装置910的内部数据DI1来驱动数据总线901。数据发送电路911可以通过数据总线901来发送数据DQ<1:n>。数据接收电路912可以耦接至数据总线901。数据接收电路912可以通过数据总线901接收从第二半导体装置920发送的数据DQ<1:n>。数据接收电路912可以基于数据DQ<1:n>来产生第一半导体装置910的内部数据DI1。选通发送电路913可以耦接至数据选通总线902。选通发送电路913可以基于写入数据选通信号WDQS来驱动数据选通总线902。选通发送电路913可以通过数据选通总线902将数据选通信号DQS和互补数据选通信号DQSB发送到第二半导体装置920。选通接收电路914可以耦接至数据选通总线902。选通接收电路914可以通过数据选通总线902接收从第二半导体装置920发送的数据选通信号DQS和互补数据选通信号DQSB。选通接收电路914可以基于数据选通信号DQS和互补数据选通信号DQSB来产生读取数据选通信号RDQS。从数据发送电路911输出的数据DQ<1:n>和从选通发送电路913输出的数据选通信号DQS可以彼此同步。从第二半导体装置920发送的数据DQ<1:n>和数据选通信号DQS可以彼此同步。数据接收电路912可以基于读取数据选通信号RDQS来对通过数据总线901接收到的数据DQ<1:n>进行采样。
第二半导体装置920可以包括数据发送电路(TX)921、数据接收电路(RX)922、选通发送电路(TX)923和选通接收电路(RX)924。数据发送电路921可以耦接至数据总线901。数据发送电路921可以基于第二半导体装置920的内部数据DI2来驱动数据总线901。数据发送电路921可以通过数据总线901发送数据DQ<1:n>。数据接收电路922可以耦接至数据总线901。数据接收电路922可以通过数据总线901接收从第一半导体装置910发送的数据DQ<1:n>。数据接收电路922可以基于数据DQ<1:n>来产生第二半导体装置920的内部数据DI2。选通发送电路923可以耦接至数据选通总线902。选通发送电路923可以基于读取数据选通信号RDQS来驱动数据选通总线902。选通发送电路923可以通过数据选通总线902将数据选通信号DQS和互补数据选通信号DQSB发送到第一半导体装置910。选通接收电路924可以耦接至数据选通总线902。选通接收电路924可以通过数据选通总线902接收从第一半导体装置910发送的数据选通信号DQS和互补数据选通信号DQSB。选通接收电路924可以基于数据选通信号DQS和互补数据选通信号DQSB来产生写入数据选通信号WDQS。从数据发送电路921输出的数据DQ<1:n>和从选通发送电路923输出的数据选通信号DQS可以彼此同步。从第一半导体装置910发送的数据DQ<1:n>和数据选通信号DQS可以彼此同步。数据接收电路922可以基于写入数据选通信号WDQS来对通过数据总线901接收到的数据DQ<1:n>进行采样。
第二半导体装置920的数据接收电路922和选通接收电路924的组合可以对应于图1和图6中所示的数据接收设备100和600之中的至少一个。从数据选通信号DQS和互补数据选通信号DQSB产生的写入数据选通信号WDQS可以包括第一内部选通信号IDQS1和第二内部选通信号IDQS2。第一内部选通信号IDQS1和第二内部选通信号IDQS2可以分别对应于图1中所示的第一接收时钟信号RCLK和第二接收时钟信号FCLK。在一个实施例中，选通接收电路924可以对数据选通信号DQS和互补数据选通信号DQSB的频率进行分频以产生四个或更多个内部选通信号。例如，选通接收电路924可以将数据选通信号DQS和互补数据选通信号DQSB的频率进行半分频以产生四个内部选通信号。四个内部选通信号可以分别对应于图6中所示的第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB和QCLKB。选通接收电路924可以包括图1中所示的时钟接收器110。数据接收电路922可以包括图1中所示的第一数据接收器120和第二数据接收器130。在一个实施例中，选通接收电路924可以包括图6中所示的时钟接收器610。在一个实施例中，数据接收电路922可以包括图6中所示的第一数据接收器至第四数据接收器620、630、640和650。在图1和图6中所示的数据接收设备100和600之中的至少一个可以被应用作为第一半导体装置910的数据接收电路912和选通接收电路914。从数据选通信号DQS产生的读取数据选通信号RDQS可以包括图1中所示的第一接收时钟信号RCLK和第二接收时钟信号FCLK或者图6中所示的第一接收时钟信号至第四接收时钟信号ICLK、QCLK、ICLKB、QCLKB。数据接收电路912可以包括图1中所示的第一数据接收器120和第二数据接收器130或者图6中所示的第一数据接收器至第四数据接收器620、630、640和650。
图10是示出根据一个实施例的半导体系统900的操作的时序图。在下文中，参考图9和图10的描述将是根据一个实施例的写入操作。例示了在写入操作中从第一半导体装置910传输包括两个数据信号的数据DQ<1:2>。对于写入操作，第一半导体装置910可以向第二半导体装置920传输写入命令信号WR。当在传输了写入命令信号WR之后经过了写入导通时间WTON时，第一半导体装置910可以传输具有逻辑低电平的数据选通信号DQS和具有逻辑高电平的互补数据选通信号DQSB。因为切换使能信号BEN尚未被使能，所以即使在传输具有相反的逻辑电平的数据选通信号DQS和互补数据选通信号DQSB时，第二半导体装置920也可以将第一内部选通信号IDQS1和第二内部选通信号IDQS2的逻辑电平都保持为逻辑低电平。第二半导体装置920可以将第一内部选通信号IDQS1和第二内部选通信号IDQS2的逻辑电平都保持在相同的电平，从而使得配置数据接收电路922的多个数据接收器以彼此相同的程度被劣化。
当切换使能信号BEN被使能时，第一内部选通信号IDQS1可以具有与数据选通信号DQS相对应的逻辑电平，并且第二内部选通信号IDQS2可以具有与互补数据选通信号DQSB相对应的逻辑电平。此时，第一内部选通信号IDQS1可以被保持为逻辑低电平，而第二内部选通信号IDQS2可以从逻辑低电平转变为逻辑高电平。当第二内部选通信号IDQS2的逻辑电平转变时，在配置数据接收电路922的多个数据接收器之中的、被配置为接收第二内部选通信号IDQS2的数据接收器中可能会出现反冲噪音。当切换使能信号BEN被使能时，被配置为接收第二内部选通信号IDQS2的数据接收器可以补偿反冲噪音。
在此之后，数据选通信号DQS和互补数据选通信号DQSB可以跳变以分别具有相反的逻辑电平。因此，第一内部选通信号IDQS1和第二内部选通信号IDQS2也可以跳变以分别具有相反的逻辑电平。在第一内部选通信号IDQS1和第二内部选通信号IDQS2保持跳变以分别具有相反的逻辑电平的情况下，在一个数据接收器中出现的反冲噪音和在另一数据接收器中出现的反冲噪音可以彼此抵消。当经过了前同步码时间(preamble time)tWPRE时，可以将数据DQ<1:2>从第一半导体装置910传输到第二半导体装置920。被配置为接收第一内部选通信号IDQS1的数据接收器可以同步于第一内部选通信号IDQS1的上升沿而将数据DQ<1:2>的第一数据信号D1与参考电压VREF进行比较，以产生内部数据DI2。被配置为接收第二内部选通信号IDQS2的数据接收器可以同步于第二内部选通信号IDQS2的上升沿而将数据DQ<1:2>的第二数据信号D2与参考电压VREF进行比较，以产生内部数据DI2。当数据DQ<1:2>的传输完成并且经过了后同步码时间(postamble time)tWPST时，数据选通信号DQS可以保持为逻辑低电平，而互补数据选通信号DQSB可以保持为逻辑高电平。在与写入关断时间WTOFF相对应的时间量期间，第一内部选通信号IDQS1可以保持为逻辑低电平，而第二内部选通信号IDQS2可以保持为逻辑高电平。
当切换使能信号BEN被禁止时，选通接收电路924可以将第一内部选通信号IDQS1和第二内部选通信号IDQS2两者都驱动为逻辑低电平，从而使得配置数据接收电路922的多个数据接收器以彼此相同的程度被劣化。此时，第一内部选通信号IDQS1可以保持为逻辑低电平，而第二内部选通信号IDQS2可以从逻辑高电平转变为逻辑低电平。当第二内部选通信号IDQS2的逻辑电平转变时，在配置数据接收电路922的多个数据接收器之中的、被配置为接收第二内部选通信号IDQS2的数据接收器中可能会出现反冲噪音。当切换使能信号BEN被使能时，被配置为接收第二内部选通信号IDQS2的数据接收器可以补偿反冲噪音。
尽管上面已经描述了某些实施例，但是本领域技术人员将理解，所描述的实施例仅用作示例。因此，与本教导有关的数据接收设备、使用其的半导体装置和半导体系统不限于所描述的实施例。相反，当结合以上描述和附图来理解时，数据接收设备、使用其的半导体装置以及半导体系统应仅根据所附权利要求书来限制。

Claims (16)

1.一种数据接收设备，包括：
时钟接收器，其被配置为：基于切换使能信号来从时钟信号和互补时钟信号产生第一接收时钟信号和第二接收时钟信号，并且被配置为：当所述切换使能信号的逻辑电平转变时改变所述第二接收时钟信号的逻辑电平；
第一数据接收器，其被配置为：同步于所述第一接收时钟信号来将数据与参考电压进行比较，以产生第一内部数据；以及
第二数据接收器，其被配置为：同步于所述第二接收时钟信号来将所述数据与所述参考电压进行比较，以产生第二内部数据，并且被配置为：基于所述切换使能信号来补偿所述参考电压的电压电平变化。
2.根据权利要求1所述的数据接收设备，
其中，所述时钟接收器被配置为：当所述切换使能信号被禁止时，产生具有相同的逻辑电平的所述第一接收时钟信号和所述第二接收时钟信号；
其中，所述时钟接收器被配置为：当所述切换使能信号被使能时，将所述时钟信号输出作为所述第一接收时钟信号并且将所述互补时钟信号输出作为所述第二接收时钟信号。
3.根据权利要求1所述的数据接收设备，其中，所述时钟接收器包括：
时钟缓冲电路，其被配置为：将所述时钟信号和所述互补时钟信号差分放大，以产生所述第一接收时钟信号和所述第二接收时钟信号；以及
劣化防止电路，其被配置为：当所述切换使能信号被禁止时，将所述第一接收时钟信号和所述第二接收时钟信号控制为具有相同的逻辑电平。
4.根据权利要求1所述的数据接收设备，其中，所述第一数据接收器包括数据缓冲电路，所述数据缓冲电路被配置为同步于所述第一接收时钟信号来将所述数据和所述参考电压差分放大，以产生所述第一内部数据。
5.根据权利要求1所述的数据接收设备，其中，所述第二数据接收器包括：
数据缓冲电路，其被配置为：同步于所述第二接收时钟信号来将所述数据和所述参考电压差分放大，以产生所述第二内部数据；以及
噪音补偿器，其被配置为：当所述切换使能信号的逻辑电平转变时，改变所述参考电压的电压电平。
6.根据权利要求5所述的数据接收设备，其中，所述噪音补偿器被配置为：当所述切换使能信号被使能时使所述参考电压的电压电平升高，并且被配置为：当所述切换使能信号被禁止时使所述参考电压的电压电平降低。
7.一种数据接收设备，包括：
时钟接收器，其被配置为：基于切换使能信号来从时钟信号和互补时钟信号产生多个接收时钟信号；以及
多个数据接收器，其被配置为：接收数据和参考电压，并且被配置为：分别同步于所述多个接收时钟信号来将所述数据和所述参考电压进行比较，以产生多个内部数据，
其中，当所述切换使能信号的逻辑电平转变时，在所述多个数据接收器之中，接收到接收时钟信号的数据接收器改变所述参考电压的电压电平，所述接收时钟信号的逻辑电平在所述切换使能信号的逻辑电平转变时转变。
8.根据权利要求7所述的数据接收设备，其中，所述时钟接收器被配置为：当所述切换使能信号被禁止时，产生具有相同逻辑电平的所述多个接收时钟信号。
9.根据权利要求7所述的数据接收设备，其中，所述时钟接收器被配置为：当所述切换使能信号被使能时，改变所述多个接收时钟信号之中的至少部分接收时钟信号的逻辑电平，并且被配置为：当所述切换使能信号被禁止时，改变所述至少部分接收时钟信号的逻辑电平。
10.根据权利要求7所述的数据接收设备，其中，接收到所述接收时钟信号的数据接收器被配置为：当所述切换使能信号被使能时使所述参考电压的电压电平升高，并且被配置为：当所述切换使能信号被禁止时使所述参考电压的电压电平降低，所述接收时钟信号的逻辑电平在所述切换使能信号的逻辑电平转变时转变。
11.一种半导体装置，包括：
选通接收电路，其被配置为：基于切换使能信号来从数据选通信号和互补数据选通信号产生第一内部选通信号和第二内部选通信号；
第一数据接收器，其被配置为：同步于所述第一内部选通信号来将数据与参考电压进行比较，以产生第一内部数据；以及
第二数据接收器，其被配置为：同步于所述第二内部选通信号来将所述数据与所述参考电压进行比较，以产生第二内部数据，并且被配置为：基于所述切换使能信号来补偿所述参考电压的电压电平变化。
12.根据权利要求11所述的半导体装置，
其中，所述选通接收电路被配置为：当所述切换使能信号被禁止时，产生具有相同的逻辑电平的所述第一内部选通信号和所述第二内部选通信号；
其中，所述选通接收电路被配置为：当所述切换使能信号被使能时，将所述数据选通信号输出作为所述第一内部选通信号并且将所述互补数据选通信号输出作为所述第二内部选通信号。
13.根据权利要求11所述的半导体装置，其中，所述选通接收电路包括：
时钟缓冲电路，其被配置为：将所述数据选通信号和所述互补数据选通信号差分放大，以产生所述第一内部选通信号和所述第二内部选通信号；以及
劣化防止电路，其被配置为：当所述切换使能信号被禁止时，将所述第一内部选通信号和所述第二内部选通信号控制为具有相同的逻辑电平。
14.根据权利要求11所述的半导体装置，其中，所述第一数据接收器包括数据缓冲电路，所述数据缓冲电路被配置为同步于所述第一内部选通信号来将所述数据和所述参考电压差分放大，以产生所述第一内部数据。
15.根据权利要求11所述的半导体装置，其中，所述第二数据接收器包括：
数据缓冲电路，其被配置为：同步于所述第二内部选通信号来将所述数据和所述参考电压差分放大，以产生所述第二内部数据；以及
噪音补偿器，其被配置为：当所述切换使能信号的逻辑电平转变时，改变所述参考电压的电压电平。
16.根据权利要求15所述的半导体装置，其中，所述噪音补偿器被配置为：当所述切换使能信号被使能时使所述参考电压的电压电平升高，并且被配置为：当所述切换使能信号被禁止时使所述参考电压的电压电平降低。
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