KR20190098489A - 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치 - Google Patents
버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치 Download PDFInfo
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Abstract
버퍼 회로는 증폭 회로, 래치 회로, 제 1 가변 로드, 제 2 가변 로드 및 리셋 회로를 포함할 수 있다. 상기 증폭 회로는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시킬 수 있다. 상기 래치 회로는 상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치할 수 있다. 상기 제 1 가변 로드는 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 1 출력 노드로 공급되는 전류의 양을 조절할 수 있다. 상기 제 2 가변 로드는 상기 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 2 출력 노드로 공급되는 전류의 양을 조절할 수 있다. 상기 리셋 회로는 상기 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동할 수 있다.
Description
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고, 그 중 컴퓨터 시스템은 반도체로 구성된 많은 반도체 장치들을 포함할 수 있다. 컴퓨터 시스템을 구성하는 반도체 장치들은 클럭 신호에 동기하여 동작할 수 있다. 반도체 장치 내부 회로들 사이뿐만 아니라 하나의 반도체 장치와 다른 반도체 장치 사이에서도 클럭 신호에 동기하여 다양한 신호들이 전송 및 수신될 수 있다. 컴퓨터 시스템의 동작 속도가 증가하면서, 반도체 장치의 동작 속도가 함께 증가하고 있다. 예를 들어, 반도체 장치들이 고속으로 동작할 수 있도록 클럭 신호의 주파수가 증가하고 있다.
일반적으로, 반도체 장치는 클럭 신호를 버퍼링하는 버퍼 회로를 구비하고 있다. 상기 버퍼 회로는 활성화 구간에서 상기 클럭 신호를 수신하여 상기 클럭 신호를 증폭하는 버퍼링 동작을 수행하고, 비활성화 구간에서 리셋될 수 있다. 상기 버퍼 회로가 리셋된 상태일 때, 상기 버퍼 회로의 입력 및 출력 신호의 전압 레벨은 정의될 수 없다. 따라서, 상기 버퍼 회로가 비활성화 구간에서 활성화 구간으로 다시 진입할 때, 원하는 증폭이 수행되지 않고 준안정 상태로 동작할 수 있고, 목표 위상과 반대되는 위상을 갖는 출력 신호가 생성될 수 있다. 상기 클럭 신호의 주파수가 증가할수록 위와 같은 문제는 심화될 수 있다.
본 발명의 실시예는 다양한 동작 모드에 따라 최적화된 동작을 수행할 수 있는 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치를 제공할 수 있다.
본 발명의 실시예는 리셋 구간에서 출력 노드의 전압 레벨을 비대칭적으로 유지시킬 수 있는 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치를 제공할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시키는 증폭 회로; 상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로; 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 1 출력 노드로 공급되는 전류의 양을 조절하는 제 1 가변 로드; 상기 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 2 출력 노드로 공급되는 전류의 양을 조절하는 제 2 가변 로드; 및 상기 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하는 리셋 회로를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시키는 증폭 회로; 상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로; 상기 제 1 전원전압 단자와 상기 제 1 출력 노드 사이에 연결되고, 리셋 신호에 기초하여 변화되는 저항 값을 갖는 제 1 가변 로드; 상기 제 1 전원전압 단자와 상기 제 2 출력 노드 사이에 연결되고, 상기 리셋 신호에 기초하여 변화되는 저항 값을 갖는 제 2 가변 로드; 및 상기 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하는 리셋 회로를 포함할 수 있다.
본 발명의 실시예에 따른 버퍼 회로는 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시키는 증폭 회로; 상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로; 제 1 리셋 신호 및 제 2 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 1 출력 노드로 공급되는 전류의 양을 조절하는 제 1 가변 로드; 상기 제 1 리셋 신호 및 제 3 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 2 출력 노드로 공급되는 전류의 양을 조절하는 제 2 가변 로드; 및 상기 제 2 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하는 리셋 회로를 포함할 수 있다.
본 발명의 실시예는 회로 면적을 감소시키고, 리셋 구간에서 버퍼 회로의 전력 소모를 최소화시킬 수 있다.
도 1은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 클럭 분주 회로의 구성을 보여주는 도면,
도 6a 및 6b는 본 발명의 실시예에 따른 버퍼 회로의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 2는 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 클럭 분주 회로의 구성을 보여주는 도면,
도 6a 및 6b는 본 발명의 실시예에 따른 버퍼 회로의 동작을 보여주는 타이밍도,
도 7은 본 발명의 실시예에 따른 버퍼 회로의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 시스템의 구성을 보여주는 도면이다.
도 1은 본 발명의 실시예에 따른 버퍼 회로(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 버퍼 회로(100)는 제 1 입력 신호(D) 및 제 2 입력 신호(DB)를 수신하여 제 1 출력 신호(Q) 및 제 2 출력 신호(QB)를 생성할 수 있다. 상기 버퍼 회로(100)는 상기 제 1 및 제 2 입력 신호(D, DB)에 기초하여 제 1 출력 노드(ON1) 및 제 2 출력 노드(ON2)의 전압 레벨을 변화시키고, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 래치할 수 있다. 상기 제 1 출력 신호(Q)는 상기 제 1 출력 노드(ON1)로부터 출력될 수 있고, 상기 제 2 출력 신호(QB)는 상기 제 2 출력 노드(ON2)로부터 출력될 수 있다. 상기 버퍼 회로(100)는 활성화 구간에서 상기 제 1 및 제 2 입력 신호(D, DB)를 증폭하여 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시키고, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 래치할 수 있다. 상기 버퍼 회로(100)는 비활성화 구간 및/또는 리셋 구간에서 리셋될 수 있다. 상기 버퍼 회로(100)는 리셋 구간에서 전력 소모를 최소화시키면서 상기 제 1 및 제 2 출력 노드(ON1, ON2)가 서로 다른 전압 레벨을 갖도록 유지시킬 수 있다. 상기 버퍼 회로(100)는 리셋 신호(RST)를 수신하고, 상기 리셋 신호(RST)에 기초하여 리셋될 수 있다. 상기 버퍼 회로(100)는 클럭 신호(CK)를 더 수신할 수 있다. 상기 버퍼 회로(100)는 상기 클럭 신호(CK)에 동기하여 증폭 동작 및 래치 동작을 수행할 수 있다. 예를 들어, 상기 클럭 신호(CK)가 제 1 레벨을 가질 때, 상기 버퍼 회로(100)는 상기 제 1 및 제 2 입력 신호(D, DB)를 증폭하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 클럭 신호(CK)가 제 2 레벨을 가질 때, 상기 버퍼 회로(100)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 유지시킬 수 있다.
도 1에서, 상기 버퍼 회로(100)는 증폭 회로(110), 래치 회로(120), 제 1 가변 로드(130), 제 2 가변 로드(140) 및 리셋 회로(150)를 포함할 수 있다. 상기 증폭 회로(110)는 제 1 및 제 2 입력 신호(D, DB)를 수신하고, 상기 제 1 및 제 2 입력 신호(D, DB)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 제 2 입력 신호(DB)는 상기 제 1 입력 신호(D)의 상보 신호일 수 있다. 상기 증폭 회로(110)는 제 1 전원전압(VH) 및 제 2 전원전압(VL)을 수신하도록 상기 제 1 전원전압(VH) 단자 및 상기 제 2 전원전압(VL) 단자 사이에 연결될 수 있다. 상기 제 1 전원전압(VH)은 고전압일 수 있고, 상기 제 2 전원전압(VL)은 상기 제 1 전원전압(VH)보다 낮은 레벨을 갖는 저전압일 수 있다. 상기 증폭 회로(110)는 상기 제 1 및 제 2 입력 신호(D, DB)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 상기 제 1 및 제 2 전원전압(VH, VL) 사이에서 변화시킬 수 있다. 상기 래치 회로(120)는 상기 제 1 출력 노드(ON1) 및 상기 제 2 출력 노드(ON2)의 전압 레벨을 래치할 수 있다. 상기 래치 회로(120)는 래치 동작을 수행하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 가변 로드(130)는 상기 제 1 전원전압(VH) 단자와 상기 제 1 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 1 가변 로드(130)는 상기 리셋 신호(RST)에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 출력 노드(ON1)로 공급되는 전류의 양을 변화시킬 수 있다. 상기 제 1 가변 로드(130)는 상기 리셋 신호(RST)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 2 가변 로드(140)는 상기 제 1 전원전압(VH) 단자와 상기 제 2 출력 노드(ON2) 사이에 연결될 수 있다. 상기 제 2 가변 로드(140)는 상기 리셋 신호(RST)에 기초하여 상기 제 1 전원전압(VH) 단자로부터 상기 제 2 출력 노드(ON2)로 공급되는 전류의 양을 변화시킬 수 있다. 상기 제 2 가변 로드(140)는 상기 리셋 신호(RST)에 기초하여 변화되는 저항 값을 가질 수 있다. 일 실시예에서, 상기 리셋 구간에서 상기 제 1 가변 로드(130) 및 상기 제 2 가변 로드(140)가 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 공급하는 전류의 양은 동일할 수 있다. 상기 리셋 구간에서 상기 제 1 및 제 2 가변 로드(130, 140)는 동일한 저항 값을 가질 수 있다. 일 실시예에서, 상기 리셋 구간에서 상기 제 1 및 제 2 가변 로드(130, 140)가 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 공급하는 전류의 양은 서로 다를 수 있다. 예를 들어, 상기 리셋 구간에서 상기 제 2 가변 로드(140)가 상기 제 2 출력 노드(ON2)로 공급하는 전류의 양은 상기 제 1 가변 로드(130)가 상기 제 1 출력 노드(ON1)로 공급하는 전류의 양보다 클 수 있다. 상기 리셋 구간에서 상기 제 1 및 제 2 가변 로드(130, 140)는 서로 다른 저항 값을 가질 수 있다. 예를 들어, 상기 리셋 구간에서 상기 제 1 가변 로드(130)의 저항 값은 상기 제 2 가변 로드(140)의 저항 값보다 클 수 있다. 상기 리셋 구간이 아닐 때, 상기 제 1 및 제 2 가변 로드(130, 140)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 동일한 전류를 공급할 수 있고, 상기 제 1 및 제 2 가변 로드(130, 140)의 저항 값은 서로 동일할 수 있다. 상기 리셋 구간이 아닐 때 상기 제 1 가변 로드(130) 및 제 2 가변 로드(140)가 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 공급하는 전류의 양은 상기 리셋 구간일 때 상기 제 1 가변 로드(130) 또는 상기 제 2 가변 로드(140)가 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 공급하는 전류의 양보다 클 수 있다. 상기 리셋 구간이 아닐 때 상기 제 1 및 제 2 가변 로드(130, 140)의 저항 값은 상기 리셋 구간일 때 상기 제 1 가변 로드(130) 또는 상기 제 2 가변 로드(140)의 저항 값보다 작을 수 있다.
상기 제 1 가변 로드(130) 및 상기 제 2 가변 로드(140)는 각각 리셋 신호(RST)를 수신할 수 있다. 상기 제 1 가변 로드(130)는 상기 리셋 신호(RST)가 디스에이블된 상태일 때 제 1 전류를 상기 제 1 출력 노드(ON1)로 공급할 수 있다. 상기 제 1 가변 로드(130)는 상기 리셋 신호(RST)가 인에이블된 상태일 때 제 2 전류를 상기 제 1 출력 노드(ON1)로 공급할 수 있다. 상기 제 1 전류는 상기 제 2 전류보다 클 수 있다. 상기 제 2 가변 로드(140)는 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 1 전류를 상기 제 2 출력 노드(ON2)로 공급할 수 있다. 상기 제 2 가변 로드(140)는 상기 리셋 신호(RST)가 인에이블된 상태일 때 제 3 전류를 상기 제 2 출력 노드(ON2)로 공급할 수 있다. 상기 제 3 전류는 상기 제 2 전류와 같거나 상기 제 2 전류보다 클 수 있고, 상기 제 1 전류보다 작을 수 있다. 상기 제 1 가변 로드(130)는 상기 리셋 신호(RST)가 디스에이블된 상태일 때 제 1 저항 값을 갖고, 상기 리셋 신호(RST)가 인에이블된 상태일 때 제 2 저항 값을 가질 수 있다. 상기 제 1 저항 값은 상기 제 2 저항 값보다 작을 수 있다. 상기 제 2 가변 로드(140)는 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 1 저항 값을 갖고, 상기 리셋 신호(RST)가 인에이블된 상태일 때 제 3 저항 값을 가질 수 있다. 상기 제 3 저항 값은 상기 제 2 저항 값과 같거나 상기 제 2 저항 값보다 작을 수 있다. 또한, 상기 제 3 저항 값은 상기 제 1 저항 값보다 클 수 있다.
상기 리셋 회로(150)는 리셋 신호(RST)를 수신하고, 상기 리셋 신호(RST)에 기초하여 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 상기 리셋 회로(150)는 상기 리셋 신호(RST)가 인에이블된 상태일 때 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 상기 리셋 회로(150)는 상기 리셋 신호(RST)가 디스에이블된 상태일 때 턴오프될 수 있다. 도 1에서, 상기 버퍼 회로(100)는 더미 회로(160)를 더 포함할 수 있다. 상기 더미 회로(160)는 상기 리셋 회로(150)와 대응되는 위치에서 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 더미 회로(160)는 리셋 구간인지 아닌지 여부와 무관하게 항상 턴오프될 수 있다. 상기 더미 회로(160)는 상기 리셋 회로(150)와 동일한 로딩을 가질 수 있다. 예를 들어, 상기 더미 회로(160)의 저항 값은 상기 리셋 회로(150)의 오프 저항 값과 동일할 수 있다.
도 1에서, 상기 버퍼 회로(100)는 가변 전류 회로(170), 제 1 인에이블 회로(180) 및 제 2 인에이블 회로(190)를 더 포함할 수 있다. 상기 가변 전류 회로(170)는 상기 증폭 회로(110) 및 상기 래치 회로(120)와 상기 제 2 전원전압(VL) 단자 사이에 연결될 수 있다. 상기 가변 전류 회로(170)는 상기 리셋 신호((RST)를 수신할 수 있다. 상기 가변 전류 회로(170)는 상기 리셋 신호(RST)에 기초하여 상기 증폭 회로(110) 및 상기 래치 회로(120)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류의 양을 조절할 수 있다. 상기 가변 전류 회로(170)는 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 증폭 회로(110) 및 상기 래치 회로(120)로부터 상기 제 2 전원전압(VL) 단자로 제 4 전류가 흐르도록 할 수 있다. 상기 가변 전류 회로(170)는 상기 리셋 신호(RST)가 인에이블 된 상태일 때 상기 증폭 회로(110) 및 상기 래치 회로(120)로부터 상기 제 2 전원전압(VL) 단자로 제 5 전류가 흐르도록 할 수 있다. 상기 제 4 전류는 상기 제 5 전류보다 클 수 있다.
상기 제 1 인에이블 회로(180)는 상기 클럭 신호(CK)를 수신할 수 있다. 상기 제 1 인에이블 회로(180)는 상기 클럭 신호(CK)에 기초하여 상기 증폭 회로(110)로 상기 제 2 전원전압(VL)을 공급할 수 있다. 상기 제 1 인에이블 회로(180)는 상기 클럭 신호(CK)에 기초하여 상기 증폭 회로(110)를 상기 가변 전류 회로(170)와 연결할 수 있다. 예를 들어, 상기 제 1 인에이블 회로(180)는 상기 클럭 신호(CK)의 하이 레벨 구간에서 상기 증폭 회로(110)를 상기 가변 전류 회로(170)와 연결하여 상기 제 2 전원전압(VL)을 상기 증폭 회로(110)로 공급할 수 있다. 상기 제 1 인에이블 회로(180)는 상기 클럭 신호(CK)의 로우 레벨 구간에서 턴오프될 수 있다. 상기 제 2 인에이블 회로(190)는 상보 클럭 신호(CKB)를 수신할 수 있다. 상기 제 2 인에이블 회로(190)는 상보 클럭 신호(CKB)에 기초하여 상기 래치 회로(120)로 상기 제 2 전원전압(VL)을 공급할 수 있다. 상기 제 2 인에이블 회로(190)는 상기 상보 클럭 신호(CKB)에 기초하여 상기 래치 회로(120)를 상기 가변 전류 회로(170)와 연결할 수 있다. 예를 들어, 상기 제 2 인에이블 회로(190)는 상기 상보 클럭 신호(CKB)의 하이 레벨 구간에서 상기 래치 회로(120)를 상기 가변 전류 회로(170)와 연결하여 상기 제 2 전원전압(VL)을 상기 래치 회로(120)로 공급할 수 있다. 상기 제 2 인에이블 회로(190)는 상기 상보 클럭 신호(CKB)의 로우 레벨 구간에서 턴오프될 수 있다.
도 1에서, 상기 증폭 회로(110)는 제 1 트랜지스터(N1) 및 제 2 트랜지스터(N2)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(N1, N2)는 각각 N 채널 모스 트랜지스터일 수 있다. 도 1에서, 상기 증폭 회로(110)는 N 타입 증폭 회로인 것을 예시하였으나, P 타입 증폭 회로로 구현될 수도 있다. 상기 제 1 트랜지스터(N1)의 게이트는 상기 제 1 입력 신호(D)를 수신하고, 드레인이 상기 제 2 출력 노드(ON2)와 연결되며, 소스가 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 2 트랜지스터(N2)의 게이트는 상기 제 2 입력 신호(DB)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 증폭 회로(110)는 제 3 트랜지스터(N3) 및 제 4 트랜지스터(N4)를 포함할 수 있다. 상기 제 3 및 제 4 트랜지스터(N3, N4)는 각각 N 채널 모스 트랜지스터일 수 있다. 도 1에서, 상기 래치 회로(120)는 N 타입 래치 회로인 것을 예시하였으나, P 타입 래치 회로로 구현될 수도 있다. 상기 제 3 트랜지스터(N3)의 게이트는 상기 제 1 출력 노드(ON1)와 연결되고, 드레인이 상기 제 2 출력 노드(ON2)와 연결되며, 소스가 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 제 4 트랜지스터(N4)의 게이트는 상기 제 2 출력 노드(ON2)와 연결되고, 드레인이 상기 제 1 출력 노드(ON1)와 연결되며, 소스가 상기 제 2 공통 노드(CN2)와 연결될 수 있다.
상기 리셋 회로(150)는 제 5 트랜지스터(N5)를 포함할 수 있다. 상기 제 5 트랜지스터(N5)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 5 트랜지스터(N5)의 게이트는 상기 리셋 신호(RST)를 수신하고, 드레인이 상기 제 1 출력 노드(ON1) 및 상기 제 1 가변 로드(130)와 연결되며, 소스가 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 5 트랜지스터(N5)는 하이 레벨로 인에이블된 리셋 신호(RST)에 응답하여 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 일 실시예에서, 상기 리셋 회로(150)는 로우 레벨로 인에이블되는 리셋 신호(RST)에 응답하여 동작하는 P 채널 모스 트랜지스터로 구현될 수도 있다. 상기 더미 회로(160)는 제 6 트랜지스터(N6)를 포함할 수 있다. 상기 제 6 트랜지스터(N6)는 N 채널 모스 트랜지스터일 수 있다. 상기 제 6 트랜지스터(N6)의 게이트는 상기 제 2 전원전압(VL)을 수신하고, 드레인이 상기 제 2 출력 노드(ON2) 및 상기 제 2 가변 로드(140)와 연결되며, 소스가 상기 제 2 전원전압(VL)을 수신할 수 있다. 상기 제 6 트랜지스터(N6)는 상기 제 2 전원전압(VL)을 수신하여 항상 턴오프 상태를 유지할 수 있다. 일 실시예에서, 상기 더미 회로(160)는 상기 제 1 전원전압(VH)을 수신하는 P 채널 모스 트랜지스터로 구현될 수도 있다.
도 1에서, 상기 제 1 인에이블 회로(180)는 제 7 트랜지스터(N7)를 포함하고, 상기 제 2 인에이블 회로(190)는 제 8 트랜지스터(N8)를 포함할 수 있다. 상기 제 7 및 제 8 트랜지스터(N7, N8)는 각각 N 채널 모스 트랜지스터일 수 있다. 상기 제 7 트랜지스터(N7)의 게이트는 상기 클럭 신호(CK)를 수신하고, 드레인이 상기 제 1 공통 노드(CN1)와 연결될 수 있다. 상기 제 7 트랜지스터(N7)의 소스는 제 3 공통 노드(CN3)와 연결되고, 상기 제 3 공통 노드(CN3)를 통해 상기 가변 전류 회로(170)와 연결될 수 있다. 상기 제 8 트랜지스터(N8)의 게이트는 상기 상보 클럭 신호(CKB)를 수신하고, 드레인이 상기 제 2 공통 노드(CN2)와 연결될 수 있다. 상기 제 8 트랜지스터(N8)의 소스는 상기 제 3 공통 노드(CN3)와 연결되고, 상기 제 3 공통 노드(CN3)를 통해 상기 가변 전류 회로(170)와 연결될 수 있다.
상기 버퍼 회로(100)의 활성화 구간에서, 상기 리셋 신호(RST)는 디스에이블될 수 있다. 상기 제 1 및 제 2 가변 로드(130, 140)는 서로 동일한 저항 값을 갖고 동일한 양을 갖는 전류를 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 공급할 수 있다. 상기 제 1 및 제 2 가변 로드(130, 140)는 가장 작은 저항 값을 가질 수 있고, 가장 많은 전류를 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 공급할 수 있다. 상기 가변 전류 회로(170)는 디스에이블된 상기 리셋 신호(RST)에 기초하여 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 가장 많은 전류가 흐르도록 할 수 있다. 상기 클럭 신호(CK)의 하이 레벨 구간에서 상기 제 1 및 제 2 트랜지스터(N1, N2)는 상기 제 1 및 제 2 입력 신호(D, DB)에 기초하여 선택적으로 턴온될 수 있고, 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 차동적으로 변화시킬 수 있다. 예를 들어, 상기 제 1 입력 신호(D)가 하이 레벨이고, 상기 제 2 입력 신호(DB)가 로우 레벨일 때, 상기 제 1 트랜지스터(N1)는 턴온되고 상기 제 2 트랜지스터(N2)는 턴오프될 수 있다. 따라서, 상기 제 1 출력 노드(ON1)는 하이 레벨에 대응하는 전압 레벨을 가질 수 있고, 상기 제 2 출력 노드(ON2)는 로우 레벨에 대응하는 전압 레벨을 가질 수 있다. 상기 상보 클럭 신호(CKB)의 하이 레벨 구간에서 상기 제 3 트랜지스터(N3) 및 상기 제 4 트랜지스터(N4)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 유지시킬 수 있다. 예를 들어, 상기 제 1 출력 노드(ON1)가 하이 레벨이고 상기 제 2 출력 노드(ON2)가 로우 레벨일 때, 상기 제 3 트랜지스터(N3)는 턴온되고, 상기 제 4 트랜지스터(N4)는 턴오프될 수 있다. 따라서, 상기 제 2 출력 노드(ON2)로부터 출력되는 제 2 출력 신호(QB)는 로우 레벨로 유지되고, 상기 제 1 출력 노드(ON1)로부터 출력되는 제 3 출력 신호(Q)는 하이 레벨로 유지될 수 있다.
상기 버퍼 회로(100)의 리셋 구간에서 상기 리셋 신호(RST)는 인에이블될 수 있다. 상기 제 1 가변 로드(130) 및 상기 제 2 가변 로드(140)는 서로 동일한 저항 값을 가질 수도 있고, 서로 다른 저항 값을 가질 수도 있다. 상기 제 1 가변 로드(130) 또는 상기 제 2 가변 로드(140)의 저항 값은 리셋 구간이 아닐 때의 상기 제 1 및 제 2 가변 로드(130, 140)의 저항 값보다 클 수 있다. 따라서, 상기 제 1 및 제 2 가변 로드(130, 140)로부터 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 공급되는 전류의 양은 감소될 수 있다. 상기 가변 전류 회로(170)는 인에이블된 상기 리셋 신호(RST)에 응답하여 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 최소한의 전류가 흐르도록 할 수 있다. 따라서, 상기 버퍼 회로(100)의 전류 경로는 최소화될 수 있고, 상기 버퍼 회로(100)에서 소모되는 전력은 감소될 수 있다.
상기 리셋 회로(150)는 인에이블된 상기 리셋 신호(RST)에 기초하여 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 따라서, 상기 제 2 출력 노드(ON2)는 상대적으로 높은 전압 레벨을 가질 수 있고, 상기 제 1 출력 노드는 상기 제 2 전원전압(VL)에 대응하는 전압 레벨을 가질 수 있다. 상기 리셋 구간에서 상기 제 1 및 제 2 출력 노드(ON1, ON2)가 전압 레벨 차이를 갖지 못하거나 전압 레벨 차이가 작은 경우, 상기 버퍼 회로(100)가 활성화 구간으로 다시 진입할 때 상기 제 1 및 제 2 입력 신호(D, DB)를 정확히 차동 증폭시키지 못하고 상기 버퍼 회로(100)의 제 1 및 제 2 출력 신호(Q, QB)는 준안정 상태가 될 수 있다. 본 발명의 실시예에서, 상기 버퍼 회로(100)는 상기 리셋 구간에서 상기 제 1 출력 노드(ON1)와 상기 제 2 출력 노드(ON2)가 일정한 전압 레벨 차이를 갖도록 유지시키므로, 상기 버퍼 회로(100)가 활성화 구간으로 다시 진입할 때 상기 제 1 및 제 2 입력 신호(D, DB)에 따라 정확한 레벨을 갖는 제 1 및 제 2 출력 신호(Q, QB)를 생성할 수 있다. 또한, 상기 제 1 가변 로드(130)로부터 상기 제 1 출력 노드(ON1)로 공급되는 전류의 양은 최소화되므로, 상기 리셋 회로(150)가 상기 제 1 출력 노드(ON1)를 제 2 전원전압(VL)으로 구동하기 위한 구동력도 최소화될 수 있다. 따라서, 상기 제 5 트랜지스터(N5)는 작은 사이즈를 가질 수 있고, 버퍼 회로(100)의 면적은 그만큼 감소될 수 있다.
도 2는 본 발명의 실시예에 따른 버퍼 회로(200)의 구성을 보여주는 도면이다. 도 2에서, 상기 버퍼 회로(200)는 도 1의 버퍼 회로(100)로 적용될 수 있고, 동일한 구성요소에 대한 중복되는 설명을 생략하기로 한다. 상기 버퍼 회로(200)는 제 1 가변 로드(230), 제 2 가변 로드(240) 및 가변 전류 회로(270)를 포함할 수 있다. 상기 제 1 가변 로드(230)는 제 1 고정 저항(231) 및 제 1 가변 저항(232)을 포함할 수 있다. 상기 제 1 고정 저항(231) 및 상기 제 1 가변 저항(232)은 상기 제 1 전원전압(VH) 단자와 상기 제 1 출력 노드(ON1) 사이에서 병렬로 연결될 수 있다. 상기 제 1 가변 저항(232)의 저항 값은 리셋 신호(RST)에 기초하여 변화될 수 있다. 상기 제 1 가변 저항(232)은 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상대적으로 작은 저항 값을 가질 수 있고, 상기 리셋 신호(RST)가 인에이블된 상태일 때 상대적으로 큰 저항 값을 가질 수 있다. 상기 제 2 가변 로드(240)는 제 2 고정 저항(241) 및 제 2 가변 저항(242)을 포함할 수 있다. 상기 제 2 고정 저항(241) 및 상기 제 2 가변 저항(242)은 상기 제 1 전원전압(VH) 단자와 상기 제 2 출력 노드(ON2) 사이에서 병렬로 연결될 수 있다. 상기 제 2 가변 저항(242)의 저항 값은 상기 리셋 신호(RST)에 기초하여 변화될 수 있다. 상기 제 2 가변 저항(242)은 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상대적으로 작은 저항 값을 가질 수 있고, 상기 리셋 신호(RST)가 인에이블된 상태일 때 상대적으로 큰 저항 값을 가질 수 있다.
상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 1 가변 로드(230)의 저항 값과 상기 제 2 가변 로드(240)의 저항 값은 서로 동일할 수 있다. 상기 리셋 신호(RST)가 인에이블된 상태일 때 상기 제 1 및 제 2 가변 로드(230, 240)의 저항 값은 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 1 및 제 2 가변 로드(230, 240)의 저항 값보다 각각 클 수 있다. 상기 리셋 신호(RST)가 인에이블된 상태일 때 상기 제 1 가변 로드(230)의 저항 값은 상기 제 2 가변 로드(240)의 저항 값과 동일하거나 상기 제 2 가변 로드(240)의 저항 값보다 작을 수 있다. 상기 제 1 및 제 2 가변 로드(230, 240)는 상기 리셋 신호(RST)가 인에이블된 상태일 때 상대적으로 높은 저항 값을 가지므로, 상기 제 2 전원전압(VH) 단자로부터 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 공급되는 전류의 양을 감소시킬 수 있다.
상기 가변 전류 회로(270)는 정 전류원(271) 및 가변 전류원(272)을 포함할 수 있다. 상기 정 전류원(271) 및 상기 가변 전류원(272)은 제 3 공통 노드(CN3)와 제 2 전원전압(VL) 단자 사이에서 병렬로 연결될 수 있다. 상기 정 전류원(271)은 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 일정한 양의 전류가 계속하여 흐를 수 있도록 한다. 상기 가변 전류원(272)은 상기 리셋 신호(RST)에 기초하여 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류를 조절할 수 있다. 예를 들어, 상기 가변 전류원(272)은 리셋 신호(RST)의 상보 신호(RSTB)를 수신할 수 있다. 상기 가변 전류원(272)은 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상대적으로 많은 양의 전류가 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐를 수 있도록 한다. 상기 가변 전류원(272)은 상기 리셋 신호(RST)가 인에이블된 상태일 때 상대적으로 적은 양의 전류가 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐를 수 있도록 한다. 일 실시예에서, 상기 가변 전류원(272)은 상기 리셋 신호(RST)가 인에이블된 상태일 때 턴오프될 수 있고, 상기 정 전류원(271)을 통해서만 전류가 흐를 수 있다. 위와 같은 제 1 가변 로드(230), 제 2 가변 로드(240) 및 가변 전류 회로(270)의 구성은 상기 리셋 신호(RST)가 인에이블되었을 때 상기 버퍼 회로(100)에서 발생하는 전력 소모를 최소화시킬 수 있을 뿐만 아니라 리셋 회로의 면적도 감소시킬 수 있다.
도 3은 본 발명의 실시예에 따른 버퍼 회로(300)의 구성을 보여주는 도면이다. 도 3에서, 상기 버퍼 회로(300)는 도 1의 버퍼 회로(100)로 적용될 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 도 3에서, 상기 버퍼 회로(300)는 제 1 가변 로드(330), 제 2 가변 로드(340), 리셋 회로(350) 및 가변 전류 회로(370)를 포함할 수 있다. 상기 제 1 가변 로드(330)는 제 1 트랜지스터(331) 및 제 2 트랜지스터(332)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(331, 332)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(331)의 게이트는 제 1 리셋 신호(RST1)을 수신하고, 소스가 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 트랜지스터(332)의 게이트는 제 2 전원전압(VL)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 가변 로드(340)는 제 3 트랜지스터(341) 및 제 4 트랜지스터(342)를 포함할 수 있다. 상기 제 3 및 제 4 트랜지스터(341, 342)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(341)의 게이트는 상기 제 2 리셋 신호(RST2)을 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 4 트랜지스터(342)의 게이트는 상기 제 2 전원전압(VL)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 2 리셋 신호(RST2)는 상기 제 1 리셋 신호(RST1)로부터 생성될 수 있다. 예를 들어, 상기 제 2 리셋 신호(RST2)는 상기 제 1 리셋 신호(RST1)와 동일한 전압 레벨을 갖는 신호일 수도 있고, 상기 제 1 리셋 신호(RST1)보다 낮은 전압 레벨을 갖는 신호일 수도 있다. 상기 리셋 회로(350)은 상기 제 1 리셋 신호(RST1)를 수신할 수 있다. 상기 리셋 회로(350)는 상기 제 1 리셋 신호(RST1)에 기초하여 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다.
상기 제 2 트랜지스터(332) 및 상기 제 4 트랜지스터(342)는 동일한 사이즈를 가질 수 있고, 동일한 턴온 저항 값을 가질 수 있다. 상기 제 2 및 제 4 트랜지스터(332, 342)의 게이트는 상기 제 2 전원전압(VL)을 공통 수신하므로, 상기 제 2 및 제 4 트랜지스터(332, 342)는 항상 턴온될 수 있고, 상기 제 2 및 제 4 트랜지스터(332, 342)는 고정 저항으로 기능할 수 있다. 상기 제 1 트랜지스터(331) 및 상기 제 3 트랜지스터(341)는 동일한 사이즈를 가질 수 있고, 동일한 턴온 저항 값을 가질 수 있다. 상기 제 1 및 제 3 트랜지스터(331, 341)의 게이트는 상기 제 1 및 제 2 리셋 신호(RST1, RST2)를 각각 수신하므로, 상기 제 1 및 제 3 트랜지스터(331, 341)는 상기 제 1 및 제 2 리셋 신호(RST1, RST2)에 기초하여 각각 턴온될 수 있고, 상기 제 1 및 제 3 트랜지스터(331, 341)는 가변 저항으로 기능할 수 있다. 상기 제 1 및 제 2 리셋 신호(RST1, RST2)가 인에이블된 상태이고 상기 제 1 및 제 2 리셋 신호(RST1, RST2)가 동일한 전압 레벨을 가질 때, 상기 제 1 가변 로드(330)와 상기 제 2 가변 로드(340)의 저항 값은 동일할 수 있다. 상기 제 1 및 제 2 리셋 신호(RST1, RST2)가 인에이블된 상태이고 상기 제 2 리셋 신호(RST2)가 상기 제 1 리셋 신호(RST1)보다 낮은 전압 레벨을 가질 때, 상기 제 1 트랜지스터(331)는 완전하게 턴오프되는 반면 상기 제 3 트랜지스터(341)는 부분적으로 턴온될 수 있다. 따라서, 상기 제 1 가변 로드(330)의 저항 값은 상기 제 2 가변 로드(340)의 저항 값보다 클 수 있다. 상기 제 3 트랜지스터(341)는 상기 제 1 전원전압(VH) 단자로부터 상기 제 2 출력 노드(ON2)로 전류가 흐르게 하는 반면 상기 제 1 트랜지스터(331)는 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 출력 노드(ON1)로 전류가 흐르지 않도록 할 수 있다.
상기 가변 전류 회로(370)는 가변 전류원(371)을 포함할 수 있다. 상기 가변 전류원(371)은 제 3 공통 노드(CN3) 및 제 2 전원전압(VL) 단자 사이에 연결될 수 있다. 상기 가변 전류원(371)은 상기 제 1 및 제 2 리셋 신호(RST1, RST2) 중 적어도 하나에 기초하여 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류의 양을 조절할 수 있다. 예를 들어, 상기 가변 전류원(371)은 상기 제 1 리셋 신호(RST1)의 상보 신호(RST1B)와 제 2 리셋 신호(RST2)의 상보 신호(RST2B) 중 적어도 하나를 수신할 수 있다. 예를 들어, 상기 제 1 및 제 2 리셋 신호(RST1, RST2)가 디스에이블된 상태일 때, 상기 가변 전류원(371)은 상대적으로 많은 전류가 흐르도록 할 수 있다. 상기 제 1 및 제 2 리셋 신호(RST1, RST2)가 인에이블된 상태일 때, 상기 가변 전류원(371)은 상대적으로 적은 전류가 흐르도록 할 수 있다. 일 실시예에서, 상기 가변 전류원(371)은 상기 제 1 및 제 2 리셋 신호의 상보 신호(RST1B, RST2B) 중 적어도 하나에 기초하여 턴오프될 수 있고, 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 전류가 흐르는 것을 차단시킬 수 있다.
도 4는 본 발명의 실시예에 따른 버퍼 회로(400)의 구성을 보여주는 도면이다. 도 3에서, 상기 버퍼 회로(400)는 도 1의 버퍼 회로(100)로 적용될 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 상기 버퍼 회로(400)는 제 1 가변 로드(430), 제 2 가변 로드(440) 및 가변 전류 회로(470)를 포함할 수 있다. 상기 제 1 가변 로드(430)는 제 1 가변 저항(431)을 포함할 수 있다. 상기 제 1 가변 저항(431)은 제 1 전원전압(VH) 단자와 제 1 출력 노드(ON1) 사이에 연결될 수 있다. 상기 제 1 가변 저항(431)의 저항 값은 상기 리셋 신호(RST)에 기초하여 변화될 수 있다. 상기 리셋 신호(RST)가 인에이블된 상태일 때 상기 제 1 가변 저항(431)은 상대적으로 큰 저항 값을 가질 수 있고, 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 1 가변 저항(431)은 상대적으로 작은 저항 값을 가질 수 있다. 제 2 가변 로드(440)는 고정 저항(441) 및 제 2 가변 저항(442)을 포함할 수 있다. 상기 고정 저항(441) 및 상기 제 2 가변 저항(442)은 상기 제 1 전원전압(VH) 단자와 제 2 출력 노드(ON2) 사이에서 병렬로 연결될 수 있다. 상기 제 2 가변 저항(442)의 저항 값은 상기 리셋 신호(RST)에 기초하여 변화될 수 있다. 상기 리셋 신호(RST)가 인에이블된 상태일 때 상기 제 2 가변 저항(442)은 상대적으로 큰 저항 값을 가질 수 있다. 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상기 제 2 가변 저항(442)은 상대적으로 작은 저항 값을 가질 수 있다.
상기 리셋 신호(RST)가 디스에이블된 상태일 때, 상기 제 1 가변 로드(430)의 저항 값 및 상기 제 2 가변 로드(440)의 저항 값은 서로 동일할 수 있다. 상기 리셋 신호(RST)가 인에이블된 상태일 때 상기 제 2 가변 로드(440)의 저항 값은 상기 제 1 가변 로드(430)의 저항 값보다 작을 수 있다. 예를 들어, 상기 제 1 가변 저항(431) 및 제 2 가변 저항(442)은 상기 리셋 신호(RST)가 인에이블된 상태일 때 매우 큰 저항 값을 가질 수 있고, 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 전류가 각각 흐르지 않도록 할 수 있다. 상기 리셋 신호(RST)가 인에이블되었을 때, 상기 제 1 가변 로드(430)를 통해 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 출력 노드(ON1)로 전류가 흐르지 않는 반면, 상기 제 2 가변 로드부(440)의 고정 저항(441)을 통해 상기 제 1 전원전압(VH) 단자로부터 상기 제 1 출력 노드(ON1)로 전류가 흐를 수 있다. 따라서, 상기 제 2 출력 노드(ON2)는 상대적으로 높은 전압 레벨을 가질 수 있고, 상기 제 1 출력 노드(ON1)로부터 생성되는 제 1 출력 신호(Q)와 상기 제 2 출력 노드(ON2)로부터 생성되는 제 2 출력 신호(QB)는 소정의 전압 레벨 차이를 가질 수 있다.
상기 가변 전류 회로(470)는 정 전류원(471) 및 가변 전류원(472)을 포함할 수 있다. 상기 정 전류원(471) 및 상기 가변 전류원(472)은 제 3 공통 노드(CN3)와 제 2 전원전압(VH) 단자 사이에서 병렬로 연결될 수 있다. 상기 정 전류원(471)은 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 일정한 양의 전류가 계속하여 흐를 수 있도록 한다. 상기 가변 전류원(472)은 상기 리셋 신호(RST)에 기초하여 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류를 조절할 수 있다. 예를 들어, 상기 가변 전류원(472)은 리셋 신호(RST)의 상보 신호(RSTB)를 수신할 수 있다. 상기 가변 전류원(472)은 상기 리셋 신호(RST)가 디스에이블된 상태일 때 상대적으로 많은 양의 전류가 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐를 수 있도록 한다. 상기 가변 전류원(472)은 상기 리셋 신호(RST)가 인에이블된 상태일 때 상대적으로 적은 양의 전류가 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐를 수 있도록 한다. 일 실시예에서, 상기 가변 전류원(472)은 상기 리셋 신호(RST)가 인에이블된 상태일 때 턴오프될 수 있고, 상기 정 전류원(471)을 통해서만 전류가 흐를 수 있다. 도 2 내지 도 4에 도시된 버퍼 회로(200, 300, 400)의 실시예들은 서로가 독립적인 것이 아니며, 어느 하나의 실시예가 다른 실시예와 결합될 수 있도록 수정 및 변경될 수 있을 것이다.
도 5는 본 발명의 실시예에 따른 클럭 분주 회로(5)의 구성을 보여주는 도면이다. 도 5에서, 상기 클럭 분주 회로(5)는 제 1 버퍼 회로(510) 및 제 2 버퍼 회로(520)를 포함할 수 있다. 상기 제 1 버퍼 회로(510) 및 제 2 버퍼 회로(520)는 실질적으로 동일한 회로 구성을 가질 수 있고, 도 1 내지 도 4에 도시된 버퍼 회로(100, 200, 300, 400) 중 어느 하나라도 상기 제 1 및 제 2 버퍼 회로(510, 520)로 각각 적용될 수 있다. 상기 제 1 버퍼 회로(510, 520)는 제 1 입력 신호(D) 및 제 2 입력 신호(DB)를 수신하여 제 1 출력 신호(Q) 및 제 2 출력 신호(QB)를 생성할 수 있다. 상기 제 1 버퍼 회로(510)는 클럭 신호(CK)에 동기하여 증폭 동작 및 래치 동작을 수행할 수 있다. 상기 제 1 버퍼 회로(510)는 상기 클럭 신호(CK)의 하이 레벨 구간에서 상기 제 1 및 제 2 입력 신호(D, DB)를 증폭하여 제 1 및 제 2 출력 신호(Q, QB)를 생성하고, 상기 클럭 신호(CK)의 로우 레벨 구간에서 상기 제 1 및 제 2 출력 신호(Q, QB)의 전압 레벨을 유지시킬 수 있다. 상기 제 1 및 제 2 출력 신호(Q, QB)는 상기 클럭 신호(CK)가 분주된 분주 클럭 신호 쌍일 수 있다. 상기 제 2 버퍼 회로(520)는 제 1 및 제 2 출력 신호(Q, QB)를 수신하여 제 2 입력 신호(DB) 및 제 1 입력 신호(D)를 생성할 수 있다. 상기 제 2 버퍼 회로(520)는 상보 클럭 신호(CKB)에 동기하여 증폭 동작 및 래치 동작을 수행할 수 있다. 상기 제 2 버퍼 회로(520)는 상기 상보 클럭 신호(CKB)의 하이 레벨 구간에서 상기 제 1 및 제 2 출력 신호(Q, QB)를 증폭하여 상기 제 2 입력 신호(DB) 및 상기 제 1 입력 신호(D)를 생성하고, 상기 상보 클럭 신호(CKB)의 로우 레벨 구간에서 상기 제 2 입력 신호(DB) 및 상기 제 1 입력 신호(D)의 전압 레벨을 유지시킬 수 있다.
상기 제 1 및 제 2 버퍼 회로(510, 520)는 리셋 신호(RST)를 각각 수신할 수 있고, 상기 리셋 신호(RST)가 인에이블된 상태일 때 리셋될 수 있다. 상기 제 1 버퍼 회로(510)는 상기 리셋 신호(RST)에 기초하여 상기 제 1 버퍼 회로(510)에서 발생될 수 있는 전력 소모를 최소화시킬 수 있고, 상기 제 1 및 제 2 출력 신호(Q, QB)가 소정의 전압 레벨 차이를 갖도록 할 수 있다. 상기 제 2 버퍼 회로(520)는 상기 리셋 신호(RST)에 기초하여 상기 제 2 버퍼 회로(520)에서 발생될 수 있는 전력 소모를 최소화시킬 수 있고, 상기 제 2 입력 신호(DB) 및 상기 제 1 입력 신호(D)가 소정의 전압 레벨 차이를 갖도록 할 수 있다. 상기 리셋 신호(RST)가 디스에이블되고 상기 제 1 및 제 2 버퍼 회로(510, 520)가 활성화되면, 상기 제 1 및 제 2 입력 신호(D, DB)와 상기 제 1 및 제 2 출력 신호(Q, QB)는 서로 소정의 전압 레벨 차이를 가지므로 상기 제 1 및 제 2 버퍼 회로(510, 520)는 상기 클럭 신호(CK)에 동기하여 정확하게 분주 클럭 신호 쌍을 생성할 수 있다.
도 6a 및 6b는 본 발명의 실시예에 따른 버퍼 회로(100)의 동작을 보여주는 타이밍도이다. 도 6a는 리셋 신호(RST)가 인에이블된 상태일 때 도 2 및 도 3에 도시된 버퍼 회로(200, 300)와 같이 제 1 및 제 2 가변 로드(130, 140)가 서로 동일한 저항 값을 가질 때의 타이밍도를 도시하고, 도 6b는 리셋 신호(RST)가 인에이블된 상태일 때 도 4에 도시된 버퍼 회로(400)와 같이 제 2 가변 로드(140)가 상기 제 1 가변 로드(130)보다 작은 저항 값을 가질 때의 타이밍도이다. 도 1 및 도 6a를 참조하면, 상기 버퍼 회로(100)의 리셋 구간에서 상기 제 1 및 제 2 가변 로드(130, 140)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 동일한 양의 전류를 공급하고, 상기 리셋 회로(150)는 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 따라서, 상기 제 1 출력 신호(Q) 및 제 2 출력 신호(QB)는 A에 대응하는 전압 레벨 차이를 가질 수 있다. 이후 상기 버퍼 회로(100)가 활성화 구간으로 진입하면, 상기 제 1 가변 로드(130) 및 제 2 가변 로드(140)가 제 1 및 제 2 출력 노드(ON1, ON2)로 공급하는 전류량이 증가하고, 상기 가변 전류 회로(170)를 통해 흐르는 전류도 증가할 수 있다. 따라서, 상기 제 1 및 제 2 출력 신호(Q, QB)의 전압 레벨은 상기 버퍼 회로(100)의 스윙 범위에 대응하는 전압 레벨 차이를 유지하면서 증가할 수 있다. 이 후, 클럭 신호(CK)가 상기 버퍼 회로로 입력되면 상기 제 1 및 제 2 출력 신호는 준안정 상태가 되지 않고, 상기 클럭 신호(CK)에 동기하여 정확하게 차동 증폭되어 토글할 수 있다. 도 6b와 같이, 상기 제 2 가변 로드(140)가 상기 제 1 가변 로드(130)보다 더 작은 저항 값을 갖는 경우, 상기 버퍼 회로(100)의 리셋 구간에서 상기 제 1 출력 신호(Q) 및 제 2 출력 신호(QB)는 A보다 큰 B에 대응하는 전압 레벨 차이를 가질 수 있다. 따라서, 상기 버퍼 회로(100)가 활성화 구간으로 진입할 때, 보다 용이하게 상기 버퍼 회로(100)의 스윙 범위에 대응하는 전압 레벨 차이를 유지할 수 있다. 상기 리셋 구간에서 상기 제 1 및 제 2 출력 신호(Q, QB)가 더 큰 전압 레벨 차이를 가질수록 상기 버퍼 회로는 상기 클럭 신호(CK)에 동기하여 보다 빠르고 정확하게 제 1 및 제 2 출력 신호(Q, QB)를 차동 증폭할 수 있다.
도 7은 본 발명의 실시예에 따른 버퍼 회로(700)의 구성을 보여주는 도면이다. 도 7에서, 상기 버퍼 회로(700)는 활성화 구간과 비활성화 구간에서 동작할 수 있다. 상기 활성화 구간에서 상기 버퍼 회로(700)는 고주파수 모드 및 저주파수 모드로 동작할 수 있다. 상기 고주파수 모드인지 또는 저주파수 모드인지 여부는 클럭 신호(CK)의 주파수에 기초하여 판단될 수 있다. 상기 비활성화 구간은 리셋 구간일 수 있다. 상기 버퍼 회로(700)는 고주파수 모드에서 전력 소모를 최대화시켜 빠르고 정확하게 동작하는 것이 바람직할 수 있다. 상기 버퍼 회로(700)는 저주파수 모드에서 전력 소모를 감소시키면서 상대적으로 느린 속도로 동작하는 것이 바람직할 수 있다. 상기 버퍼 회로(700)는 리셋 구간에서 최소 전력을 소모하고, 출력 신호 쌍이 서로 소정의 전압 레벨 차이를 갖도록 유지시키는 것이 바람직할 수 있다.
상기 버퍼 회로(700)는 도 1에 도시된 버퍼 회로(100)로 적용될 수 있고, 동일한 구성요소에 대한 중복되는 설명은 생략하기로 한다. 도 7에서, 상기 버퍼 회로(700)는 제 1 가변 로드(730), 제 2 가변 로드(740), 리셋 회로(750) 및 가변 전류 회로(770)를 포함할 수 있다. 상기 제 1 가변 로드(730)는 제 1 리셋 신호(RST1) 및 제 2 리셋 신호(RST2)를 수신하고, 상기 제 1 및 제 2 리셋 신호(RST1, RST2)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 2 가변 로드(740)는 상기 제 1 리셋 신호(RST1) 및 제 3 리셋 신호(RST3)를 수신하고, 상기 제 1 및 제 3 리셋 신호(RST1, RST3)에 기초하여 변화되는 저항 값을 가질 수 있다. 상기 제 1 가변 로드(730)는 제 1 트랜지스터(731) 및 제 2 트랜지스터(732)를 포함할 수 있다. 상기 제 1 및 제 2 트랜지스터(731, 732)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 1 트랜지스터(731)의 게이트는 상기 제 1 리셋 신호(RST1)를 수신하고, 소스가 제 1 전원전압(VH) 단자와 연결되며, 드레인이 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 2 트랜지스터(732)의 게이트는 상기 제 2 리셋 신호(RST2)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 1 출력 노드(ON1)와 연결될 수 있다. 상기 제 1 및 제 2 트랜지스터(731, 732)는 가변 저항으로 각각 기능할 수 있다. 상기 제 2 가변 로드(740)는 제 3 트랜지스터(741) 및 제 4 트랜지스터(742)를 포함할 수 있다. 상기 제 3 및 제 4 트랜지스터(741, 742)는 각각 P 채널 모스 트랜지스터일 수 있다. 상기 제 3 트랜지스터(741)의 게이트는 상기 제 1 리셋 신호(RST1)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 4 트랜지스터(742)의 게이트는 제 3 리셋 신호(RST3)를 수신하고, 소스가 상기 제 1 전원전압(VH) 단자와 연결되며, 드레인이 상기 제 2 출력 노드(ON2)와 연결될 수 있다. 상기 제 3 및 제 4 트랜지스터(741, 742)는 가변 저항으로 각각 기능할 수 있다.
본 발명의 실시예에서, 상기 제 1 트랜지스터(731)는 상기 제 2 트랜지스터(732)보다 더 큰 사이즈 및/또는 더 작은 턴온 저항 값을 가질 수 있다. 상기 제 3 트랜지스터(741)는 상기 제 4 트랜지스터(742)보다 더 큰 사이즈 및/또는 더 작은 턴온 저항 값를 가질 수 있다. 상기 제 1 트랜지스터(731)는 상기 제 3 트랜지스터(741)와 동일한 사이즈 및/또는 동일한 턴온 저항 값을 가질 수 있고, 상기 제 2 트랜지스터(732)는 상기 제 4 트랜지스터(742)와 동일한 사이즈 및/또는 동일한 턴온 저항 값을 가질 수 있다.
상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)를 수신할 수 있다. 상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)에 기초하여 상기 제 1 출력 노드(ON1)를 상기 저전압(VL)으로 구동할 수 있다. 상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)가 인에이블되었을 때 턴온되어 상기 제 1 출력 노드(ON1)를 상기 저전압(VL)으로 구동할 수 있다. 상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)가 디스에이블되었을 때 턴오프되고 상기 제 1 출력 노드(ON1)를 상기 저전압(VL)으로 구동하지 않을 수 있다.
상기 가변 전류 회로(770)는 상기 제 1 및 제 3 리셋 신호(RST1, RST3)에 기초하여 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류의 양을 조절할 수 있다. 예를 들어, 상기 가변 전류 회로(770)는 상기 제 1 리셋 신호(RST1)의 상보 신호(RST1B) 및 제 3 리셋 신호(RST3)의 상보 신호(RST3)를 수신할 수 있다. 상기 가변 전류 회로(770)는 제 1 가변 전류원(771) 및 제 2 가변 전류원(772)을 포함할 수 있다. 상기 제 1 및 제 2 가변 전류원(771, 772)은 상기 제 3 공통 노드(CN3) 및 상기 제 2 전원전압(VL) 단자 사이에서 병렬로 연결될 수 있다. 상기 제 1 가변 전류원(771)은 상기 제 1 리셋 신호(RST1)의 상보 신호(RST1B)에 기초하여 턴온될 수 있고, 턴온되었을 때 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 전류가 흐를 수 있도록 한다. 예를 들어, 상기 제 1 가변 전류원(771)은 상기 제 1 리셋 신호(RST1)가 인에이블되었을 때 턴오프될 수 있고, 상기 제 1 리셋 신호(RST1)가 디스에이블되었을 때 턴온될 수 있다. 상기 제 2 가변 전류원(772)은 상기 제 3 리셋 신호(RST3)의 상보 신호(RST3B)에 기초하여 턴온될 수 있고, 턴온되었을 때 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 전류가 흐를 수 있도록 한다. 예를 들어, 상기 제 2 가변 전류원(772)은 상기 제 3 리셋 신호(RST3)가 인에이블되었을 때 턴오프될 수 있고, 상기 제 3 리셋 신호(RST3)가 디스에이블되었을 때 턴온될 수 있다.
상기 버퍼 회로(700)는 클럭 신호(CK)의 주파수 및 제 1 리셋 신호(RST1)에 기초하여 제 2 리셋 신호(RST2) 및 제 3 리셋 신호(RST3)를 생성할 수 있다. 도시되지는 않았지만, 상기 버퍼 회로(700)는 상기 클럭 신호(CK)의 주파수 및 상기 제 1 리셋 신호(RST1)에 기초하여 상기 제 2 및 제 3 리셋 신호(RST2, RST3)를 생성하는 리셋 신호 생성 회로를 더 포함할 수 있다. 하기 표는 상기 버퍼 회로(700)의 동작 상태에 따른 제 1 내지 제 3 리셋 신호(RST1, RST2, RST3)의 인에이블 상태를 보여주는 도면이다. 도 7 및 하기 표를 참조하여 본 발명의 실시예에 따른 버퍼 회로(700)의 동작을 설명하면 다음과 같다.
| HF 모드 | LF 모드 | 리셋 | |
| RST1 | Disable | Enable | Enable |
| RST2 | Disable | Disable | Enable |
| RST3 | Disable | Disable | Disable 또는 Enable |
| 731 | ON | OFF | OFF |
| 732 | ON | ON | OFF |
| 741 | ON | OFF | OFF |
| 742 | ON | ON | ON |
| 750 | OFF | OFF | ON |
| 771 | ON | OFF | OFF |
| 772 | ON | ON | ON 또는 OFF |
상기 고주파수 모드(HF 모드)에서, 상기 제 1 내지 제 3 리셋 신호(RST1, RST2, RST3)는 모두 디스에이블될 수 있다. 상기 제 1 내지 제 4 트랜지스터(731, 732, 741, 742)는 상기 제 1 내지 제 3 리셋 신호(RST1, RST2, RST3)에 기초하여 모두 턴온될 수 있다. 상기 제 1 및 제 2 가변 로드(730, 740)는 동일한 저항 값을 가질 수 있고, 제 1 및 제 2 출력 노드(ON1, ON2)로 제 1 전류를 각각 공급할 수 있다. 상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)에 기초하여 턴오프될 수 있다. 또한, 상기 제 1 및 제 2 가변 전류원(771, 772)은 상기 제 1 및 제 3 리셋 신호(RST1, RST3)의 상보 신호(RST1B, RST3B)를 수신하여 모두 턴온될 수 있다. 따라서, 상기 가변 전류 회로(770)는 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 제 4 전류가 흐르도록 한다. 상기 리셋 회로(750) 및 더미 회로(760)는 턴오프될 수 있다. 상기 클럭 신호(CK)의 하이 레벨 구간에서, 상기 제 1 인에이블 회로(780)가 턴온될 수 있다. 상기 증폭 회로(710)는 상기 제 1 및 제 2 입력 신호(D, DB)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 클럭 신호(CK)의 로우 레벨 구간 및/또는 상보 클럭 신호(CKB)의 하이 레벨 구간에서 상기 제 2 인에이블 회로(790)가 턴온될 수 있다. 상기 래치 회로(720)는 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 유지시킬 수 있다. 상기 제 1 가변 로드(730), 제 2 가변 로드(740) 및 가변 전류 회로(770)를 통해 흐르는 전류의 양은 최대일 수 있다. 상기 버퍼 회로(700)는 최대한의 전력을 소모하는 대신 고주파수를 갖는 클럭 신호(CK)에 동기하여 빠르고 정확하게 증폭 및 래치 동작을 수행하여 상기 제 1 및 제 2 출력 신호(Q, QB)를 생성할 수 있다.
상기 저주파수 모드(LF 모드)에서, 상기 제 1 리셋 신호(RST1)는 하이 레벨로 인에이블되고, 상기 제 2 및 제 3 리셋 신호(RST2, RST3)는 로우 레벨로 디스에이블될 수 있다. 제 1 트랜지스터(731) 및 상기 제 3 트랜지스터(741)는 턴오프되고, 제 2 및 제 4 트랜지스터(732, 742)는 턴온될 수 있다. 따라서, 상기 제 1 및 제 2 가변 로드(730, 740)는 동일한 저항 값을 가질 수 있고, 제 1 및 제 2 출력 노드(ON1, ON2)로 각각 제 2 전류를 공급할 수 있다. 상기 저주파수 모드에서 상기 제 1 및 제 2 가변 로드(730, 740)의 저항 값은 상기 고주파수 모드에서 상기 제 1 및 제 2 가변 로드의(730, 740) 저항 값보다 클 수 있다. 상기 제 2 전류는 상기 제 1 전류보다 작을 수 있다. 상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)에 기초하여 턴오프될 수 있다. 또한, 상기 제 1 가변 전류원(771)은 상기 제 1 리셋 신호(RST1)의 상보 신호(RST1B)를 수신하여 턴오프되고, 상기 가변 전류 회로(770)는 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 제 5 전류가 흐르도록 한다. 상기 제 5 전류는 상기 제 4 전류보다 작을 수 있다. 상기 증폭 회로(710)는 상기 클럭 신호(CK)의 하이 레벨 구간에서 상기 제 1 및 제 2 입력 신호(D, DB)에 기초하여 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 변화시킬 수 있다. 상기 래치 회로(720)는 상기 클럭 신호(CK)의 로우 레벨 구간에서 상기 제 1 및 제 2 출력 노드(ON1, ON2)의 전압 레벨을 유지시킬 수 있다. 상기 제 1 및 제 2 가변 로드(730, 740)는 상기 제 1 전류보다 작은 제 2 전류를 각각 상기 제 1 및 제 2 출력 노드(ON1, ON2)로 공급하고, 상기 가변 전류 회로(770)는 상기 제 4 전류보다 작은 제 5 전류가 흐르도록 하므로, 상기 버퍼 회로(700)에서 소모되는 전력은 감소될 수 있다. 상기 버퍼 회로(700)의 전력 소모가 감소하더라도, 상기 버퍼 회로(700)는 저주파수를 갖는 클럭 신호(CK)에 동기하여 상기 제 1 및 제 2 입력 신호(D, DB)에 대해 충분히 정확하게 증폭 및 래치 동작을 수행하여 상기 제 1 및 제 2 출력 신호(Q, QB)를 생성할 수 있다.
상기 리셋 구간(리셋)에서, 상기 제 1 및 제 2 리셋 신호(RST1, RST2)는 하이 레벨로 인에이블되고, 상기 제 3 리셋 신호(RST3)는 로우 레벨로 디스에이블될 수 있다. 상기 제 1 내지 제 3 트랜지스터(731, 732, 741)는 턴오프되고, 상기 제 4 트랜지스터(742)는 턴온될 수 있다. 따라서, 상기 제 1 및 제 2 가변 로드(730, 740)는 서로 다른 저항 값을 가질 수 있다. 상기 제 1 가변 로드(730)는 제 3 전류를 상기 제 1 출력 노드(ON1)로 공급하고, 상기 제 2 가변 로드(740)는 상기 제 2 전류를 상기 제 2 출력 노드(ON2)로 공급할 수 있다. 상기 제 3 전류는 상기 제 2 전류보다 작을 수 있고, 상기 제 1 및 제 2 트랜지스터(731, 732)가 완전하게 턴오프된다면 상기 제 3 전류는 0일 있다. 즉, 상기 제 1 가변 로드(730)를 통해 상기 제 1 출력 노드(ON1)로 공급되는 전류는 차단될 수 있다. 상기 가변 전류원(771)은 턴오프되고, 상기 제 2 가변 전류원(772)은 턴온될 수 있다. 상기 가변 전류 회로(770)는 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 상기 제 5 전류가 흐르도록 한다. 상기 리셋 회로(750)는 상기 제 2 리셋 신호(RST2)에 기초하여 턴온되어 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 상기 제 2 가변 로드(740)는 상기 제 2 출력 노드(ON2)로 상기 제 2 전류를 공급하는데 비해, 상기 리셋 회로(750)는 상기 제 1 출력 노드(ON1)를 상기 제 2 전원전압(VL)으로 구동할 수 있다. 따라서, 상기 버퍼 회로(700)는 리셋 구간에서 최소한의 전력을 소모하면서 상기 제 1 및 제 2 출력 노드(ON1, ON2)가 소정의 전압 레벨 차이를 유지하도록 할 수 있다. 일 실시예에서, 상기 제 3 리셋 신호(RST3)는 상기 리셋 구간에서 디스에이블될 수도 있다. 상기 제 3 리셋 신호(RST3)가 디스에이블되면, 상기 제 2 가변 로드(740)를 통해 상기 제 2 출력 노드(ON2)로 공급되는 전류가 차단될 수 있고, 상기 가변 전류 회로(770)를 통해 상기 제 3 공통 노드(CN3)로부터 상기 제 2 전원전압(VL) 단자로 흐르는 전류도 차단될 수 있다. 상기 리셋 구간에서 상기 제 3 리셋 신호(RST3)가 디스에이블되면 상기 버퍼 회로(700)가 소모하는 전력은 더욱 감소될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 시스템(8)의 구성을 보여주는 도면이다. 도 8에서, 상기 반도체 시스템(8)은 제 1 반도체 장치(810) 및 제 2 반도체 장치(820)를 포함할 수 있다. 상기 제 1 반도체 장치(810)는 상기 제 2 반도체 장치(820)가 동작하는데 필요한 다양한 제어신호를 제공할 수 있다. 상기 제 1 반도체 장치(810)는 다양한 종류의 장치를 포함할 수 있다. 예를 들어, 상기 제 1 반도체 장치(810)는 중앙처리장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor), 어플리케이션 프로세서(AP) 및 메모리 컨트롤러와 같은 호스트 장치일 수 있다. 상기 제 2 반도체 장치(820)는 예를 들어, 메모리 장치일 수 있고, 상기 메모리 장치는 휘발성 메모리와 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM)을 포함할 수 있고, 상기 비휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EEPROM (Electrically Erase and Programmable ROM), EPROM (Electrically Programmable ROM), 플래시 메모리, PRAM (Phase change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM) 및 FRAM (Ferroelectric RAM) 등을 포함할 수 있다.
상기 제 2 반도체 장치(820)는 복수의 버스를 통해 상기 제 1 반도체 장치(810)와 연결될 수 있다. 상기 복수의 버스는 신호를 전송하기 위한 신호 전송 경로, 링크 또는 채널일 수 있다. 상기 복수의 버스는 클럭 버스(801) 및 데이터 버스(802)를 포함할 수 있다. 상기 클럭 버스(801)는 단방향 버스일 수 있고, 상기 데이터 버스(802)는 양방향 버스일 수 있다. 상기 제 2 반도체 장치(820)는 상기 클럭 버스(801)를 통해 상기 제 1 반도체 장치(810)와 연결되고, 상기 클럭 버스(801)를 통해 클럭 신호(CLK)를 수신할 수 있다. 상기 클럭 신호(CLK)는 하나 또는 그 이상의 클럭 신호 쌍을 포함할 수 있다. 상기 제 2 반도체 장치(820)는 데이터 버스(802)를 통해 상기 제 1 반도체 장치(810)와 연결되고, 상기 데이터 버스(802)를 통해 상기 제 1 반도체 장치(810)로부터 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(810)로 데이터(DQ)를 전송할 수 있다. 도시되지는 않았지만, 상기 복수의 버스는 커맨드 어드레스 버스를 더 포함할 수 있다. 상기 커맨드 어드레스 버스는 단방향 버스일 수 있다. 상기 제 2 반도체 장치(820)는 상기 커맨드 어드레스 버스를 통해 상기 제 1 반도체 장치(810)로부터 커맨드 어드레스 신호를 수신할 수 있다.
상기 제 1 반도체 장치(810)는 클럭 전송기(811), 데이터 전송기(813) 및 데이터 수신기(814)를 포함할 수 있다. 상기 클럭 전송기(811)는 상기 제 1 반도체 장치(810) 내부에서 생성된 클럭 신호(CLK)를 상기 클럭 버스(801)를 통해 상기 제 2 반도체 장치(420)로 제공할 수 있다. 상기 클럭 전송기(811)는 위상 고정 루프와 같은 클럭 생성 회로(도시되지 않음.)로부터 생성된 클럭 신호(CLK)에 기초하여 상기 클럭 버스(801)를 구동하여 상기 클럭 신호(CLK)를 상기 제 2 반도체 장치(820)로 전송할 수 있다. 상기 데이터 전송기(813)는 상기 제 1 반도체 장치(810)의 내부 데이터를 상기 데이터(DQ)로서 출력할 수 있다. 상기 데이터 전송기(813)는 상기 데이터 버스(802)를 통해 상기 제 2 반도체 장치(820)로 상기 데이터(DQ)를 제공할 수 있다. 상기 데이터 수신기(814)는 상기 제 2 반도체 장치(820)로부터 상기 데이터 버스(802)를 통해 전송된 데이터(DQ)를 수신할 수 있다.
상기 제 2 반도체 장치(820)는 클럭 수신기(822), 데이터 전송기(823) 및 데이터 수신기(824)를 포함할 수 있다. 상기 클럭 수신기(822)는 상기 클럭 버스(801)와 연결되고, 상기 제 1 반도체 장치(810)로부터 상기 클럭 버스(801)를 통해 전송된 상기 클럭 신호(CLK)를 수신할 수 있다. 상기 데이터 전송기(823)는 상기 제 2 반도체 장치(820)로부터 상기 제 1 반도체 장치(810)로 상기 데이터(DQ)를 전송할 수 있다. 상기 데이터 전송기(820)는 상기 데이터 버스(802)를 통해 상기 제 1 반도체 장치(810)로 상기 데이터(DQ)를 제공할 수 있다. 상기 데이터 수신기(824)는 상기 제 1 반도체 장치(810)로부터 상기 데이터 버스(802)를 통해 전송된 데이터(DQ)를 수신할 수 있다.
상기 제 2 반도체 장치(820)는 클럭 생성 회로(831), 데이터 입출력 회로(832) 및 데이터 저장 영역(833)을 포함할 수 있다. 상기 클럭 생성 회로(831)는 상기 클럭 수신기(822)와 연결되고, 상기 클럭 수신기(822)를 통해 수신된 상기 클럭 신호(CLK)에 기초하여 복수의 내부 클럭 신호(INCLK)를 생성할 수 있다. 상기 제 2 반도체 장치(820)는 상기 내부 클럭 신호(INCLK)에 동기하여 상기 제 1 반도체 장치(810)로부터 전송된 데이터(DQ)를 수신하거나 상기 제 1 반도체 장치(810)로 데이터(DQ)를 전송할 수 있다. 상기 제 2 반도체 장치(820)는 상기 데이터 버스(802)를 통해 전송된 데이터(DQ)를 상기 내부 클럭 신호(INCLK)로 수신 및/또는 샘플링할 수 있다.
상기 데이터 입출력 회로(832)는 상기 데이터 수신기(824)를 통해 상기 제 1 반도체 장치(810)로부터 전송된 데이터(DQ)를 수신하여 내부 데이터를 생성하거나, 상기 내부 데이터에 기초하여 상기 데이터 전송기(823)를 통해 상기 제 1 반도체 장치(810)로 전송되는 데이터(DQ)를 생성할 수 있다. 상기 데이터 입출력 회로(832)는 상기 클럭 생성 회로(831)로부터 생성된 상기 복수의 내부 클럭 신호(INCLK)를 수신할 수 있다. 상기 데이터 입출력 회로(832)는 상기 복수의 내부 클럭 신호(INCLK)에 동기하여 상기 내부 데이터로부터 상기 데이터(DQ)를 생성하거나, 상기 데이터(DQ)로부터 상기 내부 데이터를 생성할 수 있다. 상기 데이터 입출력 회로(832)에 의해 생성된 내부 데이터는 상기 데이터 저장 영역(833)에 저장될 수 있다. 상기 데이터 저장 영역(833)에 저장된 내부 데이터는 상기 데이터 입출력 회로(832)에 의해 상기 데이터(DQ)로서 생성될 수 있다. 상기 데이터 저장 영역(833)은 복수의 메모리 셀을 포함하는 메모리 셀 어레이일 수 있다. 상기 데이터 저장 영역(833)은 복수의 비트라인(도시하지 않음)과 복수의 워드라인(도시하지 않음)을 구비하고, 복수의 비트라인과 복수의 워드라인이 교차하는 지점에 각각 연결되는 복수의 메모리 셀(도시하지 않음)을 포함할 수 있다. 도 1, 도 2, 도 3, 도 4 및 도 7에 도시된 버퍼 회로(100, 200, 300, 400, 700)가 적용된 도 5의 클럭 분주 회로(5)는 상기 클럭 생성 회로(831)의 구성요소로서 상기 클럭 생성 회로(831)에 포함될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
Claims (26)
- 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시키는 증폭 회로;
상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로;
리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 1 출력 노드로 공급되는 전류의 양을 조절하는 제 1 가변 로드;
상기 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 2 출력 노드로 공급되는 전류의 양을 조절하는 제 2 가변 로드; 및
상기 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하는 리셋 회로를 포함하는 버퍼 회로. - 제 1 항에 있어서,
리셋 구간에서 상기 제 1 및 제 2 가변 로드가 상기 제 1 및 제 2 출력 노드로 각각 공급하는 전류의 양은 서로 다르고, 리셋 구간이 아닐 때 상기 제 1 및 제 2 가변 로드가 상기 제 1 및 제 2 출력 노드로 각각 공급하는 전류의 양은 서로 동일한 버퍼 회로. - 제 1 항에 있어서,
상기 제 1 가변 로드는 상기 리셋 신호가 디스에이블된 상태일 때 상기 제 1 출력 노드로 제 1 전류를 공급하고, 상기 리셋 신호가 인에이블된 상태일 때 상기 제 1 출력 노드로 제 2 전류를 공급하며, 상기 제 1 전류는 상기 제 2 전류보다 큰 버퍼 회로. - 제 3 항에 있어서,
상기 제 2 가변 로드는 상기 리셋 신호가 디스에이블된 상태일 때 상기 제 2 출력 노드로 상기 제 1 전류를 공급하고, 상기 리셋 신호가 인에이블된 상태일 때 상기 제 2 출력 노드로 제 3 전류를 공급하며, 상기 제 3 전류는 상기 제 1 전류보다 작고 상기 제 2 전류보다 큰 버퍼 회로. - 제 1 항에 있어서,
상기 리셋 회로는 상기 리셋 신호가 인에이블된 상태일 때 상기 제 1 출력 노드를 상기 제 2 전원전압 레벨로 구동하고, 상기 리셋 신호가 디스에이블된 상태일 때 턴오프되는 버퍼 회로. - 제 1 항에 있어서,
상기 제 2 출력 노드와 연결되고, 상기 리셋 회로와 동일한 로딩을 갖는 더미 회로를 더 포함하는 버퍼 회로. - 제 1 항에 있어서,
상기 증폭 회로와 연결되고, 클럭 신호에 기초하여 상기 증폭 회로로 상기 제 2 전원전압을 공급하는 제 1 인에이블 회로; 및
상기 래치 회로와 연결되고, 상보 클럭 신호에 기초하여 상기 래치 회로로 상기 제 2 전원전압을 공급하는 제 2 인에이블 회로를 더 포함하는 버퍼 회로. - 제 1 항에 있어서,
상기 리셋 신호에 기초하여 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 조절하는 가변 전류 회로를 더 포함하는 버퍼 회로. - 제 8 항에 있어서,
상기 가변 전류 회로는 상기 리셋 신호가 디스에이블된 상태일 때 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 제 4 전류가 흐르도록 하고, 상기 리셋 신호가 인에이블된 상태일 때 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 제 5 전류가 흐르도록 하며, 상기 제 4 전류는 상기 제 5 전류보다 큰 버퍼 회로. - 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시키는 증폭 회로;
상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로;
상기 제 1 전원전압 단자와 상기 제 1 출력 노드 사이에 연결되고, 리셋 신호에 기초하여 변화되는 저항 값을 갖는 제 1 가변 로드;
상기 제 1 전원전압 단자와 상기 제 2 출력 노드 사이에 연결되고, 상기 리셋 신호에 기초하여 변화되는 저항 값을 갖는 제 2 가변 로드; 및
상기 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하는 리셋 회로를 포함하는 버퍼 회로. - 제 10 항에 있어서,
리셋 구간에서 상기 제 1 가변 로드의 저항 값과 제 2 가변 로드의 저항 값은 서로 다르고, 리셋 구간이 아닐 때 상기 제 1 가변 로드의 저항 값과 상기 제 2 가변 로드의 저항 값은 서로 동일한 버퍼 회로. - 제 10 항에 있어서,
상기 제 1 가변 로드는 상기 리셋 신호가 디스에이블된 상태일 때 제 1 저항 값을 갖고, 상기 리셋 신호가 인에이블된 상태일 때 제 2 저항 값을 가지며, 상기 제 1 저항 값은 상기 제 2 저항 값보다 작은 버퍼 회로. - 제 12 항에 있어서,
상기 제 2 가변 로드는 상기 리셋 신호가 디스에이블된 상태일 때 상기 제 1 저항 값을 갖고, 상기 리셋 신호가 인에이블된 상태일 때 제 3 저항 값을 가지며, 상기 제 3 저항 값은 상기 제 2 저항 값보다 작고 상기 제 1 저항 값보다 큰 버퍼 회로. - 제 10 항에 있어서,
상기 리셋 회로는 상기 리셋 신호가 인에이블된 상태일 때 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하고, 상기 리셋 신호가 디스에이블된 상태일 때 턴오프되는 버퍼 회로. - 제 10 항에 있어서,
상기 제 2 출력 노드와 연결되고, 상기 리셋 회로와 동일한 로딩을 갖는 더미 회로를 더 포함하는 버퍼 회로. - 제 10 항에 있어서,
상기 증폭 회로와 연결되고, 클럭 신호에 기초하여 상기 증폭 회로로 상기 제 2 전원전압을 공급하는 제 1 인에이블 회로; 및
상기 래치 회로와 연결되고, 상보 클럭 신호에 기초하여 상기 래치 회로로 상기 제 2 전원전압을 공급하는 제 2 인에이블 회로를 더 포함하는 버퍼 회로. - 제 10 항에 있어서,
상기 리셋 신호에 기초하여 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 조절하는 가변 전류 회로를 더 포함하는 버퍼 회로. - 제 17 항에 있어서,
상기 가변 전류 회로는 상기 리셋 신호가 디스에이블된 상태일 때 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 제 1 전류가 흐르도록 하고, 상기 리셋 신호가 인에이블된 상태일 때 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 제 2 전류가 흐르도록 하며, 상기 제 1 전류는 상기 제 2 전류보다 큰 버퍼 회로. - 제 1 입력 신호 및 제 2 입력 신호에 기초하여 제 1 출력 노드 및 제 2 출력 노드의 전압 레벨을 제 1 전원전압 및 제 2 전원전압 사이에서 변화시키는 증폭 회로;
상기 제 1 및 제 2 출력 노드의 전압 레벨을 래치하는 래치 회로;
제 1 리셋 신호 및 제 2 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 1 출력 노드로 공급되는 전류의 양을 조절하는 제 1 가변 로드;
상기 제 1 리셋 신호 및 제 3 리셋 신호에 기초하여 상기 제 1 전원전압 단자로부터 상기 제 2 출력 노드로 공급되는 전류의 양을 조절하는 제 2 가변 로드; 및
상기 제 2 리셋 신호에 기초하여 상기 제 1 출력 노드를 상기 제 2 전원전압으로 구동하는 리셋 회로를 포함하는 버퍼 회로. - 제 19 항에 있어서,
고주파수 모드에서, 상기 제 1 내지 제 3 리셋 신호는 모두 디스에이블되고,
상기 제 1 및 제 2 가변 로드는 서로 동일한 저항 값을 가지며, 상기 제 1 및 제 2 출력 노드로 제 1 전류를 공급하는 버퍼 회로. - 제 20 항에 있어서,
저주파수 모드에서, 상기 제 1 리셋 신호는 인에이블되고, 상기 제 2 및 제 3 리셋 신호는 디스에이블되며,
상기 제 1 및 제 2 가변 로드는 서로 동일한 저항 값을 가지며, 상기 제 1 및 제 2 출력 노드로 제 2 전류를 공급하며, 상기 제 2 전류는 상기 제 1 전류보다 작은 버퍼 회로. - 제 21 항에 있어서,
리셋 구간에서, 상기 제 1 및 제 2 리셋 신호는 인에이블되고, 상기 제 3 리셋 신호는 디스에이블되며,
상기 제 2 가변 로드는 상기 제 1 가변 로드보다 작은 저항 값을 갖고, 상기 제 1 가변 로드는 상기 제 1 출력 노드로 제 3 전류를 공급하며, 상기 제 2 가변 로드는 상기 제 2 출력 노드로 상기 제 2 전류를 공급하고, 상기 제 3 전류는 상기 제 2 전류보다 작은 버퍼 회로. - 제 19 항에 있어서,
상기 증폭 회로와 연결되고, 클럭 신호에 기초하여 상기 증폭 회로로 상기 제 2 전원전압을 공급하는 제 1 인에이블 회로; 및
상기 래치 회로와 연결되고, 상보 클럭 신호에 기초하여 상기 래치 회로로 상기 제 2 전원전압을 공급하는 제 2 인에이블 회로를 더 포함하는 버퍼 회로. - 제 19 항에 있어서,
상기 제 1 및 제 3 리셋 신호에 기초하여 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 흐르는 전류의 양을 조절하는 가변 전류 회로를 더 포함하는 버퍼 회로. - 제 24 항에 있어서,
고주파수 모드에서 상기 제 1 및 제 3 리셋 신호는 디스에이블되고, 상기 가변 전류 회로는 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 제 4 전류가 흐르도록 하고,
저주파수 모드 및 리셋 구간 중 어느 하나에서 상기 제 1 리셋 신호는 인에이블되고, 상기 제 3 리셋 신호는 디스에이블되며, 상기 가변 전류 회로는 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 제 5 전류가 흐르도록 하며,
상기 제 5 전류는 상기 제 4 전류보다 작은 버퍼 회로. - 제 24 항에 있어서,
리셋 구간에서 상기 제 1 및 제 3 리셋 신호는 인에이블되고, 상기 가변 전류 회로는 상기 증폭 회로 및 상기 래치 회로로부터 상기 제 2 전원전압 단자로 전류가 흐르는 것을 차단시키는 버퍼 회로.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078407A (ja) * | 2001-09-04 | 2003-03-14 | Nec Corp | 高速サンプリングレシーバー |
| JP2011155452A (ja) * | 2010-01-27 | 2011-08-11 | Renesas Electronics Corp | 差動論理回路、分周回路、及び周波数シンセサイザ |
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|---|---|---|---|---|
| KR100558548B1 (ko) * | 2003-11-27 | 2006-03-10 | 삼성전자주식회사 | 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법 |
| TWI346460B (en) * | 2006-10-31 | 2011-08-01 | Realtek Semiconductor Corp | A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby |
| KR101076079B1 (ko) * | 2009-02-02 | 2011-10-21 | 주식회사 하이닉스반도체 | 페이지 버퍼 회로 및 불휘발성 메모리 소자 |
| TWI470939B (zh) * | 2009-11-04 | 2015-01-21 | Pixart Imaging Inc | 類比至數位轉換器及其相關之校準比較器 |
| US8319526B2 (en) * | 2009-11-17 | 2012-11-27 | Csr Technology Inc. | Latched comparator circuit |
| KR101806817B1 (ko) * | 2010-10-20 | 2017-12-11 | 삼성전자주식회사 | 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치 |
| US8350738B2 (en) * | 2011-01-20 | 2013-01-08 | International Business Machines Corporation | Track and hold amplifiers and digital calibration for analog-to-digital converters |
| KR20150128106A (ko) * | 2014-05-08 | 2015-11-18 | 에스케이하이닉스 주식회사 | 출력 신호의 듀티 사이클을 조절하는 증폭 회로 |
| KR102157730B1 (ko) | 2014-10-28 | 2020-09-18 | 한국전자통신연구원 | 차지 펌핑을 이용한 고속 피크 검출 장치 및 버스트모드 트랜스 임피던스 증폭 장치 |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003078407A (ja) * | 2001-09-04 | 2003-03-14 | Nec Corp | 高速サンプリングレシーバー |
| JP2011155452A (ja) * | 2010-01-27 | 2011-08-11 | Renesas Electronics Corp | 差動論理回路、分周回路、及び周波数シンセサイザ |
| US20150311875A1 (en) * | 2014-04-24 | 2015-10-29 | Qualcomm Incorporated | Sense amplifier with improved resolving time |
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