TW201935854A - 緩衝電路、包括該緩衝電路的時脈分頻電路和包括該緩衝電路的半導體裝置 - Google Patents

緩衝電路、包括該緩衝電路的時脈分頻電路和包括該緩衝電路的半導體裝置 Download PDF

Info

Publication number
TW201935854A
TW201935854A TW107139199A TW107139199A TW201935854A TW 201935854 A TW201935854 A TW 201935854A TW 107139199 A TW107139199 A TW 107139199A TW 107139199 A TW107139199 A TW 107139199A TW 201935854 A TW201935854 A TW 201935854A
Authority
TW
Taiwan
Prior art keywords
circuit
current
output node
reset signal
variable load
Prior art date
Application number
TW107139199A
Other languages
English (en)
Other versions
TWI778168B (zh
Inventor
黃奎棟
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW201935854A publication Critical patent/TW201935854A/zh
Application granted granted Critical
Publication of TWI778168B publication Critical patent/TWI778168B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H03F3/45192—Folded cascode stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/017545—Coupling arrangements; Impedance matching circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/023—Generators characterised by the type of circuit or by the means used for producing pulses by the use of differential amplifiers or comparators, with internal or external positive feedback
    • H03K3/0233—Bistable circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/453—Controlling being realised by adding a replica circuit or by using one among multiple identical circuits as a replica circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

緩衝電路可以包括：放大電路，被配置為基於第一輸入信號和第二輸入信號，在第一電源電壓和第二電源電壓之間的範圍內改變第一輸出節點和第二輸出節點的電壓位準；閂鎖電路，被配置為閂鎖第一輸出節點和第二輸出節點的電壓位準；第一可變負載，被配置為基於重設信號調節由在第一電源電壓下的第一電源電壓端子提供給第一輸出節點的電流量；第二可變負載，被配置為基於重設信號調節由第一電源電壓端子提供給第二輸出節點的電流量；重設電路，被配置為基於重設信號將第一輸出節點驅動到第二電源電壓。

Description

緩衝電路、包括該緩衝電路的時脈分頻電路和包括該緩衝電路的半導體裝置
本教導的各種實施例涉及積體電路技術，更具體地，涉及緩衝電路、包括緩衝電路的時脈分頻電路以及包括緩衝電路的半導體裝置。
電子裝置具有許多電子元件，並且電腦系統具有許多包括半導體的半導體裝置。被包括在電腦系統中的半導體裝置，與時脈信號同步地操作。在兩個半導體裝置之間以及在半導體裝置中的內部電路之間，各種信號被與時脈信號同步地傳輸。隨著電腦系統的操作速度增大，半導體裝置的操作速度也增大。例如，時脈信號的頻率變得更大，使得半導體裝置的操作速度也增大。
通常，半導體裝置包括緩衝電路，其被配置為用以緩衝時脈信號。緩衝電路在啟動時段期間執行接收和放大時脈信號的緩衝操作。緩衝電路在去啟動時段期間被重設。 當緩衝電路被重設時，緩衝電路的輸入信號和輸出信號的電壓位準沒有限定。 因此，當緩衝電路從去啟動時段進入啟動時段時，緩衝電路在準穩態下操作而不實現預期的放大，並產生具有與目標相位相反的相位的輸出信號。隨著時脈信號的頻率變得更大，這種問題變得嚴重。
本申請要求於2018年2月14日向韓國智慧財產權局提交的申請號為10-2018-0018506的韓國申請的優先權，其全部內容透過引用合併於此。
根據本公開，緩衝電路可以包括放大電路，其被配置為基於第一輸入信號和第二輸入信號來在第一電源電壓和第二電源電壓之間的範圍內改變第一輸出節點和第二輸出節點的電壓位準。所述緩衝電路還可以包括閂鎖電路，其被配置為閂鎖所述第一輸出節點和所述第二輸出節點的所述電壓位準。所述緩衝電路可以另外包括：第一可變負載，其被配置為基於重設信號來調節由處於所述第一電源電壓的第一電源電壓端子提供給所述第一輸出節點的電流量；以及第二可變負載，其被配置為基於所述重設信號來調節由所述第一電源電壓端子提供給所述第二輸出節點的電流量。所述緩衝電路還包括重設電路，其被配置為基於所述重設信號將所述第一輸出節點驅動到所述第二電源電壓。
進一步根據本公開，一種緩衝電路可以包括放大電路，所述放大電路被配置為基於第一輸入信號和第二輸入信號來在第一電源電壓和第二電源電壓之間的範圍內改變第一輸出節點和第二輸出節點的電壓位準。所述緩衝電路可以包括閂鎖電路，所述閂鎖電路被配置為閂鎖所述第一輸出節點和所述第二輸出節點的電壓位準。所述緩衝電路還可以包括：第一可變負載，其耦接在處於所述第一電源電壓的第一電源電壓端子和所述第一輸出節點之間，其中，所述第一可變負載的電阻值基於重設信號而變化；以及第二可變負載，其耦接在所述第一電源電壓端子和所述第二輸出節點之間，其中，所述第二可變負載的電阻值基於重設信號而變化。所述緩衝電路可以另外包括重設電路，所述重設電路被配置為基於所述重設信號將所述第一輸出節點驅動到所述第二電源電壓。
此外，根據本公開，一種緩衝電路可以包括放大電路，所述放大電路被配置為基於第一輸入信號和第二輸入信號來在第一電源電壓和第二電源電壓之間的範圍內改變第一輸出節點和第二輸出節點的電壓位準。所述緩衝電路還可以包括閂鎖電路，所述閂鎖電路被配置為閂鎖所述第一輸出節點和所述第二輸出節點的電壓位準。所述緩衝電路可以另外包括：第一可變負載，其被配置為基於第一重設信號和第二重設信號來調節由處於所述第一電源電壓的第一電源電壓端子提供給所述第一輸出節點的電流量；以及第二可變負載，其被配置為基於所述第一重設信號和第三重設信號來調節由所述第一電源電壓端子提供給所述第二輸出節點的電流量。所述緩衝電路還可以包括重設電路，所述重設電路被配置為基於所述第二重設信號來將所述第一輸出節點驅動到所述第二電源電壓。
以下參考隨附圖式繪示了各種實施例的圖式來描述根據本教導的半導體裝置。
圖1繪示了圖示根據本公開的實施例的緩衝電路100的配置的圖。參考圖1，緩衝電路100可以接收第一輸入信號D和第二輸入信號DB，並且可以產生第一輸出信號Q和第二輸出信號QB。緩衝電路100可以基於第一輸入信號D和第二輸入信號DB來改變第一輸出節點ON1和第二輸出節點ON2的電壓位準並閂鎖第一輸出節點ON1和第二輸出節點ON2的電壓位準。第一輸出信號Q可以從第一輸出節點ON1輸出，第二輸出信號QB可以從第二輸出節點ON2輸出。在啟動時段期間，緩衝電路100可以透過放大第一輸入信號D和第二輸入信號DB來改變第一輸出節點ON1和第二輸出節點ON2的電壓位準並閂鎖第一輸出節點ON1和第二輸出節點ON2的電壓位準。在去啟動時段和/或重設時段期間，緩衝電路100可以被重設。在重設時段中，緩衝電路100可以以最小化的功耗來使第一輸出節點ON1和第二輸出節點ON2保持具有不同的電壓位準。緩衝電路100可以接收重設信號RST，並且可以基於重設信號RST被重設。緩衝電路100還可以接收時脈信號CK。緩衝電路100可以與時脈信號CK同步地執行放大操作和閂鎖操作。例如，當時脈信號CK具有第一位準時，緩衝電路100可以透過放大第一輸入信號D和第二輸入信號DB來改變第一輸出節點ON1和第二輸出節點ON2的電壓位準。當時脈信號CK具有第二位準時，緩衝電路100可以保持第一輸出節點ON1和第二輸出節點ON2的電壓位準。
緩衝電路100可以包括放大電路110、閂鎖電路120、第一可變負載130、第二可變負載140和重設電路150。放大電路110可以接收第一輸入信號D和第二輸入信號DB，並且可以基於第一輸入信號D和第二輸入信號DB改變第一輸出節點ON1和第二輸出節點ON2的電壓位準。對於一個實施例，第二輸入信號DB可以是第一輸入信號D的互補信號。放大電路110可以耦接在第一電源電壓VH端子和第二電源電壓VL端子之間，以分別接收第一電源電壓VH和第二電源電壓VL。第一電源電壓VH可以具有高電壓位準，第二電源電壓VL可以具有低於第一電源電壓VH的電壓位準。放大電路110可以基於第一輸入信號D和第二輸入信號DB在第一電源電壓VH與第二電源電壓VL之間的範圍內改變第一輸出節點ON1和第二輸出節點ON2的電壓位準。
閂鎖電路120可以閂鎖第一輸出節點ON1和第二輸出節點ON2的電壓位準。閂鎖電路120可以執行閂鎖操作以保持第一輸出節點ON1和第二輸出節點ON2的電壓位準。
第一可變負載130可以耦接在第一電源電壓VH端子與第一輸出節點ON1之間。第一可變負載130可以基於重設信號RST改變從第一電源電壓VH端子提供給第一輸出節點ON1的電流量。第一可變負載130可以具有基於重設信號RST的可變電阻值。
第二可變負載140可以耦接在第一電源電壓VH端子與第二輸出節點ON2之間。第二可變負載140可以基於重設信號RST改變從第一電源電壓VH端子提供給第二輸出節點ON2的電流量。第二可變負載140可以具有基於重設信號RST的可變電阻值。
在一個實施例中，在重設時段期間，分別從第一可變負載130和第二可變負載140提供給第一輸出節點ON1和第二輸出節點ON2的電流量可以彼此相同。在重設時段期間，第一可變負載130和第二可變負載140可以具有相同的電阻值。在一個實施例中，在重設時段期間，分別從第一可變負載130和第二可變負載140提供給第一輸出節點ON1和第二輸出節點ON2的電流量可以彼此不同。例如，在重設時段期間，從第二可變負載140提供給第二輸出節點ON2的電流量可以大於從第一可變負載130提供給第一輸出節點ON1的電流量。在重設時段期間，第一可變負載130和第二可變負載140可以具有彼此不同的電阻值。例如，在重設時段期間，第一可變負載130的電阻值可以大於第二可變負載140。在重設時段之外，第一可變負載130和第二可變負載140可以分別向第一輸出節點ON1和第二輸出節點ON2提供相同的電流量，並且可以具有相同的電阻值。在重設時段之外分別從第一可變負載130和第二可變負載140提供給第一輸出節點ON1和第二輸出節點ON2的電流量可以大於在重設時段期間從第一可變負載130提供給第一輸出節點ON1的電流量、或從第二可變負載140提供給第二輸出節點ON2的電流量。重設時段之外的第一可變負載130和第二可變負載140的電阻值可以小於重設時段期間第一可變負載130的電阻值或第二可變負載140的電阻值。如本文所使用的，「在重設時段之外」表示在重設時段內的時間之外的時間。
對於各種實施方案，兩個量相同表示量基本上相同。兩個量基本上相同表示：由於判定或產生這兩個量所涉及到的元件的製造和操作的差異或公差，這兩個量可能不會精確地相同，本領域技術人員會考慮到這一點而認為這些量對於實施本公開來說是實質上相同的。
第一可變負載130和第二可變負載140中的每個可以接收重設信號RST。在重設信號RST被失能時，第一可變負載130可以將第一電流提供給第一輸出節點ON1。在重設信號RST被致能時，第一可變負載130可以將第二電流提供給第一輸出節點ON1。第一電流可以大於第二電流。在重設信號RST被失能時，第二可變負載140可以將第一電流提供給第二輸出節點ON2。在重設信號RST被致能時，第二可變負載140可以將第三電流提供給第二輸出節點ON2。第三電流可以與第二電流相同或者大於第二電流，並且可以小於第一電流。在重設信號RST被失能時，第一可變負載130可以具有第一電阻值，在重設信號RST被致能時，第一可變負載130可以具有第二電阻值。第一電阻值可以小於第二電阻值。在重設信號RST被失能時，第二可變負載140可以具有第一電阻值，在重設信號RST被致能時，第二可變負載140可以具有第三電阻值。第三電阻值可以與第二電阻值相同或者小於第二電阻值，並且可以大於第一電阻值。
重設電路150可以接收重設信號RST，並且可以基於重設信號RST將第一輸出節點ON1驅動到第二電源電壓VL。在重設信號RST被致能時，重設電路150可以將第一輸出節點ON1驅動到第二電源電壓VL。在重設信號RST被失能時重設電路150可以被關閉。緩衝電路100還可以包括虛設電路160。虛設電路160可以耦接到第二輸出節點ON2，並且可以對應於重設電路150的位置，如圖所示。無論重設時段如何，虛設電路160都可以保持關閉。虛設電路160可以具有與重設電路150相同的負載。例如，虛設電路160的電阻值可以與重設電路150的關閉電阻值相同。
緩衝電路100還可以包括可變電流電路170、第一致能電路180和第二致能電路190。可變電流電路170可以耦接在放大電路110、閂鎖電路120和第二電源電壓VL端子之間，如圖所示。可變電流電路170可以接收重設信號RST。可變電流電路170可以基於重設信號RST調節從放大電路110和閂鎖電路120流到第二電源電壓VL端子的電流量。在重設信號RST被失能時，可變電流電路170可以控制第四電流從放大電路110和閂鎖電路120流到第二電源電壓VL端子。在重設信號RST被致能時，可變電流電路170可以控制第五電流從放大電路110和閂鎖電路120流到第二電源電壓VL端子。第四電流可以大於第五電流。
第一致能電路180可以接收時脈信號CK。第一致能電路180可以基於時脈信號CK將第二電源電壓VL提供給放大電路110。第一致能電路180可以基於時脈信號CK將放大電路110耦接到可變電流電路170。例如，在時脈信號CK的高位準時段期間，第一致能電路180可以透過將放大電路110耦接到可變電流電路170來將第二電源電壓VL提供給放大電路110。在時脈信號CK的低位準時段期間，第一致能電路180可以被關閉。第二致能電路190可以接收時脈信號CK的互補時脈信號CKB。
第二致能電路190可以基於互補時脈信號CKB將第二電源電壓VL提供給閂鎖電路120。第二致能電路190可以基於互補時脈信號CKB將閂鎖電路120耦接到可變電流電路170。例如，在互補時脈信號CKB的高位準時段期間，第二致能電路190可以透過將閂鎖電路120耦接到可變電流電路170來將第二電源電壓VL提供給閂鎖電路120。在互補時脈信號CKB的低位準時段期間，第二致能電路190可以被關閉。
參考圖1，放大電路110可以包括第一電晶體N1和第二電晶體N2。第一電晶體N1和第二電晶體N2可以是N型通道MOS電晶體。圖1將放大電路110繪示為N型放大電路，但是放大電路110可以實現為P型放大電路。第一電晶體N1可以在其閘極處接收第一輸入信號D，可以在其汲極處耦接到第二輸出節點ON2，並且可以在其源極處耦接到第一共用節點CN1。第二電晶體N2可以在其閘極處接收第二輸入信號DB，可以在其汲極處耦接到第一輸出節點ON1，並且可以在其源極處耦接到第一共用節點CN1。閂鎖電路120可以包括第三電晶體N3和第四電晶體N4。第三電晶體N3和第四電晶體N4可以是N型通道MOS電晶體。圖1將閂鎖電路120繪示為N型閂鎖電路，但是閂鎖電路120可以實現為P型閂鎖電路。第三電晶體N3可以在其閘極處耦接到第一輸出節點ON1，可以在其汲極處耦接到第二輸出節點ON2，並且可以在其源極處耦接到第二共用節點CN2。第四電晶體N4可以在其閘極處耦接到第二輸出節點ON2，可以在其汲極處耦接到第一輸出節點ON1，並且可以在其源極處耦接到第二共用節點CN2。
重設電路150可以包括第五電晶體N5。第五電晶體N5可以是N型通道MOS電晶體。第五電晶體N5可以在其閘極處接收重設信號RST，可以在其汲極處耦接到第一輸出節點ON1和第一可變負載130，並且可以在其源極處接收第二電源電壓VL。回應於被致能為高位準的重設信號RST，第五電晶體N5可以將第一輸出節點ON1驅動到第二電源電壓VL。在一個實施例中，重設電路150可以用P型通道MOS電晶體來實現，該P型通道MOS電晶體回應於被致能為低位準的重設信號RST而工作。虛設電路160可以包括第六電晶體N6。第六電晶體N6可以是N型通道MOS電晶體。第六電晶體N6可以在其閘極處接收第二電源電壓VL，可以在其汲極處與第二輸出節點ON2和第二可變負載140耦接，並且可以在其源極處接收第二電源電壓VL。透過接收第二電源電壓VL，第六電晶體N6可以保持關閉。在一個實施例中，虛設電路160可以用接收第一電源電壓VH的P型通道MOS電晶體來實現。
參考圖1，第一致能電路180可以包括第七電晶體N7，第二致能電路190可以包括第八電晶體N8。第七電晶體N7和第八電晶體N8可以是N型通道MOS電晶體。第七電晶體N7可以在其閘極處接收時脈信號CK，並且可以在其汲極處耦接到第一共用節點CN1。第七電晶體N7可以在其源極處耦接到第三共用節點CN3，並且可以經由第三共用節點CN3耦接到可變電流電路170。第八電晶體N8可以在其閘極處接收互補時脈信號CKB，並且可以在其汲極處耦接到第二共用節點CN2。第八電晶體N8可以在其源極處耦接到第三共用節點CN3，並且可以經由第三共用節點CN3耦接到可變電流電路170。
在緩衝電路100的啟動時段期間，重設信號RST可以被失能。第一可變負載130和第二可變負載140可以具有相同的電阻值，並且可以分別向第一輸出節點ON1和第二輸出節點ON2提供彼此相同的電流量。第一可變負載130和第二可變負載140可以具有最小的電阻值，並且可以分別對應地向第一輸出節點ON1和第二輸出節點ON2提供最大量的電流。可變電流電路170可以回應於被失能的重設信號RST而控制最大量的電流從第三共用節點CN3流到第二電源電壓VL端子。在時脈信號CK的高位準時段期間，第一電晶體N1和第二電晶體N2可以基於第一輸入信號D和第二輸入信號DB而選擇性地導通，並且可以差動地改變第一輸出節點ON1和第二輸出節點ON2的電壓位準。例如，當第一輸入信號D具有高位準並且第二輸入信號DB具有低位準時，第一電晶體N1可以導通並且第二電晶體N2可以關閉。因此，第一輸出節點ON1可以具有對應於高位準的電壓位準，第二輸出節點ON2可以具有對應於低位準的電壓位準。在互補時脈信號CKB的高位準時段期間，第三電晶體N3和第四電晶體N4可以基於第一輸出節點ON1和第二個輸出節點ON2的電壓位準來保持第一輸出節點ON1和第二輸出節點ON2的電壓位準。例如，當第一輸出節點ON1具有高位準並且第二輸出節點ON2具有低位準時，第三電晶體N3可以導通並且第四電晶體N4可以關閉。因此，從第二輸出節點ON2輸出的第二輸出信號QB可以保持為具有低位準，並且從第一輸出節點ON1輸出的第一輸出信號Q可以保持為具有高位準。
在緩衝電路100的重設時段期間，重設信號RST可以被致能。第一可變負載130和第二可變負載140可以具有相同的電阻值或不同的電阻值。在重設時段期間第一可變負載130和第二可變負載140的電阻值可以大於在重設時段之外的第一可變負載130和第二可變負載140的電阻值。因此，分別從第一可變負載130和第二可變負載140提供給第一輸出節點ON1和第二輸出節點ON2的電流量可以減小。可變電流電路170可以響應於被致能的重設信號RST而控制最小量的電流從第三共用節點CN3流到第二電源電壓VL端子。因此，可以最小化緩衝電路100的電流路徑，並且可以降低緩衝電路100的功耗。
重設電路150可以回應於被致能的重設信號RST將第一輸出節點ON1驅動到第二電源電壓VL。因此，第二輸出節點ON2可以具有相對高的電壓位準，並且第一輸出節點ON1可以具有與第二電源電壓VL相對應的電壓位準。在第一輸出節點ON1和第二輸出節點ON2在重設時段中具有彼此相同的電壓位準或者它們的電壓位準幾乎沒有差別的情況下，當緩衝電路100再次進入啟動時段時，緩衝電路100不能差動放大第一輸入信號D和第二輸入信號DB，緩衝電路100的第一輸出信號Q和第二輸出信號QB可以具有準穩態。根據本公開的實施例，緩衝電路100可以在重設時段中將第一輸出節點ON1和第二輸出節點ON2保持為具有預定的電壓位準差。因此，當緩衝電路100再次進入啟動時段時，緩衝電路100可以根據第一輸入信號D和第二輸入信號DB產生具有正確的電壓位準的第一輸出信號Q和第二輸出信號QB。此外，從第一可變負載130提供給第一輸出節點ON1的電流量可以變為最小，因此用於將第一輸出節點ON1驅動到第二電源電壓VL的重設電路150的驅動能力也可以變為最小。因此，第五電晶體N5可以具有小尺寸，並且緩衝電路100的面積可以同樣程度地得到減小。
圖2繪示了圖示根據本公開的一個實施例的緩衝電路200的配置的圖。參考圖2，緩衝電路200可以如圖1的緩衝電路100那樣被應用，本文不再描述共同的元件。緩衝電路200可以包括第一可變負載230、第二可變負載240和可變電流電路270。第一可變負載230可以包括第一固定電阻231和第一可變電阻232。第一固定電阻231和第一可變電阻232可以並聯耦接在第一電源電壓VH端子和第一輸出節點ON1之間。第一可變電阻232的電阻值可以基於重設信號RST而變化。在重設信號RST被失能時，第一可變電阻232可以具有相對小的電阻值，在重設信號RST被致能時，第一可變電阻232可以具有相對大的電阻值。
第二可變負載240可以包括第二固定電阻241和第二可變電阻242。第二固定電阻241和第二可變電阻242可以並聯耦接在第一電源電壓VH端子和第二輸出節點ON2之間。第二可變電阻242的電阻值可以基於重設信號RST而變化。在重設信號RST被失能時，第二可變電阻242可以具有相對小的電阻值，在重設信號RST被致能時，第二可變電阻242可以具有相對大的電阻值。
在重設信號RST被失能時，第一可變負載230和第二可變負載240的電阻值可以相同。第一可變負載230和第二可變負載240在重設信號RST被致能時的電阻值可以分別大於第一可變負載230和第二可變負載240在重設信號RST被失能時的電阻值。在重設信號RST被失能時，第一可變負載230的電阻值可以等於或小於第二可變負載240的電阻值。在重設信號RST被失能時，第一可變負載230和第二可變負載240具有相對大的電阻值，因此從第一電源電壓VH端子提供給第一輸出節點ON1和第二輸出節點ON2的電流量可以降低。
可變電流電路270可以包括固定電流源271和可變電流源272。固定電流源271和可變電流源272可以並聯耦接在第三共用節點CN3和第二電源電壓VL端子之間。固定電流源271可以控制預定量的電流從第三共用節點CN3保持流到第二電源電壓VL端子。可變電流源272可以基於重設信號RST來調節從第三共用節點CN3流到第二電源電壓VL端子的電流。例如，可變電流源272可以接收重設信號RST的互補信號RSTB。在重設信號RST被失能時，可變電流源272可以控制相對大的量的電流從第三共用節點CN3流到第二電源電壓VL端子。在重設信號RST被致能時，可變電流源272可以控制相對小的量的電流從第三共用節點CN3流到第二電源電壓VL端子。在一個實施例中，在重設信號RST被失能時，可以關閉可變電流源272，電流可以僅流過固定電流源271。由於第一可變負載230、第二可變負載240和可變電流電路270的緣故，在重設信號RST被致能時可以最小化緩衝電路200的功耗，並且可以減小重設電路250的面積。
圖3繪示了圖示根據本公開的一個實施例的緩衝電路300的配置的圖。參考圖3，緩衝電路300可以如圖1的緩衝電路100那樣被應用，本文不再描述共同的元件。緩衝電路300可以包括第一可變負載330、第二可變負載340、重設電路350和可變電流電路370。第一可變負載330可以包括第一電晶體331和第二電晶體332。第一電晶體331和第二電晶體332可以是P型通道MOS電晶體。第一電晶體331可以在其閘極處接收第一重設信號RST1，可以在其源極處耦接到第一電源電壓VH端子，並且可以在其汲極處耦接到第一輸出節點ON1。第二電晶體332可以在其閘極處接收第二電源電壓VL，可以在其源極處耦接到第一電源電壓VH端子，並且可以在其汲極處耦接到第一輸出節點ON1。
第二可變負載340可以包括第三電晶體341和第四電晶體342。第三電晶體341和第四電晶體342可以是P型通道MOS電晶體。第三電晶體341可以在其閘極處接收第二重設信號RST2，可以在其源極處耦接到第一電源電壓VH端子，並且可以在其汲極處耦接到第二輸出節點ON2。第四電晶體342可以在其閘極處接收第二電源電壓VL，可以在其源極處耦接到第一電源電壓VH端子，並且可以在其汲極處耦接到第二輸出節點ON2。可以從第一重設信號RST1產生第二重設信號RST2。例如，第二重設信號RST2的電壓位準可以與第一重設信號RST1的電壓位準相同，或低於第一重設信號RST1的電壓位準。
重設電路350可以接收第一重設信號RST1。重設電路350可以基於第一重設信號RST1將第一輸出節點ON1驅動到第二電源電壓VL。
第二電晶體332和第四電晶體342可以具有彼此相同的尺寸和彼此相同的導通電阻值。第二電晶體332和第四電晶體342可以在它們的閘極處接收第二電源電壓VL，因此第二電晶體332和第四電晶體342可以總是導通，並且作為固定電阻工作。第一電晶體331和第三電晶體341可以具有彼此相同的尺寸和彼此相同的導通電阻值。第一電晶體331和第三電晶體341可以分別接收第一重設信號RST1和第二重設信號RST2，因此，第一電晶體331和第三電晶體341可以分別基於第一重設信號RST1和第二重設信號RST2而導通，並且可以作為可變電阻工作。在第一重設信號RST1和第二重設信號RST2被致能、並且具有彼此相同的電壓位準時，第一可變負載330和第二可變負載340的電阻值可以彼此相同。在第一重設信號RST1和第二重設信號RST2被致能、並且第二重設信號RST2的電壓位準低於第一重設信號RST1的電壓位準時，第一電晶體331可以完全關閉，第三電晶體341可以部分地導通。因此，第一可變負載330可以具有比第二可變負載340大的電阻值。第三電晶體341可以控制電流從第一電源電壓VH端子流到第二輸出節點ON2，而第一電晶體331可以控制電流不從第一電源電壓VH端子流到第一輸出節點ON1。
可變電流電路370可以包括可變電流源371。可變電流源371可以耦接在第三共用節點CN3和第二電源電壓VL端子之間。可變電流源371可以基於第一重設信號RST1和第二重設信號RST2中的至少一個來調節從第三共用節點CN3流到第二電源電壓VL端子的電流的量。例如，可變電流源371可以接收第一重設信號RST1的互補信號RST1B和第二重設信號RST2的互補信號RST2B中的至少一個。例如，在第一重設信號RST1和第二重設信號RST2被失能時，可變電流源371可以控制相對大的量的電流流動。在第一重設信號RST1和第二重設信號RST2被致能時，可變電流源371可以控制相對小的量的電流流動。在一個實施例中，基於第一重設信號RST1的互補信號RST1B和第二重設信號RST2的互補信號RST2B中的至少一個，可變電流源371可以被關閉，並且切斷從第三共用節點CN3流到第二電源電壓VL端子的電流。
圖4繪示了圖示根據本公開的一個實施例的緩衝電路400的配置的圖。參考圖4，緩衝電路400可以如圖1的緩衝電路100那樣被應用，本文不再描述共同的元件。緩衝電路400可以包括第一可變負載430、第二可變負載440和可變電流電路470。第一可變負載430可以包括第一可變電阻431。第一可變電阻431可以耦接在第一電源電壓VH端子和第一輸出節點ON1之間。第一可變電阻431的電阻值可以基於重設信號RST而變化。在重設信號RST被失能時，第一可變電阻431可以具有相對小的電阻值，在重設信號RST被致能時，第一可變電阻431可以具有相對大的電阻值。第二可變負載440可以包括固定電阻441和第二可變電阻442。固定電阻441和第二可變電阻442可以並聯耦接在第一電源電壓VH端子和第二輸出節點ON2之間。第二可變電阻442的電阻值可以基於重設信號RST而變化。在重設信號RST被失能時，第二可變電阻442可以具有相對小的電阻值，在重設信號RST被致能時，第二可變電阻442可以具有相對大的電阻值。
當重設信號RST被失能時，第一可變負載430和第二可變負載440的電阻值可以彼此相同。在重設信號RST被致能時，第二可變負載440的電阻值可以小於第一可變負載430的電阻值。例如，在重設信號RST被致能時，第一可變電阻431和第二可變電阻442可以具有非常大的電阻值並且可以切斷從第一電源電壓VH端子流到第一輸出節點ON1和第二輸出節點ON2的電流。在重設信號RST被致能時，電流可以不經由第一可變負載430從第一電源電壓VH端子流到第一輸出節點ON1，而電流可以經由第二可變負載440的固定電阻441從第一電源電壓VH端子流到第二輸出節點ON2。因此，第二輸出節點ON2可以具有相對高的電壓位準，並且從第一輸出節點ON1產生的第一輸出信號Q和從第二輸出節點ON2產生的第二輸出信號QB可以具有預定的電壓位準差。
可變電流電路470可以包括固定電流源471和可變電流源472。固定電流源471和可變電流源472可以並聯耦接在第三共用節點CN3和第二電源電壓VL之間。固定電流源471可以控制預定量的電流以保持電流從第三共用節點CN3流到第二電源電壓VL端子。可變電流源472可以基於重設信號RST調節從第三共用節點CN3流到第二電源電壓VL端子的電流。例如，可變電流源472可以接收重設信號RST的互補信號RSTB。在重設信號RST被失能時，可變電流源472可以控制相對大的量的電流從第三共用節點CN3流到第二電源電壓VL端子。在重設信號RST被致能時，可變電流源472可以控制相對小的量的電流從第三共用節點CN3流到第二電源電壓VL端子。在一個實施例中，在重設信號RST被失能時，可變電流源472可以被關閉，並且電流可以僅流過固定電流源471。圖2、3和4的緩衝電路200、300和400的實施例分別地可以不彼此獨立，而是可以被修改為使得緩衝電路200、300和400的實施例之中一個可以與另一個結合。
圖5繪示了圖示根據本公開的一個實施例的時脈分頻電路5的配置的圖。參考圖5，時脈分頻電路5可以包括第一緩衝電路510和第二緩衝電路520。第一緩衝電路510可以具有與第二緩衝電路520基本上相同的配置。緩衝電路100、200、300和400中的一個可以應用於第一緩衝電路510和第二緩衝電路520。第一緩衝電路510可以接收第一輸入信號D和第二輸入信號DB，並且可以產生第一輸出信號Q和第二輸出信號QB。第一緩衝電路510可以與時脈信號CK同步地執行放大操作和閂鎖操作。例如，當時脈信號CK具有高位準時，第一緩衝電路510可以透過放大第一輸入信號D和第二輸入信號DB來產生第一輸出信號Q和第二輸出信號QB。當時脈信號CK具有低位準時，第一緩衝電路510可以保持第一輸出信號Q和第二輸出信號QB的電壓位準。第一輸出信號Q和第二輸出信號QB可以是從時脈信號CK分頻的一對分頻時脈信號。第二緩衝電路520可以接收第一輸出信號Q和第二輸出信號QB，並且可以產生第一輸入信號D和第二輸入信號DB。
第二緩衝電路520可以與互補時脈信號CKB同步地執行放大操作和閂鎖操作。例如，當互補時脈信號CKB具有高位準時，第二緩衝電路520可以透過放大第一輸出信號Q和第二輸出信號QB來產生第一輸入信號D和第二輸入信號DB。當互補時脈信號CKB具有低位準時，第二緩衝電路520可以保持第一輸入信號D和第二輸入信號DB的電壓位準。
第一緩衝電路510和第二緩衝電路520中的每個可以接收重設信號RST，並且可以在重設信號RST被致能時被重設。基於重設信號RST，第一緩衝電路510可以使其功耗最小化，並且可以使第一輸出信號Q和第二輸出信號QB具有預定的電壓位準差。基於重設信號RST，第二緩衝電路520可以使其功耗最小化，並且可以使第一輸入信號D和第二輸入信號DB具有預定的電壓位準差。當重設信號RST被失能並且第一緩衝電路510和第二緩衝電路520被啟動時，第一輸入信號D和第二輸入信號DB可以具有預定的電壓位準差，第一輸出信號Q和第二輸出信號QB可以具有預定的電壓位準差，因此第一緩衝電路510和第二緩衝電路520可以與時脈信號CK同步地產生一對分頻時脈。
圖6A和6B繪示了圖示根據本公開的一個實施例的緩衝電路100的操作的時序圖。具體而言，圖6A繪示了在重設信號RST被致能時第一可變負載130和第二可變負載140具有相同電阻值時的時序圖，例如參考圖2和3分別描述的緩衝電路200和300。圖6B繪示了在重設信號RST被致能時第二可變負載140具有比第一可變負載130小的電阻值時的時序圖，例如參考圖4描述的緩衝電路400。
參考圖1和圖6A，在緩衝電路100的重設時段期間，第一可變負載130和第二可變負載140可以分別提供相同量的電流給第一輸出節點ON1和第二輸出節點ON2，並且重設電路150可以將第一輸出節點ON1驅動到第二電源電壓VL。因此，第一輸出信號Q和第二輸出信號QB可以具有與「A」相對應的電壓位準差。之後，當緩衝電路100進入啟動時段時，第一可變負載130和第二可變負載140分別提供給第一輸出節點ON1和第二輸出節點ON2的電流量可以增大，流過可變電流電路170的電流量也可以增大。因此，在保持與緩衝電路100的擺動範圍（swing range）相對應的電壓位準差的同時，第一輸出信號Q和第二輸出信號QB的電壓位準可以增大。之後，當時脈信號CK被輸入到緩衝電路100時，第一輸出信號Q和第二輸出信號QB可以與時脈信號CK同步地被差動放大和雙態觸變而不是處於準穩態。
如圖6B所示，在緩衝電路100的重設時段期間，當第二可變負載140具有比第一可變負載130小的電阻值時，第一輸出信號Q和第二輸出信號QB可具有與「B」相對應的電壓位準差，「B」大於「A」。因此，當緩衝電路100進入啟動時段時，第一輸出信號Q和第二輸出信號QB可以保持與緩衝電路100的擺動範圍相對應的電壓位準差。在重設時段期間，隨著第一輸出信號Q和第二輸出信號QB的電壓位準差變得更大，緩衝電路100可以更加迅速地以及與時脈信號CK更加同步地將對第一輸出信號Q和第二輸出信號QB進行差動放大。
圖7繪示了圖示根據本公開的一個實施例的緩衝電路700的配置的圖。參考圖7，緩衝電路700可以在啟動時段和去啟動時段期間操作。在啟動時段期間，緩衝電路700可以在高頻模式和低頻模式下操作。可以基於時脈信號CK的頻率來判定緩衝電路700是處於高頻模式還是低頻模式。去啟動時段可以是重設時段。可以優選的是，緩衝電路700在高頻模式下以最大功耗操作。可以優選的是，緩衝電路700在低頻模式下以降低的功耗相對較慢地操作。可以優選的是，緩衝電路700消耗最小功率並保持一對輸出信號具有預定電壓位準差。
緩衝電路700可以如圖1的緩衝電路100那樣被應用，本文不再描述共同的元件。參考圖7，緩衝電路700可以包括第一可變負載730、第二可變負載740、重設電路750和可變電流電路770。第一可變負載730可以接收第一重設信號RST1和第二重設信號RST2，並且可以具有基於第一重設信號RST1和第二重設信號RST2而變化的電阻值。第二可變負載740可以接收第一重設信號RST1和第三重設信號RST3，並且可以具有基於第一重設信號RST1和第三重設信號RST3而變化的電阻值。第一可變負載730可以包括第一電晶體731和第二電晶體732。第一電晶體731和第二電晶體732可以是P型通道MOS電晶體。第一電晶體731可以在其閘極處接收第一重設信號RST1，可以在其源極處耦接到第一電源電壓VH，並且可以在其汲極處耦接到第一輸出節點ON1。第二電晶體732可以在其閘極處接收第二重設信號RST2，可以在其源極處耦接到第一電源電壓VH，並且可以在其汲極處耦接到第一輸出節點ON1。第一電晶體731和第二電晶體732中的每個可以作為可變電阻工作。第二可變負載740可以包括第三電晶體741和第四電晶體742。第三電晶體741和第四電晶體742可以是P型通道MOS電晶體。第三電晶體741可以在其閘極處接收第一重設信號RST1，可以在其源極處耦接到第一電源電壓VH，並且可以在其汲極處耦接到第二輸出節點ON2。第四電晶體742可以在其閘極處接收第三重設信號RST3，可以在其源極處耦接到第一電源電壓VH，並且可以在其汲極處耦接到第二輸出節點ON2。第三電晶體741和第四電晶體742中的每個可以作為可變電阻工作。
根據本公開的一個實施例，第一電晶體731可以具有比第二電晶體732大的尺寸和/或小的導通電阻值。根據本公開的一個實施例，第三電晶體741可以具有比第四電晶體742大的尺寸和/或小的導通電阻值。根據本公開的一個實施例，第一電晶體731可以具有與第三電晶體741相同的尺寸和/或相同的導通電阻值。根據本公開的一個實施例，第二電晶體732可以具有與第四電晶體742相同的尺寸和/或相同的導通電阻值。
重設電路750可以接收第二重設信號RST2。重設電路750可以基於第二重設信號RST2將第一輸出節點ON1驅動到第二電源電壓VL。當第二重設信號RST2被致能時，重設電路750可以被導通並且可以將第一輸出節點ON1驅動到第二電源電壓VL。當第二重設信號RST2被失能時，重設電路750可以被關閉並且可以不將第一輸出節點ON1驅動到第二電源電壓VL。
可變電流電路770可以基於第一重設信號RST1和第三重設信號RST3來調節從第三共用節點CN3流到第二電源電壓VL端子的電流量。例如，可變電流電路770可以接收第一重設信號RST1的互補信號RST1B和第三重設信號RST3的互補信號RST3B。可變電流電路770可以包括第一可變電流源771和第二可變電流源772。第一可變電流源771和第二可變電流源772可以並聯耦接在第三共用節點CN3和第二電源電壓VL之間。第一可變電流源771可以基於第一重設信號RST1的互補信號RST1B而被導通，並且可以在其被導通時允許電流從第三共用節點CN3流到第二電源電壓VL。例如，第一可變電流源771可以在第一重設信號RST1被致能時被關閉，並且可以在第一重設信號RST1被失能時被導通。第二可變電流源772可以基於第三重設信號RST3的互補信號RST3B而被導通，並且可以在其被導通時允許電流從第三共用節點CN3流到第二電源電壓VL。例如，第二可變電流源772可以在第三重設信號RST3被致能時被關閉，並且可以在第三重設信號RST3被失能時被導通。
緩衝電路700可以基於第一重設信號RST1和時脈信號CK的頻率來產生第二重設信號RST2和第三重設信號RST3。雖然未圖示，但是緩衝電路700還可以包括重設信號產生電路，該重設信號產生電路被配置為基於第一重設信號RST1和時脈信號CK的頻率來產生第二重設信號RST2和第三重設信號RST3。下面的表1根據緩衝電路700的操作狀態將第一重設信號RST1、第二重設信號RST2和第三重設信號RST3的致能狀態製成表格。在下文中參考圖7和表1來描述根據本公開的一個實施例的緩衝電路700的操作。 表1
在高頻模式（「HF模式」）下，第一重設信號RST1、第二重設信號RST2和第三重設信號RST3可以全部被失能。根據第一重設信號RST1、第二重設信號RST2和第三重設信號RST3，第一電晶體731、第二電晶體732、第三電晶體741和第四電晶體742可以全部被導通（「ON」）。第一可變負載730和第二可變負載740可以具有相同的電阻值，並且可以分別提供第一電流給第一輸出節點ON1和第二輸出節點ON2。重設電路750可以根據第二重設信號RST2而被關閉。第一可變電流源771和第二可變電流源772可以接收第一重設信號RST1和第三重設信號RST3的互補信號RST1B和RST3B並且可以被導通。因此，可變電流電路770可以允許第四電流從第三共用節點CN3流到第二電源電壓VL端子。重設電路750和虛設電路760可以被關閉。在時脈信號CK的高位準時段期間，第一致能電路780可以被導通。放大電路710可以基於第一輸入信號D和第二輸入信號DB來改變第一輸出節點ON1和第二輸出節點ON2的電壓位準。第二致能電路790可以在時脈信號CK的低位準時段和/或互補時脈信號CKB的高位準時段中被導通。閂鎖電路720可以保持第一輸出節點ON1和第二輸出節點ON2的電壓位準。最大量的電流可以流過第一可變負載730、第二可變負載740和可變電流電路770。緩衝電路700可以以最大功耗為代價透過與具有高頻率的時脈信號CK同步地對第一輸入信號D和第二輸入信號DB執行放大操作和閂鎖操作來產生第一輸出信號Q和第二輸出信號QB。
在低頻模式（「LF模式」）下，第一重設信號RST1可以被致能為高位準，第二重設信號RST2和第三重設信號RST3可以被失能為低位準。第一電晶體731和第三電晶體741可以被關閉，第二電晶體732和第四電晶體742可以被導通。因此，第一可變負載730和第二可變負載740可以具有相同的電阻值，並且可以分別提供第二電流給第一輸出節點ON1和第二輸出節點ON2。低頻模式下的第一可變負載730和第二可變負載740的電阻值可以大於高頻模式下的第一可變負載730和第二可變負載740的電阻值。第二電流可以小於第一電流。重設電路750可以根據第二重設信號RST2而被關閉。第一可變電流源771可以接收第一重設信號RST1的互補信號RST1B並且可以被關閉。可變電流電路770可以允許第五電流從第三共用節點CN3流到第二電源電壓VL端子。第五電流可以小於第四電流。在時脈信號CK的高位準時段中，放大電路710可以基於第一輸入信號D和第二輸入信號DB來改變第一輸出節點ON1和第二輸出節點ON2的電壓位準。在時脈信號CK的低位準時段期間，閂鎖電路720可以保持第一輸出節點ON1和第二輸出節點ON2的電壓位準。第一可變負載730和第二可變負載740可以向第一輸出節點ON1和第二輸出節點ON2提供小於第一電流的第二電流，可變電流電路770可以允許小於第四電流的第五電流流動。因此，可以降低緩衝電路700的功耗。即使當緩衝電路700的功耗降低時，緩衝電路700也可以透過與具有低頻率的時脈信號CK同步地對第一輸入信號D和第二輸入信號DB執行放大操作和閂鎖操作來產生第一輸出信號Q和第二輸出信號QB。
在重設時段（「RESET」）期間，第一重設信號RST1和第二重設信號RST2可以被致能為高位準，第三重設信號RST3可以被失能為低位準。第一電晶體731、第二電晶體732和第三電晶體741可以被關閉，第四電晶體742可以被導通。因此，第一可變負載730和第二可變負載740可以具有不同的電阻值。第一可變負載730可以提供第三電流給第一輸出節點ON1，第二可變負載740可以提供第二電流給第二輸出節點ON2。第三電流可以小於第二電流，並且第三電流在第一電晶體731和第二電晶體732完全關閉時可以為零。也就是說，經由第一可變負載730提供給第一輸出節點ON1的電流可以被切斷。可以關閉第一可變電流源771以及可以接通第二可變電流源772。可變電流電路770可以允許第五電流從第三共用節點CN3流到第二電源電壓VL端子。重設電路750可以根據第二重設信號RST2而導通，並且可以將第一輸出節點ON1驅動到第二電源電壓VL。重設電路750可以將第一輸出節點ON1驅動到第二電源電壓VL，而第二可變負載740將第二電流提供給第二輸出節點ON2。因此，緩衝電路700可以在重設時段期間以最小功耗為代價來保持第一輸出節點ON1和第二輸出節點ON2具有預定的電壓位準差。在一個實施例中，可以在重設時段期間致能第三重設信號RST3。當第三重設信號RST3被致能時，經由第二可變負載740提供給第二輸出節點ON2的電流可以被切斷，並且經由可變電流電路770從第三共用節點CN3流到第二電源電壓VL端子的電流也可以被切斷。當第三重設信號RST3在重設時段中被致能時，緩衝電路700的功耗可以進一步降低。
圖8繪示了圖示根據本公開的一個實施例的半導體系統8的配置的圖。半導體系統8可以包括第一半導體裝置810和第二半導體裝置820。第一半導體裝置810可以提供第二半導體裝置820執行操作所需的各種控制信號。第一半導體裝置810可以包括各種裝置。例如，第一半導體裝置810可以是諸如中央處理單元（CPU）、圖形處理單元（GPU）、多媒體處理器（MMP）、數位訊號處理器、應用處理器（ AP）或記憶體控制器的主機裝置。第二半導體裝置820可以是儲存裝置，儲存裝置可以包括揮發性記憶體和/或非揮發性記憶體。揮發性記憶體可以包括靜態RAM（SRAM）、動態RAM（DARM）或同步DRAM（SDRAM）。非揮發性記憶體可以包括唯讀記憶體（ROM）、可程式設計ROM（programmable ROM, PROM）、電子抹除式可複寫唯讀記憶體（electrically erase and programmable ROM, EEPROM）、可抹除可編程唯讀記憶體（electrically programmable ROM, EPROM）、快閃記憶體、相變RAM（phase change RAM, PRAM）、磁性RAM（magnetic RAM, MRAM）、電阻式RAM（RRAM）或鐵電RAM（ferroelectric RAM, FRAM）。
第二半導體裝置820可以經由多個匯流排耦接到第一半導體裝置810。多個匯流排可以是信號傳送路徑、鏈路或通道。多個匯流排可以包括時脈匯流排801和資料匯流排802。時脈匯流排801可以是單向的，資料匯流排802可以是雙向的。第二半導體裝置820可以經由時脈匯流排801耦接到第一半導體裝置810，並且可以經由時脈匯流排801接收時脈信號CLK。時脈信號CLK可以包括一對或多對時脈。第二半導體裝置820可以經由資料匯流排802耦接到第一半導體裝置810，並且可以經由資料匯流排802從第一半導體裝置810接收資料DQ，或者可以經由資料匯流排802向第一半導體裝置810提供資料DQ。儘管未繪示，但是多個匯流排還可以包括命令位址匯流排。命令位址匯流排可以是單向的。第二半導體裝置820可以經由命令位址匯流排從第一半導體裝置810接收命令位址信號。
第一半導體裝置810可以包括時脈傳送器811、資料傳送器813和資料接收器814。時脈傳送器811可以經由資料匯流排801將在第一半導體裝置810內部產生的時脈信號CLK提供給第二半導體裝置820。時脈傳送器811可以透過基於時脈信號CLK驅動時脈匯流排801來將時脈信號CLK提供給第二半導體裝置820，其中時脈信號CLK從諸如鎖相迴路的時脈產生電路（未繪示）產生。資料傳送器813可以將第一半導體裝置810的內部資料輸出為資料DQ。 資料傳送器813可以經由資料匯流排802將資料DQ提供給第二半導體裝置820。資料接收器814可以經由資料匯流排802接收由第二半導體裝置820提供的資料DQ。
第二半導體裝置820可以包括時脈接收器822、資料傳送器823和資料接收器824。時脈接收器822可以耦接到時脈匯流排801並且可以接收時脈信號CLK，該時脈信號由第一半導體裝置810經由時脈匯流排801提供。資料傳送器823可以將資料DQ提供給第一半導體裝置810。資料傳送器823可以經由資料匯流排802將資料DQ提供給第一半導體裝置810。資料接收器824可以經由資料匯流排802接收由第一半導體裝置810提供的資料DQ。
第二半導體裝置820可以包括時脈產生電路831、資料輸入/輸出（IO）電路832和資料儲存區833。時脈產生電路831可以耦接到時脈接收器822，並且可以基於經由時脈接收器822提供的時脈信號CLK來產生多個內部時脈信號INCLK。第二半導體裝置820可以接收由第一半導體裝置810提供的資料DQ，以及與多個內部時脈信號INCLK同步地向第一半導體裝置810提供資料DQ。第二半導體裝置820可以基於多個內部時脈信號INCLK來接收或採樣經由資料匯流排802提供的資料DQ。
資料IO電路832可以透過經由資料接收器824接收由第一半導體裝置810提供的資料DQ來產生內部資料，以及可以基於內部資料來產生要經由資料傳送器823提供給第一半導體裝置810的資料DQ。資料IO電路832可以接收從時脈產生電路831產生的多個內部時脈信號INCLK。資料IO電路832可以與多個內部時脈信號INCLK同步地從資料DQ產生內部資料，以及從內部資料產生資料DQ。由資料IO電路832產生的內部資料可以儲存在資料儲存區833中。資料DQ可以由資料IO電路832從儲存在資料儲存區833中的內部資料來產生。資料儲存區833可以是包括多個儲存單元的儲存單元陣列。資料儲存區833可以包括多個位元線（未繪示）和多個字元線（未繪示），並且可以包括耦接到多個位元線和多個字元線之間的交叉點的多個儲存單元（未繪示）。圖5的時脈分頻電路5，圖1至圖4、以及圖7中繪示的緩衝電路100至緩衝電路400、以及緩衝電路700可以應用於該時脈分頻電路5中，時脈分頻電路5可以被包括在時脈產生電路831中作為時脈產生電路831的元件。
雖然上面已經描述了某些實施例，但是本領域技術人員將理解，所描述的實施例僅表示了有限數量的可能實施例。因此，緩衝電路以及使用其的時脈分頻電路和半導體裝置不應基於所描述的實施例而受到限制。相反，緩衝電路以及使用其的時脈分頻電路和半導體裝置應當根據所附申請專利範圍並結合上面的描述和圖式來解釋。
100‧‧‧緩衝電路
110‧‧‧放大電路
120‧‧‧閂鎖電路
130‧‧‧第一可變負載
140‧‧‧第二可變負載
150‧‧‧重設電路
160‧‧‧虛設電路
170‧‧‧可變電流電路
180‧‧‧第一致能電路
190‧‧‧第二致能電路
200‧‧‧緩衝電路
230‧‧‧第一可變負載
240‧‧‧第二可變負載
250‧‧‧重設電路
270‧‧‧可變電流電路
271‧‧‧固定電流源
272‧‧‧可變電流源
300‧‧‧緩衝電路
330‧‧‧第一可變負載
340‧‧‧第二可變負載
350‧‧‧重設電路
370‧‧‧可變電流電路
371‧‧‧可變電流源
400‧‧‧緩衝電路
430‧‧‧第一可變負載
440‧‧‧第二可變負載
470‧‧‧可變電流電路
5‧‧‧時脈分頻電路
510‧‧‧第一緩衝電路
520‧‧‧第二緩衝電路
700‧‧‧緩衝電路
710‧‧‧放大電路
720‧‧‧閂鎖電路
730‧‧‧第一可變負載
740‧‧‧第二可變負載
750‧‧‧重設電路
760‧‧‧虛設電路
770‧‧‧可變電流電路
780‧‧‧第一致能電路
790‧‧‧第二致能電路
8‧‧‧半導體系統
810‧‧‧第一半導體裝置
811‧‧‧時脈傳送器
813‧‧‧資料傳送器
814‧‧‧資料接收器
820‧‧‧第二半導體裝置
822‧‧‧時脈接收器
823‧‧‧資料傳送器
824‧‧‧資料接收器
831‧‧‧時脈產生電路
832‧‧‧資料輸入/輸出電路
833‧‧‧資料儲存區
在隨附圖式中各單幅視圖中的相似圖式標記指的是相同或功能類似的元件。圖式與下面的詳細描述一起被併入說明書並形成說明書的一部分，並且用於進一步說明包括所申請專利範圍的新穎性的概念的實施例，以及解釋那些實施例的各種原理和優點。 圖1繪示了圖示根據本公開的一個實施例的緩衝電路的配置的圖。 圖2繪示了圖示根據本公開的一個實施例的緩衝電路的配置的圖。 圖3繪示了圖示根據本公開的一個實施例的緩衝電路的配置的圖。 圖4繪示了圖示根據本公開的一個實施例的緩衝電路的配置的圖。 圖5繪示了圖示根據本公開的一個實施例的時脈分頻電路的配置的圖。 圖6A和6B繪示了圖示根據本公開的一個實施例的緩衝電路的操作的時序圖。 圖7繪示了圖示根據本公開的一個實施例的緩衝電路的配置的圖。 圖8繪示了圖示根據本公開的一個實施例的半導體系統的配置的圖。

Claims (26)

  1. 一種緩衝電路，包括： 放大電路，被配置為基於第一輸入信號和第二輸入信號，來在第一電源電壓和第二電源電壓之間的範圍內，改變第一輸出節點和第二輸出節點的複數電壓位準； 閂鎖電路，被配置為閂鎖所述第一輸出節點和所述第二輸出節點的所述複數電壓位準； 第一可變負載，被配置為基於重設信號，來調節由處於所述第一電源電壓的第一電源電壓端子提供給所述第一輸出節點的電流量； 第二可變負載，被配置為基於所述重設信號，來調節由所述第一電源電壓端子提供給所述第二輸出節點的電流量；以及 重設電路，被配置為基於所述重設信號，將所述第一輸出節點驅動到所述第二電源電壓。
  2. 如請求項1所述的緩衝電路， 其中，在重設時段期間，所述第一可變負載提供給所述第一輸出節點的電流量與所述第二可變負載提供給所述第二輸出節點的電流量不同，以及 其中，在重設時段之外，所述第一可變負載提供給所述第一輸出節點的電流量與所述第二可變負載提供給所述第二輸出節點的電流量基本上相同。
  3. 如請求項1所述的緩衝電路， 其中，所述第一可變負載在所述重設信號處於被失能狀態時，提供第一電流給所述第一輸出節點，以及在所述重設信號處於被致能狀態時，提供第二電流給所述第一輸出節點，以及 其中，所述第一電流大於所述第二電流。
  4. 如請求項3所述的緩衝電路， 其中，所述第二可變負載在所述重設信號處於所述被失能狀態時，提供所述第一電流給所述第二輸出節點，以及在所述重設信號處於所述被致能狀態時，提供第三電流給所述第二輸出節點，以及 其中，所述第三電流小於所述第一電流，且大於所述第二電流。
  5. 如請求項1所述的緩衝電路，其中，當所述重設信號處於被致能狀態時，所述重設電路將所述第一輸出節點驅動到所述第二電源電壓，以及其中，當所述重設信號處於被失能狀態時，所述重設電路被關閉。
  6. 如請求項1所述的緩衝電路，還包括虛設電路，所述虛設電路與所述第二輸出節點耦接並且具有與所述重設電路基本上相同的負載。
  7. 如請求項1所述的緩衝電路，還包括： 第一致能電路，其與所述放大電路耦接，並且被配置為基於時脈信號來提供所述第二電源電壓給所述放大電路；以及 第二致能電路，其與所述閂鎖電路耦接，並且被配置為基於所述時脈信號來提供所述第二電源電壓給所述閂鎖電路。
  8. 如請求項1所述的緩衝電路，還包括：可變電流電路，其被配置為基於所述重設信號，來調節從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子的電流量。
  9. 如請求項8所述的緩衝電路， 其中，當所述重設信號處於被失能狀態時，所述可變電流電路允許第一電流量從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子， 其中，當所述重設信號處於被致能狀態時，所述可變電流電路允許第二電流量從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子，以及 其中，所述第一電流量大於所述第二電流量。
  10. 一種緩衝電路，包括： 放大電路，被配置為基於第一輸入信號和第二輸入信號，來在第一電源電壓和第二電源電壓之間的範圍內，改變第一輸出節點和第二輸出節點的複數電壓位準； 閂鎖電路，被配置為閂鎖所述第一輸出節點和所述第二輸出節點的所述複數電壓位準； 第一可變負載，其耦接在處於所述第一電源電壓的第一電源電壓端子和所述第一輸出節點之間，其中，所述第一可變負載的電阻值基於重設信號而變化； 第二可變負載，其耦接在所述第一電源電壓端子和所述第二輸出節點之間，其中，所述第二可變負載的電阻值基於所述重設信號而變化；以及 重設電路，被配置為基於所述重設信號，將所述第一輸出節點驅動到所述第二電源電壓。
  11. 如請求項10所述的緩衝電路， 其中，在重設時段期間，所述第一可變負載的所述電阻值與所述第二可變負載的所述電阻值不同，以及 其中，在所述重設時段之外，所述第一可變負載的所述電阻值與所述第二可變負載的所述電阻值基本上相同。
  12. 如請求項10所述的緩衝電路， 其中，所述第一可變負載在所述重設信號處於被失能狀態時具有第一電阻值，以及在所述重設信號處於被致能狀態時具有第二電阻值，以及 其中，所述第一電阻值小於所述第二電阻值。
  13. 如請求項12所述的緩衝電路， 其中，所述第二可變負載在所述重設信號處於被失能狀態時具有所述第一電阻值，以及在所述重設信號處於被致能狀態時具有第三電阻值，以及 其中，所述第三電阻值小於所述第二電阻值，且大於所述第一電阻值。
  14. 如請求項10所述的緩衝電路，其中，當所述重設信號處於被致能狀態時，所述重設電路將所述第一輸出節點驅動到所述第二電源電壓，以及其中，當所述重設信號處於被失能狀態時，所述重設電路被關閉。
  15. 如請求項10所述的緩衝電路，還包括虛設電路，所述虛設電路與所述第二輸出節點耦接並且具有與所述重設電路基本上相同的負載。
  16. 如請求項10所述的緩衝電路，還包括： 第一致能電路，其與所述放大電路耦接，並且被配置為基於時脈信號來提供所述第二電源電壓給所述放大電路；以及 第二致能電路，其與所述閂鎖電路耦接，並且被配置為基於所述時脈信號來提供所述第二電源電壓給所述閂鎖電路。
  17. 如請求項10所述的緩衝電路，還包括：可變電流電路，其被配置為基於所述重設信號，來調節從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子的電流量。
  18. 如請求項17所述的緩衝電路， 其中，當所述重設信號處於被失能狀態時，所述可變電流電路允許第一電流量從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子， 其中，當所述重設信號處於被致能狀態時，所述可變電流電路允許第二電流量從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子，以及 其中，所述第一電流量大於所述第二電流量。
  19. 一種緩衝電路，包括： 放大電路，其被配置為基於第一輸入信號和第二輸入信號，來在第一電源電壓和第二電源電壓之間的範圍內，改變第一輸出節點和第二輸出節點的複數電壓位準； 閂鎖電路，其被配置為閂鎖所述第一輸出節點和所述第二輸出節點的所述複數電壓位準； 第一可變負載，其被配置為基於第一重設信號和第二重設信號，來調節由處於所述第一電源電壓的第一電源電壓端子提供給所述第一輸出節點的電流量； 第二可變負載，其被配置為基於所述第一重設信號和第三重設信號來調節由所述第一電源電壓端子提供給所述第二輸出節點的電流量；以及 重設電路，被配置為基於所述第二重設信號來將所述第一輸出節點驅動到所述第二電源電壓。
  20. 如請求項19所述的緩衝電路， 其中，在高頻模式下，所述第一重設信號、所述第二重設信號和所述第三重設信號均被失能， 其中，所述第一可變負載和所述第二可變負載具有基本上相同的電阻值， 其中，所述第一可變負載提供第一電流給所述第一輸出節點，以及 其中，所述第二可變負載提供所述第一電流給所述第二輸出節點。
  21. 如請求項20所述的緩衝電路， 其中，在低頻模式下，所述第一重設信號被致能，以及所述第二重設信號和所述第三重設信號被失能， 其中，所述第一可變負載和所述第二可變負載具有基本上相同的電阻值， 其中，所述第一可變負載提供第二電流給所述第一輸出節點， 其中，所述第二可變負載提供所述第二電流給所述第二輸出節點，以及 其中，所述第二電流小於所述第一電流。
  22. 如請求項21所述的緩衝電路， 其中，在重設時段期間，所述第一重設信號和所述第二重設信號被致能，以及所述第三重設信號被失能， 其中，所述第二可變負載的電阻值小於所述第一可變負載的電阻值， 其中，所述第一可變負載提供第三電流給所述第一輸出節點， 其中，所述第二可變負載提供所述第二電流給所述第二輸出節點，以及 其中，所述第三電流小於所述第二電流。
  23. 如請求項19所述的緩衝電路，還包括： 第一致能電路，其與所述放大電路耦接，並且被配置為基於時脈信號來提供所述第二電源電壓給所述放大電路；以及 第二致能電路，其與所述閂鎖電路耦接，並且被配置為基於所述時脈信號來提供所述第二電源電壓給所述閂鎖電路。
  24. 如請求項19所述的緩衝電路，還包括：可變電流電路，其被配置為基於所述第一重設信號和所述第三重設信號來調節從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子的電流量。
  25. 如請求項24所述的緩衝電路， 其中，當在高頻模式期間所述第一重設信號和所述第三重設信號被失能時，所述可變電流電路允許第四電流從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子， 其中，當在低頻模式和重設時段之中的一個的期間所述第一重設信號被致能且所述第三重設信號被失能時，所述可變電流電路允許第五電流從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子，以及 其中，所述第五電流小於所述第四電流。
  26. 如請求項24所述的緩衝電路，其中，在所述第一重設信號和所述第三重設信號被致能的重設時段期間，所述可變電流電路切斷從所述放大電路和所述閂鎖電路流到所述第二電源電壓端子的電流。
TW107139199A 2018-02-14 2018-11-05 緩衝電路、包括該緩衝電路的時脈分頻電路和包括該緩衝電路的半導體裝置 TWI778168B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020180018506A KR102429421B1 (ko) 2018-02-14 2018-02-14 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치
KR10-2018-0018506 2018-02-14
??10-2018-0018506 2018-02-14

Publications (2)

Publication Number Publication Date
TW201935854A true TW201935854A (zh) 2019-09-01
TWI778168B TWI778168B (zh) 2022-09-21

Family

ID=67541195

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107139199A TWI778168B (zh) 2018-02-14 2018-11-05 緩衝電路、包括該緩衝電路的時脈分頻電路和包括該緩衝電路的半導體裝置

Country Status (4)

Country Link
US (1) US10833640B2 (zh)
KR (1) KR102429421B1 (zh)
CN (1) CN110166042B (zh)
TW (1) TWI778168B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112269421B (zh) * 2020-10-12 2022-06-14 天津大学 用于可重构sar adc的参考电压产生电路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4680448B2 (ja) * 2001-09-04 2011-05-11 ルネサスエレクトロニクス株式会社 高速サンプリングレシーバー
KR100558548B1 (ko) * 2003-11-27 2006-03-10 삼성전자주식회사 상변화 메모리 소자에서의 라이트 드라이버 회로 및라이트 전류 인가방법
TWI346460B (en) * 2006-10-31 2011-08-01 Realtek Semiconductor Corp A clock and data recovery circuit and a method for adjusting loop bandwidth used thereby
KR101076079B1 (ko) * 2009-02-02 2011-10-21 주식회사 하이닉스반도체 페이지 버퍼 회로 및 불휘발성 메모리 소자
TWI470939B (zh) * 2009-11-04 2015-01-21 Pixart Imaging Inc 類比至數位轉換器及其相關之校準比較器
US8319526B2 (en) * 2009-11-17 2012-11-27 Csr Technology Inc. Latched comparator circuit
JP2011155452A (ja) * 2010-01-27 2011-08-11 Renesas Electronics Corp 差動論理回路、分周回路、及び周波数シンセサイザ
KR101806817B1 (ko) * 2010-10-20 2017-12-11 삼성전자주식회사 데이터 출력 버퍼 및 이를 포함하는 반도체 메모리 장치
US8350738B2 (en) * 2011-01-20 2013-01-08 International Business Machines Corporation Track and hold amplifiers and digital calibration for analog-to-digital converters
US20150311875A1 (en) * 2014-04-24 2015-10-29 Qualcomm Incorporated Sense amplifier with improved resolving time
KR20150128106A (ko) * 2014-05-08 2015-11-18 에스케이하이닉스 주식회사 출력 신호의 듀티 사이클을 조절하는 증폭 회로
KR102157730B1 (ko) 2014-10-28 2020-09-18 한국전자통신연구원 차지 펌핑을 이용한 고속 피크 검출 장치 및 버스트모드 트랜스 임피던스 증폭 장치
US9805777B2 (en) * 2016-02-24 2017-10-31 Arm Ltd. Sense amplifier

Also Published As

Publication number Publication date
CN110166042A (zh) 2019-08-23
KR20190098489A (ko) 2019-08-22
TWI778168B (zh) 2022-09-21
CN110166042B (zh) 2023-04-25
KR102429421B1 (ko) 2022-08-04
US10833640B2 (en) 2020-11-10
US20190253028A1 (en) 2019-08-15

Similar Documents

Publication Publication Date Title
JP2002025258A (ja) 半導体メモリ装置で用いられる遅延固定ループ
JP2015012352A (ja) 半導体装置
CN106487375B (zh) 缓冲器电路、接收器和使用接收器的系统
TWI751389B (zh) 放大器及使用該放大器的接收電路、半導體裝置和系統
US11233500B1 (en) Clock distribution network, a semiconductor apparatus and a semiconductor system using the same
KR102034150B1 (ko) 지연 회로 및 이를 포함하는 반도체 장치
TWI778168B (zh) 緩衝電路、包括該緩衝電路的時脈分頻電路和包括該緩衝電路的半導體裝置
US7528630B2 (en) High speed flip-flop
US8754688B2 (en) Signal output circuit and semiconductor device including the same
US9590625B2 (en) Interface circuit including buffer circuit for high speed communication, semiconductor apparatus and system including the same
US8856577B2 (en) Semiconductor device having multiplexer
US10529411B2 (en) Buffer circuit, semiconductor apparatus and system using the same
US9590596B1 (en) Receiving circuit, semiconductor apparatus and system using the same
US11431341B2 (en) Synchronization circuit, a serializer using the synchronization circuit, and a data output circuit using the synchronization circuit and the serializer
JP2016012204A (ja) 半導体装置
US10305500B1 (en) Amplification circuit, and frequency dividing circuit, semiconductor apparatus and semiconductor system including the amplification circuit and or frequency dividing circuit
KR20090006577A (ko) 반도체메모리소자의 입력 버퍼
TWI810306B (zh) 放大器電路以及使用其的半導體裝置和半導體系統
US20180375544A1 (en) Receiving device, transmitting device, and semiconductor device and system using the same
TW201909567A (zh) 串化器、資料傳輸電路、半導體裝置以及包括其的系統
CN111585549B (zh) 锁存比较器、与其有关的时钟发生电路和半导体装置
JP7251624B2 (ja) 半導体集積回路
CN113676158A (zh) 时钟锁存电路和使用该时钟锁存电路的时钟生成电路
KR20110109555A (ko) 클럭 제어 회로

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent