JP4680448B2 - 高速サンプリングレシーバー - Google Patents
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Description
【発明の属する技術分野】
本発明は、小振幅データをサンプリングし、ラッチすることによりCMOSレベルの信号を出力するサンプリングレシーバーに関する。
【0002】
【従来の技術】
例えばDRAM等の半導体記憶素子から読み出された小振幅データをサンプリングし、ラッチすることによりCMOSレベルの信号として出力するために、小振幅データが入力される差動入力トランジスタ対及び、該差動入力トランジスタ対の出力をラッチするラッチ部とからなるマスターラッチ部と、該マスターラッチ部の出力をラッチして、CMOSレベルのラッチ信号を出力するスレーブラッチ部によって構成されたサンプリングレシーバーが用いられている。
【0003】
図10は、従来のこの種のサンプリングレシーバーの例を示す回路図である。
図10において、入力端子31,32に外部からの小振幅データ(IN+,IN−)が入力される差動接続されたNチャンネルMOSトランジスタ(以下、NMOSトランジスタ)41,42は、そのソース電極が共通接続されて電流供給用NMOSトランジスタ40を介して接地される。NMOSトランジスタ40のゲート電極にはサンプリング動作制御用のクロック信号CLKが入力される。
【0004】
差動入力トランジスタ対を構成するNMOSトランジスタ41,42のドレイン電極はNMOSトランジスタ43,44のソース電極と接続される。NMOSトランジスタ43とPチャンネルMOSトランジスタ(以下、PMOSトランジスタ)45により第1のCMOSインバータが構成され、NMOSトランジスタ44とPMOSトランジスタ46により第2のCMOSインバータが構成されている。
【0005】
これらの第1及び第2のCMOSインバータは互いに交差接続されて双安定回路を構成している。PMOSトランジスタ47,48と、NMOSトランジスタ49は、この双安定回路の動作を制御するためのトランジスタであり、PMOSトランジスタ47,48のゲート電極に入力されるクロック信号CLKにより、信号ラッチ動作が制御される。
【0006】
これらのNMOSトランジスタ40〜44,49およびPMOSトランジスタ45〜48により、サンプリングレシーバー内のマスターラッチ部が構成され、その出力(D,D*)がスレーブラッチ部を構成するSR−F/F(セットリセット型フリップフロップ)回路50に入力される。
【0007】
PMOSトランジスタ47,48は、そのソースドレイン間がPMOSトランジスタ45,46とそれぞれ並列に接続され、次の信号ラッチに備えるために、マスターラッチ部におけるラッチ解放時にオンとなってマスターラッチ部の各出力(D,D*)を“H”レベルにする。また、NMOSトランジスタ49は、そのゲート電極に電源電圧VDDが供給されることにより一定の抵抗値を有した状態で常時オンとなっており、マスターラッチ部におけるラッチ解放後、次の入力信号のラッチ動作に対処するために、NMOSトランジスタ43,44のソース電極を等しくする。
【0008】
次に、図10に示す従来のサンプリングレシーバーの動作について、図11に示すタイミングチャートを参照して説明する。
【0009】
最初に端子33に入力されるクロックCLKが“L”レベルの状態のとき、NMOSトランジスタ40はオフ、PMOSトランジスタ47,48はオンとなっているので、差動入力トランジスタ対は電流供給が遮断されて不動作状態であり、マスターラッチ部の出力(D,D*)はPMOSトランジスタ47,48によりいずれも“H”レベルとなっている。従って、スレーブラッチ部を構成するSR−F/F回路50の出力(Q,Q*)は変化しない。
【0010】
この状態で、端子33に入力されるクロックCLKが“H”レベルに遷移すると、NMOSトランジスタ40がオン、PMOSトランジスタ47,48はオフとなるので、マスターラッチ部を構成する差動入力トランジスタ対及び双安定回路が動作状態となって入力信号のサンプリングが実行される。この時差動入力端子31,32に入力される小振幅データ(IN+,IN−)は、IN+が高レベル、IN−が低レベルであるので、NMOSトランジスタ41を流れる電流は増加してそのドレイン電圧が下降し、NMOSトランジスタ42を流れる電流は減少してそのドレイン電圧は上昇する。
【0011】
その結果、NMOSトランジスタ41と直列に接続されているNMOSトランジスタ43はオン方向に、NMOSトランジスタ42と直列に接続されているNMOSトランジスタ44はオフに遷移し、NMOSトランジスタ43,44およびPMOSトランジスタ45、46からなる双安定回路の正帰還動作により、NMOSトランジスタ43とPMOSトランジスタ46がオン、NMOSトランジスタ44とPMOSトランジスタ45がオフとなるので、マスターラッチ部の出力(D,D*)は、出力Dは“H”レベルのままであるが、出力D*は“L”レベルに遷移し、この出力D*の立ち下がりによりSR−F/F回路50をリセットする。従って、出力Qは“L”レベルにラッチされ、出力Q*は“H”レベルにラッチされる。
【0012】
その後、クロックCLKが“L”レベルに遷移すると、NMOSトランジスタ40はオフ、PMOSトランジスタ47,48はオンとなるので、差動入力トランジスタ対は不動作状態となり、マスターラッチ部の出力(D,D*)はいずれも“H”レベルに遷移し、SR−F/F回路50の出力は、出力Qが“L”レベル、出力Q*が“H”レベルにラッチされた状態を維持する。
【0013】
次に、クロックCLKが“H”レベルに遷移すると、差動入力トランジスタ対及び双安定回路が再び動作状態となって入力信号のサンプリングが実行される。この時の差動入力端子31,32に入力される小振幅データ(IN+,IN−)は、IN+が低レベル、IN−が高レベルであるので、NMOSトランジスタ42のドレイン電圧が下降し、NMOSトランジスタ41のドレイン電圧が上昇する。
【0014】
その結果、NMOSトランジスタ42と直列に接続されているNMOSトランジスタ44はオンに、NMOSトランジスタ41と直列に接続されているNMOSトランジスタ43はオフに遷移し、PMOSトランジスタ45はオン、PMOSトランジスタ46はオフとなるので、マスターラッチ部の出力(D,D*)は、出力D*は“H”レベルのままであるが、出力Dは“L”レベルに遷移してその立ち下がり出力によりSR−F/F回路50はセットされ、出力Qは“H”レベルにラッチされ、出力Q*は“L”レベルにラッチされる。
【0015】
その後、クロックCLKが“L”レベルに遷移すると、NMOSトランジスタ40はオフ、PMOSトランジスタ47,48はオンとなるので、差動入力トランジスタ対及び双安定回路は不動作状態となり、マスターラッチ部の出力(D,D*)はいずれも“H”レベルとなるが、SR−F/F回路50の出力は、出力Qが“L”レベル、出力Q*が“H”レベルにラッチされた状態を維持する。
【0016】
以下、同様にして端子33に入力されるクロックCLKが“H”レベルに遷移する毎に、その時点における小振幅データ(IN+,IN−)の状態がCMOSレベルに変換されてラッチされる。
【0017】
この従来のサンプリングレシーバーにおいては、マスターラッチ部の双安定回路を構成するNMOSトランジスタ43及びPMOSトランジスタ45とNMOSトランジスタ44及びPMOSトランジスタ46とからなる2つのCMOSインバータは、サンプリング時のみ動作する差動入力トランジスタ対及び電流供給トランジスタと直列に接続されているために、上記2つのCMOSインバータが電源端子と接地間に直接接続されている場合に発生するサンプリング時における過渡的な貫通電流を低減することができ、低消費電力化を図ることができる利点がある。
【0018】
【発明が解決しようとする課題】
上記従来のサンプリングレシーバーにおいては、小振幅データを取り込むサンプリングレシーバー内のマスターラッチ部のNMOSトランジスタ43,44と差動入力トランジスタ対を構成するNMOSトランジスタ41,42とがそれぞれ直列に接続される回路構成となっているために、外部からの小振幅データ(IN+,IN−)をクロックCLKの“H”パルスでサンプリングし、マスターラッチ部でCMOSへのレベル変換を行ってスレーブラッチ部へ立ち下がり信号(DまたはD*)を出力するときの出力インピーダンスは、NMOSトランジスタ40,42,44またはNMOSトランジスタ40,41,43からなる3段の直列接続された各NMOSトランジスタのソースドレイン間インピーダンスの和となるため、その出力インピーダンスが大きくなるという問題がある。
【0019】
その結果、マスターラッチ部の出力信号立ち下がり時の時定数が比較的大きな値となり、トランジスタの駆動能力が小さくみえるため、その立ち下がり遅延時間が大きくなって、SR−F/F回路50からなる次段のスレーブラッチ部のラッチ動作に遅延が生ずる。
【0020】
一方、近年信号処理の高速化に伴って、サンプリングレシーバーによるデータサンプリングを行うためのクロック周波数はますます高くなる傾向にあり、それに伴って信号ラッチ動作の高速化を図る必要があるが、スレーブラッチ部のラッチ動作完了前にクロックが反転する程マスターラッチ部の立ち下がり遅延時間が大きくなると、その動作遅延により正常なラッチ動作が困難となり、誤ったラッチ出力を発生する虞がある。
【0021】
本発明の目的は、上記問題点に鑑み、低消費電力化を図りつつ、サンプリング時のラッチの立ち下がり遅延時間を小さくし、ラッチ動作の高速化が可能な手段を提供することにある。
【0022】
本発明の他の目的は、上記ラッチ動作の高速化を可能とすると共に、入力信号のコモンモードレベルの拡大が可能な手段を提供することにある。
【0023】
【課題を解決するための手段】
本発明のサンプリングレシーバーは、小振幅データを取り込むサンプリングレシーバー内のマスターラッチ部のNチャンネルトランジスタが、マスターラッチ部の出力端子に対して、差動入力トランジスタ対と並列に接続されるように構成することにより、マスターラッチ部の出力インピーダンスを低減したことを特徴とする。
【0024】
具体的には、小振幅データを取り込んでCMOSへのレベル変換を行うマスターラッチ部と、前記マスターラッチ部の出力を保持するスレーブラッチ部とからなるサンプリングレシーバーにおいて、前記マスターラッチ部は、ソース電極が共通接続されてクロック信号により動作制御されるとともに各ゲート電極に前記小振幅データが入力され各ドレイン電極から差動信号を出力する一対のNMOSトランジスタからなるNチャンネル差動入力トランジスタ対と、前記クロック信号により動作制御され、PMOSトランジスタ及びNMOSトランジスタとからなる2つのCMOSインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記Nチャンネル差動入力トランジスタ対のドレイン電極を前記双安定回路の出力端子と並列に接続したことを特徴とする。
【0025】
本実施形態によれば、外部からの小振幅データ(IN+,IN−)をクロックCLKの“H”パルスでサンプリングした差動入力トランジスタ対からの出力と、マスターラッチ部でのラッチ出力とが並列に接続されるので、その立ち下がり信号(DまたはD*)を出力する出力端子の出力インピーダンスは、差動入力対を構成するトランジスタと電流供給用トランジスタとが直列接続された2段のNMOSトランジスタのインピーダンスとなり、従来例よりもその出力インピーダンスが小さくなるので、その駆動能力が大きくなって、ラッチの立ち下がり遅延時間を小さくすることができ、ラッチおよびサンプリングレシーバー動作の高速化を図ることが可能となる。
【0026】
また、本発明のサンプリングレシーバーの他の実施形態では、前記小振幅データが入力される差動入力トランジスタ対として、Nチャンネル差動入力トランジスタ対とPチャンネル差動入力トランジスタ対とを並列に設けたことを特徴とする。
【0027】
この実施形態によれば、前記小振幅データのコモンモード電圧値が、一方の差動入力トランジスタ対がカットオフモードとなるような低いあるいは高い電圧値の場合であっても、少なくとも一方の差動入力トランジスタ対の動作は保証され、差動入力信号のコモンモードレンジを拡大することができる。
【0028】
【発明の実施の形態】
図1は、本発明の第1の実施形態を示す回路図である。図1において、NMOSトランジスタ11,12,13,14,17,18およびPMOSトランジスタ15,16,19,20により、サンプリングレシーバー内のマスターラッチ部が構成され、その出力(D,D*)がスレーブラッチ部を構成するSR−F/F回路50に入力される。
【0029】
入力端子1,2に外部からの小振幅データ(IN+,IN−)が入力される差動接続されたNMOSトランジスタ13,14(差動入力トランジスタ対)のソース電極は共通接続され、電流供給用NMOSトランジスタ11を介して接地される。電流供給用NMOSトランジスタ11のゲート電極にはクロック信号CLKが入力され、信号サンプリング時にオンとなって差動入力トランジスタ対を動作状態にする。
【0030】
NMOSトランジスタ13のドレイン電極は、NMOSトランジスタ17及びPMOSトランジスタ15からなるCMOSインバータのドレイン電極および,PMOSトランジスタ19のドレイン電極と接続され、NMOSトランジスタ14のドレイン電極は、NMOSトランジスタ18及びPMOSトランジスタ16からなるCMOSインバータのドレイン電極および,PMOSトランジスタ20のドレイン電極と接続される。
【0031】
PMOSトランジスタ15及びNMOSトランジスタ17とからなるCMOSインバータとPMOSトランジスタ16及びNMOSトランジスタ18とからなるCMOSインバータは、互いに交差接続されて双安定回路構成となっている。この双安定回路によりマスターラッチ部におけるラッチ動作が行われる。
【0032】
PMOSトランジスタ19,20は、PMOSトランジスタ15,16とそのドレイン・ソース間がそれぞれ並列に接続されており、次の信号ラッチに備えるために、マスターラッチ部におけるラッチ解放時にオンとなってマスターラッチ部の各出力(D,D*)を“H”レベルにする。NMOSトランジスタ12は、信号ラッチ動作時に双安定回路に電流を供給すると共に、双安定回路を構成する各CMOSインバータの遷移過程において貫通電流が流れるのを阻止する。
【0033】
次に、本実施形態のサンプリングレシーバーの動作について、図2に示すタイミングチャートを参照して説明する。
【0034】
最初に端子3に入力されるクロックCLKが“L”レベルの状態のとき、NMOSトランジスタ11,12はオフ、PMOSトランジスタ19,20はオンとなっているので、差動入力トランジスタ対は電流が供給されないため不動作状態であり、マスターラッチ部の出力(D,D*)はいずれも“H”レベルとなり、スレーブラッチ部を構成するSR−F/F回路50の出力(Q,Q*)は変化しない。
【0035】
この状態で、端子3に入力されるクロックCLKが“H”レベルに遷移すると、NMOSトランジスタ11,12はオン、PMOSトランジスタ19,20はオフとなるので、マスターラッチ部を構成する差動入力トランジスタ対及び双安定回路が動作状態となって入力信号のサンプリングが実行される。この時差動入力端子1,2に入力される小振幅データ(IN+,IN−)は、IN+が高レベル、IN−が低レベルであるので、NMOSトランジスタ13を流れる電流は増加してそのドレイン電圧が下降し、NMOSトランジスタ14を流れる電流は減少してそのドレイン電圧は上昇する。
【0036】
その結果、そのゲート電極がNMOSトランジスタ13のドレイン電極と接続されているNMOSトランジスタ18はオフ方向に、PMOSトランジスタ16はオン方向に遷移し、そのゲート電極がNMOSトランジスタ14のドレイン電極と接続されているNMOSトランジスタ17はオン方向に、PMOSトランジスタ15はオフ方向に遷移するので、マスターラッチ部の出力(D,D*)は、出力Dは“H”レベルのままであるが、出力D*は“L”レベルに遷移し、SR−F/F回路50はリセットされる。従って、出力Qは“L”レベルにラッチされ、出力Q*は“H”レベルにラッチされる。
【0037】
その後、クロックCLKが“L”レベルに遷移すると、NMOSトランジスタ11,12はオフ、PMOSトランジスタ19,20はオンとなるので、差動入力トランジスタ対及び双安定回路は不動作状態となり、マスターラッチ部の出力(D,D*)はいずれも“H”レベルとなるが、SR−F/F回路50の出力は、出力Qが“L”レベル、出力Q*が“H”レベルにラッチされた状態を維持する。
【0038】
次に、クロックCLKが“H”レベルに遷移すると、差動入力トランジスタ対及び双安定回路が再び動作状態となって入力信号のサンプリングが実行される。この時の差動入力端子1,2に入力される小振幅データ(IN+,IN−)は、IN+が低レベル、IN−が高レベルであるので、NMOSトランジスタ14のドレイン電圧が下降し、NMOSトランジスタ13のドレイン電圧が上昇する。
【0039】
その結果、そのゲート電極がNMOSトランジスタ13のドレイン電極と接続されているNMOSトランジスタ18はオン方向に、PMOSトランジスタ16はオフ方向に遷移し、そのゲート電極がNMOSトランジスタ14のドレイン電極と接続されているNMOSトランジスタ17はオフ方向に、PMOSトランジスタ15はオン方向に遷移するので、マスターラッチ部の出力(D,D*)は、出力Dが“L”レベルに遷移し、出力D*は“H”レベルのままとなり、SR−F/F回路50はセットされる。従って、出力Qは“H”レベルにラッチされ、出力Q*は“L”レベルにラッチされる。
【0040】
その後、クロックCLKが“L”レベルに遷移すると、NMOSトランジスタ11,12はオフ、PMOSトランジスタ19,20はオンとなるので、差動入力トランジスタ対及び双安定回路は不動作状態となり、マスターラッチ部の出力(D,D*)はいずれも“H”レベルとなるが、SR−F/F回路50の出力は、出力Qが“H”レベル、出力Q*が“L”レベルにラッチされた状態を維持する。
【0041】
以下、同様にして端子3に入力されるクロックCLKが“H”レベルに遷移する毎に、その時点における小振幅データ(IN+,IN−)の状態がCMOSレベルに変換されてラッチされる。
【0042】
本実施形態におけるサンプリングレシーバーにおいては、小振幅データを取り込むサンプリングレシーバー内のマスターラッチ部の出力端子に対して、NMOSトランジスタ17,18のドレイン電極と差動入力トランジスタ対を構成するNMOSトランジスタ13,14のドレイン電極とがそれぞれ並列に接続される回路構成となっているために、外部からの小振幅データ(IN+,IN−)をクロックCLKの“H”パルスでサンプリングし、マスターラッチ部でCMOSへのレベル変換を行う際に、その立ち下がり信号(DまたはD*)を出力する出力端子の出力インピーダンスは、直列接続された2段のNMOSトランジスタ11,13またはNMOSトランジスタ11,14のインピーダンスとなるので、その出力インピーダンスは従来の3段直列接続の場合と比較して小さくなり、その結果、ラッチの立ち下がり遅延時間を小さくすることができラッチ動作の高速化を図ることができる。
【0043】
さらに、双安定回路を構成するNMOSトランジスタ17またはNMOSトランジスタ18とNMOSトランジスタ12の直列回路が、上記直列接続された2段のNMOSトランジスタ11,13またはNMOSトランジスタ11,14と並列に接続された状態となるので、その出力インピーダンスは一層低下され、図2に示すように、マスターラッチ部における立ち下がり遅延時間はより一層小さくすることができる。
【0044】
また、本実施形態でも、マスターラッチ部におけるラッチ動作時にオンする電流供給用NMOSトランジスタ11,12が接続されているので、双安定回路を構成するCMOSインバータには過渡的な貫通電流が流れることはなく、低消費電力化を図ることができる。
【0045】
図3は、本発明の第2の実施形態を示す回路図である。第1の実施形態では、マスターラッチ部の出力(D,D*)とNチャンネル差動入力トランジスタ対の出力を並列に接続したが、本実施形態では、更に上記小振幅データを入力するPチャンネル差動入力トランジスタ対を付加し、その出力をマスターラッチ部の出力(D,D*)に対して並列に接続したことを特徴とする。
【0046】
NMOSトランジスタの場合、そのゲートに入力される電圧がしきい値電圧VT以下であるとトランジスタがオンとならないため、Nチャンネル差動入力トランジスタ対の各ゲート電極に入力される電圧がいずれもしきい値電圧VT以下の範囲で微小に変化している場合には、Nチャンネル差動入力トランジスタ対はその差を検出することができないので、サンプリング回路として動作させることができない。
【0047】
例えば、図4(a)に示すように、入力データのコモンモードレベルVCMがしきい値電圧VT以上(VCM2)の場合には、Nチャンネル差動入力トランジスタ対は入力信号の差に応じた信号を出力するが、入力データのコモンモードレベルVCMがしきい値電圧VT以下(VCM1)の場合、Nチャンネル差動入力トランジスタ対はいずれもオフ状態であり、入力信号の差に応じた信号は出力されない。
【0048】
そこで、本実施形態では図3に示すように、PMOSトランジスタ23,24及び該差動対に電流を供給するPMOSトランジスタ25からなるPチャンネル差動入力トランジスタ対を、図1のNチャンネル差動入力トランジスタ対(NMOSトランジスタ13,14,11)と並列に接続し、PMOSトランジスタ25のゲート電極には、クロックCLKの反転クロックを入力する。その他の構成は第1の実施形態と同様である。
【0049】
なお、図3では、双安定回路を構成する各CMOSインバータ(PMOSトランジスタ15及びNMOSトランジスタ17、PMOSトランジスタ16及びNMOSトランジスタ18)にそれぞれ電流供給用NMOSトランジスタ21,22が接続されているが、これらのトランジスタは図1のように、一つの電流供給用NMOSトランジスタ12で共有させることができる。また、信号ラッチ動作については第1の実施形態と同様であるので、詳細な動作説明は省略する。
【0050】
本実施形態によれば、図4(b)に示すように、入力コモンモードレベルが、NMOSトランジスタのしきい値よりも小さい場合にはPチャンネル差動入力トランジスタ対が動作し、入力コモンモードレベルが、NMOSトランジスタのしきい値よりも大きく、PMOSトランジスタのしきい値よりも小さい場合には、Pチャンネル差動入力トランジスタ対及びNチャンネル差動入力トランジスタ対が動作し、PMOSトランジスタのしきい値よりも大きい場合には、Nチャンネル差動入力トランジスタ対が動作するので、全ての入力コモンモードレベルにおいて、差動入力トランジスタ対を動作させることが可能となる。
【0051】
図5は、本発明の第3の実施形態を示す回路図である。第2の実施形態では、PMOSトランジスタ23,24及び該差動対に電流を供給するPMOSトランジスタ25からなるPチャンネル差動入力トランジスタ対を、Nチャンネル差動入力トランジスタ対(NMOSトランジスタ13,14,11)と並列に接続したが、本実施形態では、上記Pチャンネル差動入力トランジスタ対における電流供給用PMOSトランジスタ25を省き、PMOSトランジスタ23,24のソース電極を直接高電位電源(VDD)端子に接続している。
【0052】
本実施形態では、PMOSトランジスタ23,24は、入力端子1,2に入力される小振幅データ(IN+,IN−)に対する差動増幅機能はないが、PMOSトランジスタ23,24の各ドレインには、小振幅データ(IN+,IN−)の電位差に対応した電圧差が生ずるので、この電圧差を用いてマスターラッチ部の双安定回路を駆動することによりラッチ動作を行わせることができる。従って、本実施形態でも入力データのコモンモードレベルの拡大が可能である。
【0053】
図6は、本発明の第4の実施形態を示す回路図である。本実施の形態は、入力データの受信にNチャンネル差動入力トランジスタ対を用いた第1の実施形態のマスターラッチ部(以下、NMOS型マスターラッチ部)と、入力データの受信にPチャンネル差動入力トランジスタ対を用いたマスターラッチ部(以下、PMOS型マスターラッチ部)とを並列に接続し、これら2組の出力を平均化することにより、入力データのコモンモードレベルの拡大と、一層の低消費電力化を図っている。
【0054】
図6において、NMOS型マスターラッチ部Aは、第1の実施形態のマスターラッチ部と同一の構成を備えており、一方、PMOS型マスターラッチ部Bは、NMOS型マスターラッチ部AにおけるNMOSトランジスタをPMOSトランジスタに、PMOSトランジスタをNMOSトランジスタに置き換えるとともに、電源端子(高電位電源端子)と接地端子(低電位電源端子)を入れ替えた構成となっている。各マスターラッチ部のクロック端子3a,3bに入力されるクロック信号は、NMOS型マスターラッチ部AとPMOS型マスターラッチ部Bでは互いに反転したクロック信号となっている。
【0055】
スレーブラッチ部を構成するSR−F/F回路は、差動型SR−F/F回路70によって構成されており、そのセット端子にNMOS型マスターラッチ部Aの出力Daが入力され、反転セット端子にPMOS型マスターラッチ部Bの出力Dbが入力され、リセット端子にNMOS型マスターラッチ部Aの出力Da*が入力され、反転リセット端子にPMOS型マスターラッチ部Bの出力Db*が入力される。
【0056】
また、NMOS型マスターラッチ部Aの出力DaとPMOS型マスターラッチ部Bの出力Dbの間およびNMOS型マスターラッチ部Aの出力Da*とPMOS型マスターラッチ部Bの出力Db*の間には、それぞれクロス結合されたインバータ61,62およびインバータ63,64が接続されている。
【0057】
次に、本実施形態のサンプリングレシーバーの動作について、図7に示すタイミングチャートを参照して説明する。
【0058】
最初に端子3aに入力されるクロックCLKaが“L”レベル、端子3bに入力されるクロックCLKbが“H”レベルの状態のとき、NMOSトランジスタ11,12、PMOSトランジスタ51,52はオフ、PMOSトランジスタ19,20、NMOSトランジスタ59,60はオンとなっているので、各マスターラッチ部の差動入力トランジスタ対は電流が供給されないため不動作状態であり、NMOS型マスターラッチ部Aの出力(Da,Da*)はいずれも“H”レベル、PMOS型マスターラッチ部Bの出力(Db,Db*)はいずれも“L”レベルとなり、スレーブラッチ部を構成するSR−F/F回路70の出力(Q,Q*)は変化しない。
【0059】
この状態で、端子3aに入力されるクロックCLKaが“H”レベルに遷移し、端子3bに入力されるクロックCLKbが“L”レベルに遷移すると、NMOSトランジスタ11,12、PMOSトランジスタ51,52はオン、PMOSトランジスタ19,20、NMOSトランジスタ59,60はオフとなるので、各マスターラッチ部を構成する差動入力トランジスタ対及び双安定回路が動作状態となって入力信号のサンプリングが実行される。
【0060】
この時差動入力端子1,2に入力される小振幅データ(IN+,IN−)は、IN+が高レベル、IN−が低レベルであるので、NMOS型マスターラッチ部AのNMOSトランジスタ13を流れる電流は増加してそのドレイン電圧が下降し、NMOSトランジスタ14を流れる電流は減少してそのドレイン電圧は上昇する。
【0061】
その結果、そのゲート電極がNMOSトランジスタ13のドレイン電極と接続されているNMOSトランジスタ18はオフ方向に、PMOSトランジスタ16はオン方向に遷移し、そのゲート電極がNMOSトランジスタ14のドレイン電極と接続されているNMOSトランジスタ17はオン方向に、PMOSトランジスタ15はオフ方向に遷移するので、NMOS型マスターラッチ部Aの出力(Da,Da*)は、出力Daは“H”レベルのままであるが、出力Da*は“L”レベルに遷移し、差動型SR−F/F回路70のリセット端子電圧が立ち下がる。
【0062】
一方、PMOS型マスターラッチ部BのPMOSトランジスタ54を流れる電流は増加してそのドレイン電圧が上昇し、PMOSトランジスタ53を流れる電流は減少してそのドレイン電圧は下降する。その結果、そのゲート電極がPMOSトランジスタ54のドレイン電極と接続されているPMOSトランジスタ57はオフ方向に、NMOSトランジスタ55はオン方向に遷移し、そのゲート電極がPMOSトランジスタ53のドレイン電極と接続されているPMOSトランジスタ58はオン方向に、NMOSトランジスタ56はオフ方向に遷移するので、PMOS型マスターラッチ部Bの出力(Db,Db*)は、出力Dbは“L”レベルのままであるが、出力Db*は“H”レベルに遷移し、差動型SR−F/F回路70の反転リセット端子電圧が立ち上がる。
【0063】
このように、差動型SR−F/F回路70のリセット端子に“H”から“L”に立ち下がる電圧が入力され、反転リセット端子に“L”から“H”に立ち上がる電圧が入力されることにより差動型SR−F/F回路70はリセットされ、出力Qは“L”レベルにラッチされ、出力Q*は“H”レベルにラッチされる。
【0064】
その後、クロックCLKaが“L”レベルに、クロックCLKbが“H”レベルに遷移すると、NMOSトランジスタ11,12、PMOSトランジスタ51,52はオフ、PMOSトランジスタ19,20、NMOSトランジスタ59,60はオンとなるので、各差動入力トランジスタ対及び双安定回路は不動作状態となり、NMOS型マスターラッチ部Aの出力(Da,Da*)はいずれも“H”レベルに、PMOS型マスターラッチ部Bの出力(Db,Db*)はいずれも“L”レベルとなるが、差動型SR−F/F回路70の出力は、出力Qが“L”レベル、出力Q*が“H”レベルにラッチされた状態を維持する。
【0065】
次に、クロックCLKaが“H”レベルに、クロックCLKbが“L”レベルに遷移すると、各差動入力トランジスタ対及び双安定回路が再び動作状態となって入力信号のサンプリングが実行される。この時の差動入力端子1,2に入力される小振幅データ(IN+,IN−)は、IN+が低レベル、IN−が高レベルであるので、NMOS型マスターラッチ部AのNMOSトランジスタ14のドレイン電圧が下降し、NMOSトランジスタ13のドレイン電圧が上昇する。
【0066】
その結果、そのゲート電極がNMOSトランジスタ13のドレイン電極と接続されているNMOSトランジスタ18はオン方向に、PMOSトランジスタ16はオフ方向に遷移し、そのゲート電極がNMOSトランジスタ14のドレイン電極と接続されているNMOSトランジスタ17はオフ方向に、PMOSトランジスタ15はオン方向に遷移するので、NMOS型マスターラッチ部Aの出力(Da,Da*)は、出力Daが“L”レベルに遷移し、出力Da*は“H”レベルのままとなり、差動型SR−F/F回路70のセット端子電圧が立ち下がる。
【0067】
一方、PMOS型マスターラッチ部BのPMOSトランジスタ53を流れる電流は増加してそのドレイン電圧が上昇し、PMOSトランジスタ54を流れる電流は減少してそのドレイン電圧は下降する。その結果、そのゲート電極がPMOSトランジスタ53のドレイン電極と接続されているPMOSトランジスタ58はオフ方向に、NMOSトランジスタ56はオン方向に遷移し、そのゲート電極がPMOSトランジスタ54のドレイン電極と接続されているPMOSトランジスタ57はオン方向に、NMOSトランジスタ55はオフ方向に遷移するので、PMOS型マスターラッチ部Bの出力(Db,Db*)は、出力Db*は“L”レベルのままであるが、出力Dbは“H”レベルに遷移し、差動型SR−F/F回路70の反転セット端子電圧が立ち上がる。
【0068】
このように、差動型SR−F/F回路70のセット端子に“H”から“L”に立ち下がる電圧が入力され、反転セット端子に“L”から“H”に立ち上がる電圧が入力されることにより差動型SR−F/F回路70はセットされ、出力Qは“H”レベルにラッチされ、出力Q*は“L”レベルにラッチされる。
【0069】
その後、クロックCLKaが“L”レベルに、クロックCLKbが“H”レベルに遷移すると、NMOSトランジスタ11,12、PMOSトランジスタ51,52はオフ、PMOSトランジスタ19,20、NMOSトランジスタ59,60はオンとなるので、各差動入力トランジスタ対及び双安定回路は不動作状態となり、NMOS型マスターラッチ部Aの出力(Da,Da*)はいずれも“H”レベルに、PMOS型マスターラッチ部Bの出力(Db,Db*)はいずれも“L”レベルとなるが、差動型SR−F/F回路70の出力は、出力Qが“H”レベル、出力Q*が“L”レベルにラッチされた状態を維持する。
【0070】
以下、同様にして端子3aに入力されるクロックCLKaが“L”レベルから“H”レベルに遷移し、端子3bに入力されるクロックCLKbが“H”レベルから“L”レベルに遷移する毎に、その時点における小振幅データ(IN+,IN−)の状態がCMOSレベルに変換されてラッチされる。
【0071】
NMOS型マスターラッチ部Aの出力DaとPMOS型マスターラッチ部Bの出力Dbの間にクロス結合インバータ61,62を接続し、NMOS型マスターラッチ部Aの出力Da*とPMOS型マスターラッチ部Bの出力Db*の間にクロス結合インバータ63,64を接続することにより、ラッチ特性が更に改善され、一層のコモンモードレベル拡大と低消費電力化を図ることができる。
【0072】
図8は、第4の実施形態におけるコモンモードレベル拡大の効果を示す概念図を示しており、図8(a)は、第1の実施形態の場合のラッチ動作範囲を示している。第1の実施形態では、NMOS型マスターラッチ部のみが接続されているので、コモンモードレベルがNMOSトランジスタのしきい値以下となるとラッチ動作が行われなくなる。
【0073】
一方、第2あるいは第3実施態様のように、NMOS型マスターラッチ部にPチャンネル差動入力トランジスタ対を付加したり、あるいはNMOS型マスターラッチ部とPMOS型マスターラッチ部を並列接続することにより動作可能なコモンモードレベルが拡大する。さらに、上記クロス結合型インバータ61,62および63,64を接続することにより、NMOS型マスターラッチ部とPMOS型マスターラッチ部との間でラッチ動作が相補的に実行されるので、図8(b)に実線で示すように良好なコモンモードレベル/ラッチ特性が得られる。
【0074】
図9は、第4の実施形態における低消費電力効果を示すグラフであり、図9(a)は、第1の実施形態の消費電力特性を示し、図9(b)は、第4の実施形態の消費電力特性を示している。第4の実施形態では、2組のクロス結合型インバータにより出力パルスの駆動能力が平均化され、消費電力のコモンモードレベル依存性が低下するために、結果としてより低消費電力化が図られる。
【0075】
【発明の効果】
本発明の第1の実施形態によれば、外部からのデータが入力される差動入力トランジスタ対の出力と、マスターラッチ部でのラッチ動作を行う双安定回路の出力とが並列に接続されるので、サンプリング信号を出力する出力端子の出力インピーダンスを低下することができる。その結果、その駆動能力が大きくなってラッチの立ち下がり遅延時間を小さくすることができるので、ラッチおよびサンプリングレシーバー動作の高速化を図ることができる。
【0076】
また、本発明の第2乃至第4の実施形態によれば、上記高速化に加えて、コモンモードレベルの拡大、あるいは更なる低消費電力化を図ることができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態を示す回路図である。
【図2】本発明の動作を説明するためのタイミングチャートである。
【図3】本発明の第2の実施形態を示す回路図である。
【図4】第2の実施形態の動作を説明するための図である。
【図5】本発明の第3の実施形態を示す回路図である。
【図6】本発明の第4の実施形態を示す回路図である。
【図7】第4の実施形態の動作を説明するためのタイミングチャートである。
【図8】本発明におけるコモンモード拡大効果を説明するための図である。
【図9】本発明における消費電力を説明するための図である。
【図10】従来例を示す回路図である。
【図11】従来例の動作を説明するためのタイミングチャートである。
【符号の説明】
1,2,31,32 入力端子
3,3a,3b,33 クロック入力端子
4,5 ラッチ出力端子
6,36 電源端子(高電位電源端子)
7,37 接地端子(低電位電源端子)
11〜14,17,18,21,22,40〜44,49,55,56,59,60 NMOSトランジスタ
15,16,19,20,23〜25,45〜48,51〜54,57,58PMOSトランジスタ
50 SR−F/F回路
26,27,61〜64 インバータ
70 差動型SR−F/F回路
A NMOS型マスターラッチ部
B PMOS型マスターラッチ部
Claims (7)
- 小振幅データを取り込んでCMOSへのレベル変換を行うマスターラッチ部と、前記マスターラッチ部の出力を保持するスレーブラッチ部とからなるサンプリングレシーバーにおいて、
前記マスターラッチ部は、ソース電極が共通接続されてクロック信号により動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のNMOSトランジスタからなるNチャンネル差動入力トランジスタ対と、前記クロック信号により動作制御され、PMOSトランジスタ及びNMOSトランジスタとからなる2つのCMOSインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記Nチャンネル差動入力トランジスタ対のドレイン電極と前記双安定回路の出力端子が、前記スレーブラッチ部に対して並列に接続されていることを特徴とする高速サンプリングレシーバー。 - 前記マスターラッチ部は、ソース電極が共通接続されて前記クロック信号の反転クロックにより動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のPMOSトランジスタからなるPチャンネル差動入力トランジスタ対を備え、前記双安定回路の出力端子と前記Nチャンネル差動入力トランジスタ対の各ドレイン電極及び前記Pチャンネル差動入力トランジスタ対の各ドレイン電極が前記スレーブラッチ部に対して並列に接続されていることを特徴とする請求項1記載の高速サンプリングレシーバー。
- 前記マスターラッチ部は、ゲート電極が前記Nチャンネル差動入力トランジスタ対における各NMOSトランジスタのゲート電極と接続され、ドレイン電極が対応する前記NMOSトランジスタのドレイン電極と接続され、ソース電極が高電位側電源端子に接続された一対のPMOSトランジスタを備えていることを特徴とする請求項1記載の高速サンプリングレシーバー。
- 前記スレーブラッチ部は、セットリセット型フリップフロップ回路によって構成され、前記マスターラッチ部の一方の出力端子がセット端子に接続され、他方の出力端子がリセット端子に接続されていることを特徴とする請求項1〜3のいずれかに記載の高速サンプリングレシーバー。
- 小振幅データを取り込んでCMOSへのレベル変換を行うマスターラッチ部と、前記マスターラッチ部の出力を保持するスレーブラッチ部とからなるサンプリングレシーバーにおいて、
前記マスターラッチ部は、
ソース電極が共通接続されてクロック信号により動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のNMOSトランジスタからなるNチャンネル差動入力トランジスタ対と、前記クロック信号により動作制御され、PMOSトランジスタ及びNMOSトランジスタとからなる2つのCMOSインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記双安定回路の出力端子と前記Nチャンネル差動入力トランジスタ対の各ドレイン電極とが前記スレーブラッチ部に対して並列に接続されたNMOS型マスターラッチ部と、
ソース電極が共通接続されて前記クロック信号の反転クロックにより動作制御されるとともに各ゲート電極に前記小振幅データが入力され、各ドレイン電極から差動信号を出力する一対のPMOSトランジスタからなるPチャンネル差動入力トランジスタ対と、前記クロック信号の反転クロックにより動作制御され、PMOSトランジスタ及びNMOSトランジスタとからなる2つのCMOSインバータが互いに交差接続されることにより双安定動作を行ってマスターラッチ信号を出力する双安定回路とを備え、かつ、前記双安定回路の出力端子と前記Pチャンネル差動入力トランジスタ対の各ドレイン電極とが前記スレーブラッチ部に対して並列に接続されたPMOS型マスターラッチ部と、
を備えていることを特徴とする高速サンプリングレシーバー。 - 前記NMOS型マスターラッチ部の出力と前記PMOS型マスターラッチ部の出力端子間であって、かつ互いに相補関係にあるラッチ信号を出力する出力端子間に、クロス結合されたインバータを接続したことを特徴とする請求項5記載の高速サンプリングレシーバー。
- 前記スレーブラッチ部は、差動型のセットリセット型フリップフロップ回路によって構成され、前記NMOS型マスターラッチ部の一方の出力端子がセット端子に接続され、他方の出力端子がリセット端子に接続されるとともに、前記PMOS型マスターラッチ部の一方の出力端子が反転セット端子に接続され、他方の出力端子が反転リセット端子に接続されていることを特徴とする請求項5または6記載の高速サンプリングレシーバー。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001267001A JP4680448B2 (ja) | 2001-09-04 | 2001-09-04 | 高速サンプリングレシーバー |
KR10-2002-0052772A KR100472836B1 (ko) | 2001-09-04 | 2002-09-03 | 고속 샘플링 수신기 |
US10/232,657 US6922083B2 (en) | 2001-09-04 | 2002-09-03 | High speed sampling receiver with reduced output impedance |
EP02019669A EP1289146B1 (en) | 2001-09-04 | 2002-09-03 | High speed sampling receiver with reduced output impedance |
TW091120247A TW560129B (en) | 2001-09-04 | 2002-09-04 | High speed sampling receiver with reduced output impedance |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001267001A JP4680448B2 (ja) | 2001-09-04 | 2001-09-04 | 高速サンプリングレシーバー |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003078407A JP2003078407A (ja) | 2003-03-14 |
JP4680448B2 true JP4680448B2 (ja) | 2011-05-11 |
Family
ID=19093197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001267001A Expired - Fee Related JP4680448B2 (ja) | 2001-09-04 | 2001-09-04 | 高速サンプリングレシーバー |
Country Status (5)
Country | Link |
---|---|
US (1) | US6922083B2 (ja) |
EP (1) | EP1289146B1 (ja) |
JP (1) | JP4680448B2 (ja) |
KR (1) | KR100472836B1 (ja) |
TW (1) | TW560129B (ja) |
Families Citing this family (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6819159B1 (en) * | 2003-04-29 | 2004-11-16 | International Business Machines Corporation | Level shifter circuit |
US7570508B2 (en) | 2003-12-22 | 2009-08-04 | Hewlett-Packard Development Company, L.P. | Method and apparatus for reducing soft errors |
EP1715584A4 (en) * | 2005-02-17 | 2008-01-02 | Matsushita Electric Ind Co Ltd | CIRCUIT FOR LEVEL SHIFT AND WITH SUCH EQUIPPED INTEGRATED SEMICONDUCTOR CIRCUIT |
US7443223B2 (en) * | 2006-08-31 | 2008-10-28 | Freescale Semiconductor, Inc. | Level shifting circuit |
JP4673872B2 (ja) * | 2007-06-29 | 2011-04-20 | 富士通テン株式会社 | インタフェース回路 |
KR100995656B1 (ko) * | 2007-09-04 | 2010-11-19 | 주식회사 하이닉스반도체 | 리시버 회로 |
US20090108880A1 (en) * | 2007-10-24 | 2009-04-30 | Agere Systems Inc. | Systems, Circuits and Methods for Extended Range Input Comparison |
US8970272B2 (en) * | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
JP5244233B2 (ja) | 2008-06-06 | 2013-07-24 | エルエスアイ コーポレーション | 同期タイミング再設定アナログ−デジタル変換のためのシステム及び方法 |
US8121186B2 (en) | 2008-06-06 | 2012-02-21 | Lsi Corporation | Systems and methods for speculative signal equalization |
CN101821952B (zh) | 2008-06-06 | 2014-02-26 | Lsi公司 | 用于基于锁存器的模数转换的系统和方法 |
US8179165B2 (en) * | 2009-04-27 | 2012-05-15 | Oracle America, Inc. | Precision sampling circuit |
US8574960B2 (en) | 2010-02-03 | 2013-11-05 | Stats Chippac, Ltd. | Semiconductor device and method of forming cavity adjacent to sensitive region of semiconductor die using wafer-level underfill material |
US8193961B2 (en) | 2010-09-23 | 2012-06-05 | Lsi Corporation | Systems and methods for enhancing analog to digital conversion resolution |
JP5589853B2 (ja) | 2011-01-05 | 2014-09-17 | 富士通セミコンダクター株式会社 | レベル変換回路及び半導体装置 |
US8659337B2 (en) * | 2011-07-21 | 2014-02-25 | Nvidia Corporation | Latch circuit with a bridging device |
US8885386B2 (en) * | 2012-10-24 | 2014-11-11 | Samsung Electronics Co., Ltd. | Write driver in sense amplifier for resistive type memory |
US20150229327A1 (en) * | 2014-02-12 | 2015-08-13 | Fujitsu Limited | Multiplexer |
KR102429421B1 (ko) * | 2018-02-14 | 2022-08-04 | 에스케이하이닉스 주식회사 | 버퍼 회로, 이를 이용하는 클럭 분주 회로 및 반도체 장치 |
US10566959B1 (en) * | 2018-10-24 | 2020-02-18 | Samsung Electronics Co., Ltd. | Sense amplifier flip-flop and method for fixing setup time violations in an integrated circuit |
KR102618521B1 (ko) * | 2019-02-18 | 2023-12-28 | 에스케이하이닉스 주식회사 | 래치 비교기, 상기 래치 비교기를 이용하는 클럭 생성 회로 및 반도체 장치 |
CN111585546B (zh) * | 2020-04-09 | 2022-06-07 | 北京大学 | 基于阻变存储器的非挥发性锁存器电路及操作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000114941A (ja) * | 1998-10-06 | 2000-04-21 | Hitachi Ltd | 電圧比較器及びa/d変換器 |
JP2000196680A (ja) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | レシ―バ回路および信号伝送システム |
JP2001103098A (ja) * | 1999-09-28 | 2001-04-13 | Fujitsu Ltd | レシーバ、トランシーバ回路および信号伝送システム |
JP2001186197A (ja) * | 1999-10-14 | 2001-07-06 | Matsushita Electric Ind Co Ltd | 電流ドライバ回路 |
JP2004007821A (ja) * | 2000-02-10 | 2004-01-08 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4550326A (en) | 1983-05-02 | 1985-10-29 | Hewlett-Packard Company | Fluidic tuning of impulse jet devices using passive orifices |
US5049760A (en) * | 1990-11-06 | 1991-09-17 | Motorola, Inc. | High speed complementary flipflop |
US5311070A (en) * | 1992-06-26 | 1994-05-10 | Harris Corporation | Seu-immune latch for gate array, standard cell, and other asic applications |
US5408138A (en) * | 1993-10-04 | 1995-04-18 | Motorola, Inc. | Flip flop circuit and method therefor |
US5552737A (en) * | 1994-07-11 | 1996-09-03 | International Business Machines Corporation | Scannable master slave latch actuated by single phase clock |
JP3114649B2 (ja) | 1997-04-18 | 2000-12-04 | 日本電気株式会社 | ラッチ回路 |
US5844428A (en) * | 1997-05-02 | 1998-12-01 | Integrated Silicon Solution Inc. | Driver circuit for use with a sensing amplifier in a memory |
JP3582967B2 (ja) * | 1997-09-26 | 2004-10-27 | 株式会社東芝 | クロック信号レベル変換機能付ラッチ回路及びフリップフロップ回路 |
JP3183260B2 (ja) * | 1998-06-17 | 2001-07-09 | 日本電気株式会社 | スキャンフリップフロップ回路 |
US6201418B1 (en) * | 1998-08-13 | 2001-03-13 | Compaq Computer Corporation | Differential sense amplifier with reduced hold time |
JP3449465B2 (ja) * | 1998-10-07 | 2003-09-22 | 富士通株式会社 | 入力回路及び半導体集積回路装置 |
US6107853A (en) * | 1998-11-09 | 2000-08-22 | Texas Instruments Incorporated | Sense amplifier based flip-flop |
JP3510507B2 (ja) * | 1998-11-27 | 2004-03-29 | Necマイクロシステム株式会社 | ラッチ回路 |
KR100299050B1 (ko) * | 1999-06-18 | 2001-11-01 | 정명식 | 상보 게이트-소스 클럭구동회로와 이를 적용한 플립플롭 |
KR20010054850A (ko) * | 1999-12-08 | 2001-07-02 | 윤종용 | 고속 다이나믹 래치 |
KR100355227B1 (ko) * | 2000-01-06 | 2002-10-11 | 삼성전자 주식회사 | 데이터 수신기 |
US6445210B2 (en) * | 2000-02-10 | 2002-09-03 | Matsushita Electric Industrial Co., Ltd. | Level shifter |
US6400199B1 (en) * | 2001-04-16 | 2002-06-04 | Silicon Integrated Systems Corporation | Fully differential double edge triggered flip-flop |
US6573775B2 (en) * | 2001-10-30 | 2003-06-03 | Integrated Device Technology, Inc. | Integrated circuit flip-flops that utilize master and slave latched sense amplifiers |
-
2001
- 2001-09-04 JP JP2001267001A patent/JP4680448B2/ja not_active Expired - Fee Related
-
2002
- 2002-09-03 EP EP02019669A patent/EP1289146B1/en not_active Expired - Fee Related
- 2002-09-03 KR KR10-2002-0052772A patent/KR100472836B1/ko not_active IP Right Cessation
- 2002-09-03 US US10/232,657 patent/US6922083B2/en not_active Expired - Lifetime
- 2002-09-04 TW TW091120247A patent/TW560129B/zh not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000114941A (ja) * | 1998-10-06 | 2000-04-21 | Hitachi Ltd | 電圧比較器及びa/d変換器 |
JP2000196680A (ja) * | 1998-12-25 | 2000-07-14 | Fujitsu Ltd | レシ―バ回路および信号伝送システム |
JP2001103098A (ja) * | 1999-09-28 | 2001-04-13 | Fujitsu Ltd | レシーバ、トランシーバ回路および信号伝送システム |
JP2001186197A (ja) * | 1999-10-14 | 2001-07-06 | Matsushita Electric Ind Co Ltd | 電流ドライバ回路 |
JP2004007821A (ja) * | 2000-02-10 | 2004-01-08 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
Also Published As
Publication number | Publication date |
---|---|
EP1289146A3 (en) | 2005-07-06 |
KR20030020844A (ko) | 2003-03-10 |
KR100472836B1 (ko) | 2005-03-10 |
EP1289146A2 (en) | 2003-03-05 |
TW560129B (en) | 2003-11-01 |
JP2003078407A (ja) | 2003-03-14 |
US6922083B2 (en) | 2005-07-26 |
US20030062939A1 (en) | 2003-04-03 |
EP1289146B1 (en) | 2012-03-21 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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RD01 | Notification of change of attorney |
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A977 | Report on retrieval |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 3 |
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S531 | Written request for registration of change of domicile |
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R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |