KR100355227B1 - 데이터 수신기 - Google Patents

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Abstract

수신되는 입력데이터와 비교되는 기준전압의 레벨을 안정화시키는 데이터 수신기가 개시된다. 본 발명은 클럭신호에 응답하여 입력데이터와 기준전압을 비교하여 그 비교결과를 증폭하는 차동증폭형 플립플롭과, 클럭신호에 응답하여 차동증폭형 플립플롭의 출력에 따라 입력데이터의 로직레벨을 저장하는 래치와, 반전클럭신호에 응답하여 차동증폭형 플립플롭 동작에 의하여 생기는 기준전압의 변동을 상쇄시키는 역커플링회로를 구비한다. 본 발명의 데이터 수신기는 기준전압의 레벨이 변동 없이 안정적으로 유지되어 입력데이터을 기준전압과 비교한 후 그 결과로 해당 로직레벨을 출력하며, 데이터 수신기의 동작상 DC 전력소모가 일어나지 않는다.

Description

데이터 수신기{Data receiver}
본 발명은 반도체 집적회로에 관한 것으로서, 특히 입력데이터를 수신하는 데이터 수신기에 있어서 입력데이터와 비교되는 기준전압의 레벨을 안정화시키는 방법에 관한 것이다.
도 1은 종래의 데이터 수신기를 나타내는 도면이다. 도 1의 데이터 수신기는JSSC(NOV.1998) 저널에서 B. Lau 등이 "A 2.6-GByte/s multipurpose Chip-to-Chip interface" 논문에 발표한 회로이다.
데이터 수신기(10)는 제1, 제2 및 제3 스테이지(11,12,13)를 구비한다. 제1 스테이지(11)는 입력데이터(DIN)와 기준전압(VREF)을 비교하는 비교기로 구성되고, 제2 스테이지(12)는 제1 스테이지(11)의 비교결과를 감지증폭하는 센스앰플리파이어 플립플롭(sense amplifier flip-flop:이하 'SAFF'라고 칭함)로 구성되며, 제3 스테이지(13)는 제2 스테이지(12)의 출력을 래치하는 S-R 래치로 구성된다.
제1 스테이지(11)는 바이어스전압(BIAS)에 의하여 비교기가 인에이블되어, 수신되는 입력데이터(DIN)와 기준전압(VREF)의 차를 비교하게 된다. 그래서, 기준전압(VREF)은 그 전압레벨의 변동(fluctuation)없이 안정적이어야 한다. 기준전압(VREF) 및 바이어스전압(BIAS)은 통상 전압발생기에서 제공되는 소정의 전압레벨을 갖는 DC 레벨들이다. 제2 스테이지(12)는 클럭신호(CLK)에 응답하여 SAFF가 인에이블되어, 제1 스테이지(11)의 비교된 결과를 충분히 증폭하게 되고, 제3 스테이지(13)는 S-R 래치에 의하여 제2 스테이지(12)의 출력을 안정적으로 래치하게 된다.
제1 스테이지(11)의 비교기 동작상 기준전압(VREF)은 그 전압레벨 변동 없이 안정적이어야 하기 때문에, 이를 고려하여 전압발생기는 기준전압(VREF)의 전압레벨을 일정하게 발생시킨다. 그러나, 전압발생기에서 발생된 일정 레벨의 기준전압(VREF)은 제1 스테이지로 인가되면서 그 전압레벨이 변동된다.
즉, 바이어스전압(BIAS)이 인가되면서 제1 스테이지의 비교기 동작이 일어날때, 기준전압(VREF) 라인과 기준전압(VREF)이 인가되는 NMOS 트랜지스터(MN)의 드레인(X) 및 소스(Y) 사이의 커플링 커패시터(coupling capacitor)에 의하여 기준전압(VREF)의 전압레벨이 변동된다. 이 커플링 커패시터는 트랜지스터의 제조 공정상 불가피하게 기생적으로 발생되는 것으로, 게이트-드레인 및 게이트-소스 사이의 커패시터를 의미한다.
이러한 커플링 커패시터에 의해 기준전압(VREF)의 전압레벨이 변동되는 폭을 일명 킥-백 노이즈(kick-back noise)라고 한다. 킥-백 노이즈는 커플링 커패시터의 영향에 의해서 발생된다. 이 킥-백 노이즈를 줄이기 위한 방법으로 기준전압(VREF) 라인과 접지전압(VSS) 사이에 션트커패시터(shunt capacitor)를 연결하는 방법이 있다. 션트커패시터는 커플링 커패시터의 커패시턴스에 비하면 비교적 큰 커패시턴스를 가지도록 설정되어, 커플링커패시터에 의하여 기준전압(VREF) 라인에 생기는 킥-백 노이즈 현상을 줄이는 역할을 한다.
그런데, 션트커패시터가 커지게 되면, 접지전원(VSS)의 전압 바운스가 기준전압(VREF)에 크게 커플링되는 문제점이 발생한다.
이러한 기준전압(VREF) 라인의 전압레벨 변동은 입력데이터의 전압레벨을 비교하는 데 있어 동작 속도를 저해하거나 오동작을 유발할 수도 있다.
따라서, 접지전압의 바운스와 킥-백 노이즈 등으로 인한 기준전압(VREF)의 레벨 변동을 방지하여 안정적으로 동작하는 데이터 수신기가 요구된다.
본 발명의 목적은 킥-백 노이즈 등으로 인한 기준전압(VREF)의 레벨 변동을방지하여 안정적으로 동작하는 데이터 수신기를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 데이터 수신기를 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 데이터 수신기를 나타내는 도면이다.
도 3은 도 2의 차동증폭형 데이터 수신기에서 기준전압의 커플링 노이즈(coupling noise)를 모델링한 회로도이다.
도 4는 도 2의 데이터 수신기 내 역커플링회로를 모델링한 회로도이다.
도 5는 도 2의 데이터 수신기의 채용여부에 따른 기준전압의 변동을 시뮬레이션한 결과이다.
상기 목적을 달성하기 위한 본 발명은 클럭신호에 응답하여 입력데이터를 수신하는 데이터 수신기에 있어서 상기 클럭 신호에 응답하여 상기 입력데이터와 기준 전압을 비교한 후 그 비교 결과를 증폭하여 상기 입력데이터의 로직레벨을 저장하는 수신기로서, 전원 전압과 접지 전압 사이에 직렬 연결되며 상기 기준 전압이 인가되는 제 1 소자와 상기 클럭 신호가 인가되는 제 2 및 제 3 소자, 상기 제 1 소자와 상기 제 3 소자 사이에 연결되는 제 4 소자로 이루어지는 킥-백 노이즈 커플링 패스를 구비하는 상기 수신기 및 상기 전원 전압과 상기 접지 전압 사이에 직렬 연결되며, 상기 제 1 소자에 반대로 대응되며 상기 기준 전압을 수신하는 역 제 1 소자, 상기 제 2 및 제 3 소자에 반대로 대응되며 상기 클럭 신호의 반전 신호를 수신하는 역 제 2 및 제 3 소자, 상기 제 4 소자에 반대로 대응되는 역 제 4 소자를 구비하며, 상기 클럭 신호의 반전 신호에 응답하여 상기 기준 전압의 변동을 억제하는 역 커플링회로를 구비하는 것을 특징으로 한다.
상기 수신기는 반전클럭신호에 응답하여 전원전압레벨로 상기 데이터 수신기를 초기화시키는 제1 및 제2 프리차아징부들과, 상기 제1 및 제2 프리차아징부들에 각각 연결되고, 서로의 출력이 서로의 입력으로 교차연결된(cross coupled)된 인버터들과, 상기 인버터들 각각의 출력에 연결되고 상기 입력데이터와 상기 기준전압에 의하여 각각 제어되는 비교 트랜지스터들과, 상기 비교 트랜지스터들과 접지전원 사이에 연결되고 상기 클럭신호에 의하여 제어되는 스위칭 트랜지스터를 구비한다.
상기 역커플링회로는 전원전압이 소스에 연결되고, 게이트에 연결되는 상기 반전클럭신호에 의하여 제어되는 제1 트랜지스터와, 상기 제1 트랜지스터의 드레인에 소스가 연결되고, 게이트에 연결되는 상기 기준전압에 의하여 제어되는 제2 트랜지스터와, 상기 제2 트랜지스터의 드레인에 소스가 연결되고, 게이트와 드레인이 연결된 다이오드형 제3 트랜지스터와, 상기 제3 트랜지스터의 드레인에 드레인이 연결되고, 소스에 접지전원이 연결되며 게이트에 연결되는 상기 반전클럭신호에 의하여 제어되는 제4 트랜지스터를 구비한다.
이와 같은 본 발명의 데이터 수신기는 기준전압의 레벨이 변동 없이 안정적으로 유지되어 입력데이터(DIN)을 기준전압(VREF)과 비교하여 그 결과로 해당 로직레벨을 출력하며, 데이터 수신기의 동작상 DC 전력소모가 일어나지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 데이터 수신기를 나타내는 도면이다. 도 2의 데이터 수신기(100)는 차동증폭형 플립플롭(20), S-R 래치(30) 및 역커플링회로(40)를 구비한다.
차동증폭형 플립플롭(20)은 클럭신호(CLK)에 응답하여 수신되는 입력데이터(DIN)와 기준전압(VREF)을 서로 비교한다. 차동증폭형 플립플롭(20)에는 클럭신호(CLK)에 응답하는 제1 및 제2 프리차아징부들(21,24)과 비교기(CMP)를 구비한다. 비교기(CMP)는 제1 및 제2 프리차아징부들(21,24)에 각각 연결되는 크로스커플(cross coupled)된 인버터들(INV1,INV2), 각 인버터들(INV1,INV2)의 출력에 연결되고 입력데이터(DIN)와 기준전압(VREF)에 의하여 제어되는 비교 트랜지스터들(27,28) 및 비교 트랜지스터들(27,28)과 접지전원(VSS) 사이에 연결되고 클럭신호(CLK)에 의하여 인에이블되는 스위칭 트랜지스터(29)을 구비한다.
S-R 래치(30)는 도 1의 제3 스테이지를 구성하는 S-R 래치와 구성 및 기능에서 거의 동일하여 이를 블락으로 나타낸다. S-R 래치(30)의 동작은 셋트단자(S)로로직 하이레벨이 입력되면 출력신호(OUT)는 로직 하이레벨로 셋팅되고 리셋단자(R)로 로직 하이레벨이 입력되면 출력신호(OUT)는 로직 로우레벨로 리셋된다.
역커프링회로(40)는 반전클럭신호(/CLK)에 의하여 제어되는 제1 PMOS 트랜지스터(41), 기준전압(VREF)에 의하여 제어되는 제2 PMOS 트랜지스터(42), 다이오드형 제3 PMOS 트랜지스터(43) 및 반전클럭신호(/CLK)에 의하여 제어되는 제4 NMOS 트랜지스터(44)를 포함한다. 이들 제1 내지 제4 트랜지스터들(41,42,43,44)은 전원전압(VDD)과 접지전압(VSS) 사이에 순차적으로 직렬연결되어 있다.
즉, 역커프링회로(40)는 전원전압이 소스에 연결되고, 게이트에 연결되는 반전클럭신호에 의하여 제어되는 제1 PMOS 트랜지스터(41)와, 제1 트랜지스터의 드레인에 소스가 연결되고 게이트에 연결되는 기준전압에 의하여 제어되는 제2 PMOS 트랜지스터(42)와, 제2 트랜지스터의 드레인에 소스가 연결되고, 게이트와 드레인이 연결된 다이오드형 제3 PMOS 트랜지스터(43)와, 제3 트랜지스터의 드레인에 드레인이 연결되고 소스에 접지전원이 연결되며 게이트에 연결되는 반전클럭신호에 의하여 제어되는 제4 트랜지스터(44)로 구성된다.
이러한 데이터 수신기(100)의 동작을 살펴보면 다음과 같다.
먼저, 입력데이터(DIN)의 전압레벨이 기준전압(VREF)의 레벨보다 낮은 경우를 가정하자. 클럭신호(CLK)의 하강에지에 응답하여 제1 및 제2 프리차아지징부들(21,24)이 턴온되어 노드 N1 및 N2는 전원전압(VDD) 레벨이 된다. 이 때 비교기(CMP) 내 스위칭 트랜지스터(29)는 턴오프 상태로 비교기(CMP)는 동작하지 않는다. 이 후, 클럭신호(CLK)의 상승에지에 응답하여 스위칭 트랜지스터(29)가 턴온되어 비교기(CMP)가 인에이블된다. 입력데이터(DIN)가 기준전압(VREF) 보다 낮기 때문에, 제1 비교 트랜지스터(27)를 통해 흐르는 전류(I1)는 제2 비교 트랜지스터(28)를 통해 흐르는 전류(I2) 보다 작다.
즉, 제2 비교 트랜지스터(28)를 통해 흐르는 전류(I2)가 상대적으로 크기 때문에 노드 N2의 전압레벨이 낮아진다. 낮아진 노드 N2의 전압레벨은 비교기(CMP) 내 크로스 커플된 제1 인버터(INV1)로 입력되어 노드 N1의 전압레벨을 높인다. 높아진 노드 N1의 전압레벨은 비교기(CMP) 내 크로스 커플된 제2 인버터(INV2)로 입력되어 노드 N2의 전압레벨을 더욱 낮춘다. 이러한 동작의 반복으로 노드 N1은 로직 하이레벨이 되고 노드 N2는 로직 로우레벨이 된다.
로직 하이레벨의 노드 N1이 S-R 래치(30)의 리셋단자(R)로 입력되어 출력신호(OUT)는 로직 로우레벨로 리셋된다. 이는 입력데이터(DIN)가 기준전압(VREF) 보다 낮다는 가정과 잘 부합하여 데이터 수신기(100)의 출력이 로직 로우레벨로 나타나는 것이다.
다음으로, 입력데이터(DIN)의 전압레벨이 기준전압(VREF)의 레벨보다 높을 경우에는 제1 비교 트랜지스터(27)를 통해 흐르는 전류(I1)가 제2 비교 트랜지스터(28)를 통해 흐르는 전류(I2) 보다 크다. 그래서, 노드 N1의 전압레벨이 낮아진다. 낮아진 노드 N1의 전압레벨은 비교기(CMP) 내 크로스 커플된 제2 인버터(INV2)로 입력되어 노드 N2의 전압레벨을 높이고, 높아진 노드 N2의 전압레벨은 크로스 커플된 제1 인버터(INV1)로 입력되어 노드 N1의 전압레벨을 더욱 낮춘다. 이러한 동작의 반복으로 노드 N1은 로직 로우레벨이 되고 노드 N2는 로직 하이레벨이 된다.
로직 하이레벨의 노드 N2가 S-R 래치(30)의 셋트단자(S)로 입력되어 출력신호(OUT)는 로직 하이레벨로 셋트된다. 이는 입력데이터(DIN)가 기준전압(VREF) 보다 높다는 가정과 잘 부합하여 데이터 수신기(100)의 출력이 로직 하이레벨로 나타나는 것이다.
이와 같은 데이터 수신기(100)의 동작는 종래의 데이터 수신기(10, 도 1)가 바이어스전압(BIAS)에 의하여 인에이블되어 동작되던 것에 비하여 바이어스전압(BIAS) 없이도 동작 가능하기 때문에, 바이어스전압(BIAS)으로 인해 생기던 DC 전력 소모가 일어나지 않는다.
도 3은 도 2의 데이터 수신기(100)에서 기준전압(VREF) 라인에 생기는 킥-백 노이즈의 커플링 패스를 모델링한 회로도이다. 도 3은 클럭신호(CLK)의 하강에지 시 기준전압(VREF) 라인과 연결되는 패스를 모델링한 것이다. 즉, 제2 프리차아징부(24), 제2 인버터(INV2) 내 NMOS 트랜지스터(26), 제2 비교 트랜지스터(28) 및 스위칭 트랜지스터(29)가 직렬로 연결된 하나의 패스를 형성한다. 여기에서, 제2 인버터(INV2) 내 NMOS 트랜지스터(26)는 다이오드형으로 연결되어 있는 데, 이는 클럭신호(CLK)의 하강에지 시 프리차아징부(21,24)에 의하여 도 2의 노드 N1과 노드 N2의 전압레벨이 서로 같기 때문에 드레인과 게이트가 서로 연결된 다이오드형으로 모델링된 것이다.
이 커플링 패스 모델링에서, 제2 비교 트랜지스터(28)의 게이트-드레인 및게이트-소스 사이에 기생 커플링 커패시터가 존재한다. 이 기생 커플링 커패시터에 의하여 기준전압(VREF) 라인의 전압레벨에 변동이 생긴다. 즉, 노드 a 및 b의 전압레벨의 변화량에 따라 이에 커플링되어 기준전압(VREF)의 전압레벨이 변동하게 된다.
노드 a의 전압변화를 살펴보면, 초기의 0 전압레벨에서 클럭신호(CLK)의 하강에지시에는 전원전압(VDD)에서 제2 인버터(INV2) 내 NMOS 트랜지스터(26)의 문턱전압(Vtn)을 뺀 전압레벨(VDD-Vtn)로 변화된다. 따라서, 노드 a의 전압변화량(△a)은 VDD-Vtn-0, 즉 VDD-Vtn이다. 노드 b의 전압변화를 살펴보면, 초기의 0 전압레벨에서 클럭신호(CLK)의 하강에지시에는 스위칭 트랜지스터(29)가 턴오프되므로 기준전압(VREF)에서 비교 트랜지스터(28)의 문턱전압(Vtn)을 뺀 전압레벨(VREF-Vtn)로 변화된다. 따라서, 노드 b의 전압변화량(△b)은 VREF-Vtn-0, 즉 VREF-Vtn이다.
그리하여, 노드 a 및 b의 전압변화량의 합(△a+△b) 즉, VDD+VREF-2Vtn이 커플링 커패시터를 통하여 기준전압(VREF)의 전압레벨을 변화시키게 된다. 예컨대, VDD=2.5V, VREF=1.25V, Vtn=0.5V라고 가정하면, 커플링 커패시터를 통해 기준전압의 레벨을 변동시키는 총 전압변화량은 2.75V가 된다.
도 4는 도 3의 모델링에서 나타나는 기준전압(VREF)의 레벨 변화를 역커플링회로(40)에 의하여 상쇄시키는 커플링 패스를 모델링한 회로도이다. 이 커플링 패스 모델링에서, 제2 PMOS 트랜지스터(42)의 게이트-드레인 및 게이트-소스 사이의 기생 커플링 커패시터가 존재한다. 이 기생 커플링 커패시터에 의해서도기준전압(VREF) 라인의 전압레벨에 변동이 생기는데, 이는 도 3의 모델링에서 보여준 기준전압(VREF)의 레벨 변화를 상쇄시키는 역할을 한다.
노드 c 및 d의 전압레벨의 변화량에 따라 이에 커플링되어 기준전압(VREF)의 전압레벨이 변동하게 된다. 노드 c의 전압변화를 살펴보면, 초기의 전원전압(VDD) 레벨에서 클럭신호(CLK)의 하강에지시에는 제1 PMOS 트랜지스터가 턴오프되므로 기준전압(VREF)에서 제2 PMOS 트랜지스터(42)의 문턱전압(Vtp)을 더한 전압레벨(VREF+｜Vtp｜)로 변화된다. 따라서, 노드 c의 전압변화량(△c)은 VREF+｜Vtp｜-VDD 이다. 노드 d의 전압변화를 살펴보면, 초기의 전원전압(VDD) 레벨에서 클럭신호(CLK)의 하강에지시에는 제4 트랜지스터(44)가 턴온되므로 제3 PMOS 트랜지스터(43)의 문턱전압(Vtp)으로 변화된다. 따라서, 노드 d의 전압변화량(△d)은 ｜Vtp｜-VDD 이다.
그리하여, 노드 c 및 d의 전압변화량의 합(△c+△d), 즉 VREF+2｜Vtp｜-2VDD 가 커플링 커패시터를 통하여 기준전압(VREF)의 전압레벨을 변화시키게 된다. 앞서 설정된 전원전압(VDD) 및 기준전압(VREF) 값들을 인용하고 ｜Vtp｜=0.5V 라고 설정하면, 이 값은 -2.75V 정도가 된다.
따라서, 도 3의 모델링에서 보여준 기준전압(VREF)의 레벨을 변화시키는 노드 a 및 b의 총 전압변화량(△a+△b), 2.75V는 도 4의 역커플링회로의 모델링에서 보여주는 기준전압(VREF)의 레벨을 변화시키는 노드 c 및 d의 총 전압변화량(△c+△d), -2.75V와 상쇄된다. 이 두 전압변화량(△a+△b,△c+△d)이 서로 상쇄되어 기준전압(VREF)의 전압레벨은 거의 변화되지 않는다.
그러므로, 본 발명의 데이터 수신기는 기준전압의 레벨 변화 없이 안정적으로 유지되어 입력데이터(DIN)을 기준전압(VREF)과 비교하여 그 결과로 해당 로직레벨을 출력한다. 도 5는 본 발명의 데이터 수신기의 역커플링회로를 채용했을 때와 채용하지 않았을 때의 기준전압(VREF)의 레벨 변화를 시뮬레이션한 결과를 나타내는 도면이다.
도 5에서 클럭신호(CLK)에 동기되어 입력데이터(DIN)가 수신되고 있고 기준전압(VREF)의 레벨은 1.4V로 설정되어 있다. 역커플링회로를 채용하지 않았을 때에는 기준전압(VREF)의 레벨이 클럭신호(CLK)의 에지마다 1.36V에서 1.42V까지 변동됨을 볼 수 있다. 이 변동폭을 1.0× 라고 하자.
그런데, 역커플링회로를 채용했을 때 기준전압(VREF)의 레벨은 클럭신호(CLK)의 에지마다 1.37V에서 1.41V까지 변동됨을 볼 수 있는 데, 이는 역커플링회로를 채용하지 않았을 때의 1.0× 변동폭에 비하며 약 0.7× 정도의 변동폭으로 나타난다. 따라서, 역커플링회로를 채용했을 때 기준전압(VREF)의 레벨 변동폭이 30% 가량 줄어든다는 것을 알 수 있다. 사용된 역커플링회로의 커패시턴스는 단순한 션트 커패시턴스 구조의 ½ 수준이므로 접지전압의 바운스에도 안정된 특성을 보인다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 데이터 수신기는 기준전압의 레벨이 변화 없이 안정적으로 유지되어 입력데이터(DIN)을 기준전압(VREF)과 비교하여 그 결과로 해당 로직레벨을 출력한다. 그리고 데이터 수신기의 동작상 DC 전력소모가 일어나지 않는다.

Claims (6)

  1. 클럭신호에 응답하여 입력데이터를 수신하는 데이터 수신기에 있어서,
    상기 클럭 신호에 응답하여 상기 입력데이터와 기준 전압을 비교한 후 그 비교 결과를 증폭하여 상기 입력데이터의 로직레벨을 저장하는 수신기로서, 전원 전압과 접지 전압 사이에 직렬 연결되며 상기 기준 전압이 인가되는 제 1 소자와 상기 클럭 신호가 인가되는 제 2 및 제 3 소자, 상기 제 1 소자와 상기 제 3 소자 사이에 연결되는 제 4 소자로 이루어지는 킥-백 노이즈 커플링 패스를 구비하는 상기 수신기 ; 및
    상기 전원 전압과 상기 접지 전압 사이에 직렬 연결되며, 상기 제 1 소자에 반대로 대응되며 상기 기준 전압을 수신하는 역 제 1 소자, 상기 제 2 및 제 3 소자에 반대로 대응되며 상기 클럭 신호의 반전 신호를 수신하는 역 제 2 및 제 3 소자, 상기 제 4 소자에 반대로 대응되는 역 제 4 소자를 구비하며, 상기 클럭 신호의 반전 신호에 응답하여 상기 기준 전압의 변동을 억제하는 역 커플링회로를 구비하는 것을 특징으로 하는 데이터 수신기.
  2. 제1항에 있어서, 상기 수신기는
    상기 클럭신호의 반전에 응답하여 전원전압레벨로 상기 수신기를 초기화시키는 프리차아징부들;
    상기 클럭신호에 응답하여 상기 입력데이터와 상기 기준전압과의 차를 비교하는 비교기; 및
    상기 비교기의 출력들이 각각 셋트단자와 리셋단자로 입력되어 상기 입력데이터의 로직레벨을 저장하는 래치를 구비하는 것을 특징으로 하는 데이터 수신기.
  3. 제2항에 있어서, 상기 비교기는
    상기 프리차아징부들에 각각 연결되고 서로의 출력이 서로의 입력으로 교차연결된(cross coupled)된 인버터들
    상기 인버터들 각각의 출력에 연결되고 상기 입력데이터와 상기 기준전압에 의하여 각각 제어되는 비교 트랜지스터들; 및
    상기 비교 트랜지스터들과 접지전원 사이에 연결되고 상기 클럭신호에 의하여 제어되는 스위칭 트랜지스터를 구비하는 것을 특징으로 하는 데이터 수신기.
  4. 제1항에 있어서, 상기 역커프링회로는
    전원전압이 소스에 연결되고, 게이트에 연결되는 상기 반전클럭신호에 의하여 제어되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인에 소스가 연결되고, 게이트에 연결되는 상기 기준전압에 의하여 제어되는 제2 트랜지스터;
    상기 제2 트랜지스터의 드레인에 소스가 연결되고, 게이트와 드레인이 연결된 다이오드형 제3 트랜지스터; 및
    상기 제3 트랜지스터의 드레인에 드레인이 연결되고, 소스에 접지전원이 연결되며, 게이트에 연결되는 상기 반전클럭신호에 의하여 제어되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 데이터 수신기.
  5. 클럭신호에 응답하여 입력데이터를 수신하는 데이터 수신기에 있어서,
    반전클럭신호에 응답하여 전원전압레벨로 상기 데이터 수신기를 초기화시키는 제1 및 제2 프리차아징부들;
    상기 제1 및 제2 프리차아징부들에 각각 연결되고, 서로의 출력이 서로의 입력으로 교차연결된(cross coupled)된 인버터들;
    상기 인버터들 각각의 출력에 연결되고 상기 입력데이터와 상기 기준전압에 의하여 각각 제어되는 비교 트랜지스터들;
    상기 비교 트랜지스터들과 접지전원 사이에 연결되고 상기 클럭신호에 의하여 제어되는 스위칭 트랜지스터;
    전원전압이 소스에 연결되고, 게이트에 연결되는 상기 반전클럭신호에 의하여 제어되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인에 소스가 연결되고, 게이트에 연결되는 상기 기준전압에 의하여 제어되는 제2 트랜지스터;
    상기 제2 트랜지스터의 드레인에 소스가 연결되고, 게이트와 드레인이 연결된 다이오드형 제3 트랜지스터; 및
    상기 제3 트랜지스터의 드레인에 드레인이 연결되고, 소스에 접지전원이 연결되며, 게이트에 연결되는 상기 반전클럭신호에 의하여 제어되는 제4 트랜지스터를 구비하는 것을 특징으로 하는 데이터 수신기.
  6. 제5항에 있어서, 상기 데이터 수신기는
    상기 인버터들의 출력들이 각각 셋트단자와 리셋단자로 입력되어 상기 입력데이터의 로직레벨을 저장하는 래치를 더 구비하는 것을 특징으로 하는 데이터 수신기.
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