JP5942798B2 - 比較回路およびａ／ｄ変換回路 - Google Patents

Description

本発明は、比較回路（コンパレータ）およびアナログ・デジタル（Analog-to-Digital: A/D）変換回路（Converter）に関する。

２つの入力信号の電圧レベルを比較し、比較結果を出力する比較回路が広く使用されている。例えば、フラッシュ型のＡ／Ｄ変換回路は、多数の比較回路を有する。例えば、４ビットのフラッシュ型Ａ／Ｄ変換回路であれば、少なくとも１５個の比較回路を有する。高周波アナログ信号をデジタル信号に変換するため、フラッシュ型Ａ／Ｄ変換回路の高速化が要望されており、それに応じて高速動作する比較回路が要望されている。

高速動作する比較回路として、ダイナミックラッチ比較回路が使用されているが、一層の高速化および低電力化を図るため、二段式ダイナミックラッチ比較回路が提案されている。

一方、比較回路（コンパレータ）を製造する場合、比較回路を形成するトランジスタの製造ばらつきやレイアウトの非対称性などにより、必ずオフセットが存在し回路動作に悪影響を及ぼすことが知られている。そこで、オフセットをゼロにする各種の補正技術が研究されている。さらに、単にオフセットをゼロにするだけでなく、参照電圧を生成せずにコンパレータの閾値（出力が反転する入力電圧差）をゼロではなく他の値に設定したいという要望がある。オフセットの調整が可能であれば、閾値を任意の値に設定することが可能になる。

そこで、二段式ダイナミックラッチ比較回路の入力差動対を形成するトランジスタのゲートに、外部からチャージポンプ、スイッチおよび容量からなる調整回路を付与して、入力差動対の閾値を調整可能にすることが提案されている。
また、二段式ダイナミックラッチ比較回路において、前段から後段への信号ノードに可変容量を接続して、信号変化の負荷を調整可能にして、比較回路の閾値を調整することが提案されている。

ただし、閾値変動量は、トランジスタ製造プロセスのコーナー条件や温度、電源電圧などにより影響を受ける。近年、消費電力を低減するため、動作電圧を動作限界に近い値まで低下させているが、そのような低動作電圧では、閾値変動量は相対的に大きくなり、閾値変動量が所望の値を取り得るとは限らない。

特開２０１０−１０９９３７号公報 特開２０１０−２２３５５３号公報 特開平１０−０６５５４２号公報 特開２０００−３０７３９１号公報 特開２００６−２７０７２６号公報 特開２００１−２２３７５４号公報 特開２００３−２７３９３８号公報 特開平７−１９３４４２号公報

D. Schinkel, E. Mensink, E. Klumperink, E. Van Tuiji, B. Nauta: "A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time", IEEE, ISSCC 2007, Dig. Of Tech. Paper, pp.314-315, Feb. 2007

上記の比較回路では、入力差動対の閾値を調整可能にするためには、外部から調整回路を接続するため、回路面積が増加する上、外部に定常電流を流すため、消費電力が増加するという問題がある。
また、比較回路の閾値を調整するには、信号の電流パスに負荷として容量を付与するため電力が増加し、また動作速度も遅くなるという問題がある。

さらに、コーナー条件や温度、電源電圧などにより閾値が大きく変動した場合には、閾値変動量が調整範囲を超えてしまい、所望の設定が行えないという事態を生じる。

本実施形態によれば、オフセットをゼロに調整可能または閾値を任意のレベルに設定可能で、閾値変動量が大きい場合にも対処可能な、低消費電力の高速動作可能な比較回路が実現される。

発明の第１の観点によれば、比較回路は、差動増幅回路と、差動ラッチ回路と、第１調整回路と、第２調整回路と、を有する。差動増幅回路は、クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する。差動ラッチ回路は、クロック信号に応じて動作状態が切り替えられ、第１中間出力および第２中間出力に応じて状態が変化する。第１調整回路は、第１中間出力および第２中間出力の状態変化に対する差動ラッチ回路の閾値を調整する。第２調整回路は、第１中間出力および第２中間出力の状態変化に対する差動ラッチ回路の閾値変化量を調整する。

発明の第２の観点によれば、アナログ・デジタル変換回路は、閾値が段階的に異なる複数の比較回路と、アナログ入力信号に対する複数の比較回路の比較結果に基づいて、アナログ入力信号の電圧に対応するデジタルデータを生成する処理回路と、を有する。複数の比較回路のそれぞれは、差動増幅回路と、差動ラッチ回路と、第１調整回路と、第２調整回路と、を有する。差動増幅回路は、クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する。差動ラッチ回路は、クロック信号に応じて動作状態が切り替えられ、第１中間出力および第２中間出力に応じて状態が変化する。第１調整回路は、第１中間出力および第２中間出力の状態変化に対する差動ラッチ回路の閾値を調整する。第２調整回路は、第１中間出力および第２中間出力の状態変化に対する差動ラッチ回路の閾値変化量を調整する。

上記の観点によれば、オフセットをゼロに調整可能または閾値を任意のレベルに設定可能で且つ閾値変動量が相対的に大きくても調整可能で、低消費電力の高速動作可能な比較回路を、小さな回路面積で実現できる。これにより、高精度で高速動作可能なアナログ・デジタル変換回路を小さな回路面積で実現できる。

図１は、一般的なダイナミックラッチ比較回路の例を示す回路図である。 図２は、比較回路の前段にプリアンプを配置した回路を示す図である。 図３は、二段式ダイナミックラッチ比較回路（コンパレータ）の例を示す回路図である。 図４は、図３の二段式ダイナミックラッチ比較回路の動作を示すタイムチャートである。 図５は、オフセットを調整可能にした二段式ダイナミックラッチ比較回路の回路図である。 図６は、図５の比較回路の動作を示すタイムチャートである。 図７は、図５の比較回路のキャリブレーションを行う場合の制御回路の回路構成を示す図である。 図８は、比較回路のキャリブレーション動作を説明するフローチャートである。 図９は、キャリブレーション動作によるオフセット補正量の一例を示す図である。 図１０は、比較回路を高速−高速(FF_FF)、標準−標準(TT_TT)および低速−低速(SS_SS)のコーナー条件で製造した場合で、オンとするトランジスタ数を変化させた場合の閾値変動量の変化を示す図である。 図１１は、第１実施形態の比較回路の回路図である。 図１２は、第１実施形態の比較回路の変形例の回路図である。 図１３は、第１実施形態の比較回路の変形例の回路図である。 図１４は、第１実施形態の比較回路の変形例の回路図である。 図１５は、第２実施形態の比較回路の回路図である。 図１６は、第２実施形態の比較回路の変形例の回路図である。 図１７は、第３実施形態の比較回路の回路図である。 図１８は、第３実施形態の比較回路の変形例の回路図である。 図１９は、第３実施形態の比較回路の変形例の回路図である。 図２０は、第３実施形態の比較回路の変形例の回路図である。 図２１は、標準−標準(TT_TT)のコーナー条件で製造した第３実施形態の比較回路で、第１主補正回路および第２主補正回路においてオンとするトランジスタ数を変化させた場合の閾値変動量の変化を、示す図である。 図２２は、第３実施形態の比較回路のキャリブレーション動作を説明するフローチャートである。 図２３は、第４実施形態の比較回路の回路図である。 図２４は、第４実施形態の比較回路の変形例の回路図である。 図２５は、第４実施形態の比較回路の変形例の回路図である。 図２６は、第４実施形態の比較回路の変形例の回路図である。 図２７は、図１５の比較回路の変形例の回路図である。 図２８は、図１６の比較回路の変形例の回路図である。 図２９は、図１７の比較回路の変形例の回路図である。 図３０は、図１８の比較回路の変形例の回路図である。 図３１は、図１９の比較回路の変形例の回路図である。 図３２は、図２０の比較回路の変形例の回路図である。 図３３は、第５実施形態のＡ／Ｄ変換回路の回路図である。 図３４は、第６実施形態のＡ／Ｄ変換回路の回路図である。 図３５は、第７実施形態のＡ／Ｄ変換回路の回路図である。

実施形態について説明する前に、一般的なダイナミックラッチ比較回路（コンパレータ）および二段式ダイナミックラッチ比較回路（コンパレータ）について説明する。

図１は、一般的なダイナミックラッチ比較回路の例を示す回路図である。この比較回路では、ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１を直列に接続した第１列と、ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２を直列に接続した第２列と、を並列に設ける。ＰＴ１およびＮＴ１のゲートは、ＰＴ２とＮＴ２の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＮが得られる。ＰＴ２およびＮＴ２のゲートは、ＰＴ１とＮＴ１の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＰが得られる。言い換えれば、ＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２は、ラッチ回路を形成する。出力信号ＯＰとＯＮは、互いに逆相の信号である。

ＰＭＯＳトランジスタＰＴ３は、第１列に並列に接続され、ゲートにクロック信号ＣＬＫが印加される。ＰＭＯＳトランジスタＰＴ４は、第２列に並列に接続され、ゲートにＣＬＫが印加される。ＰＭＯＳトランジスタＰＴ５は、ＰＴ１に並列に、すなわちアナログ高電位電源ＡＶＤとＯＰの出力端子間に接続され、ゲートにＣＬＫが印加される。ＰＭＯＳトランジスタＰＴ６は、ＰＴ２に並列に、すなわちＡＶＤとＯＮの出力端子間に接続され、ゲートにＣＬＫが印加される。

ＮＴ１のソースはノードＤＰに接続され、ＮＴ２のソースはノードＤＮに接続される。ＮＭＯＳトランジスタＮＴ３は、ＤＰとノードＳＳの間に接続され、ＮＭＯＳトランジスタＮＴ４は、ＤＮとＳＳの間に接続される。ＮＭＯＳトランジスタＮＴ５は、ＳＳとアナログ低電位電源ＧＮＤの間に接続される。ＮＴ３およびＮＴ４のゲートには差動入力信号ＶＩＰおよびＶＩＮが入力され、ＮＴ５のゲートにはＣＬＫが印加される。

ＣＬＫ＝低（Ｌ）の時、ＰＴ３、ＰＴ４、ＰＴ５およびＰＴ６がオン（導通）し、ＤＰ、ＤＮ、ＯＰ、ＯＮがＨ（高）にチャージされる。さらに、ＮＴ５はオフ（遮断）するため、定常電流は流れない。

ＣＬＫ＝Ｈの時、ＰＴ３、ＰＴ４、ＰＴ５およびＰＴ６はオフし、ＮＴ５はオンする。この状態で、ＶＩＰとＶＩＮの電圧に応じてＮＴ３およびＮＴ４が導通し、流れる電流量はＶＩＰとＶＩＮの電圧に応じて異なる。ＮＴ３およびＮＴ４に電流が流れると、ＤＰおよびＤＮがディスチャージするが、ＮＴ３およびＮＴ４に流れる電流量に応じてディスチャージ速度に差が生じる。この差により、ラッチ回路のラッチ機能が働き、ＯＰがＨまたはＬに、ＯＮがその逆になる。

図１の比較回路は、ＡＶＤとＧＮＤの間にＭＯＳトランジスタが４個直列に接続された四段積みであり、一段ごとのＭＯＳトランジスタの印加電圧が小さくなり、高速化が難しいという問題があった。

図２は、高速化を図るために、比較回路１２の前段にプリアンプ１１を配置した回路を示す。図２の回路では、プリアンプ１１が、入力信号ＶＩＰおよびＶＩＮを増幅して増幅出力ＶＯＰおよびＶＯＮを出力し、比較回路１２は、増幅出力ＶＯＰおよびＶＯＮの大小を判定して比較結果ＯＰおよびＯＮを出力する。図２の回路では、比較回路１２に入力する信号の電圧差が大きくなるため、速度が向上する。しかし、通常のプリアンプ１１は、定常電流が流れるため、消費電力を低減するのが難しく、図２の回路は低電力化には適していない。

そこで、前段で比較および増幅処理を行い、後段でラッチを行う二段式ダイナミックラッチ比較回路（コンパレータ）が提案されている。

図３は、二段式ダイナミックラッチ比較回路（コンパレータ）の例を示す回路図である。この二段式ダイナミックラッチ比較回路は、前段部と、後段部と、を有する。前段部は、ＡＶＤとノードＮＳの間に並列に設けられた、直列に接続されたＰＭＯＳトランジスタＰＴ１４およびＮＭＯＳトランジスタＮＴ１５と、直列に接続されたＰＭＯＳトランジスタＰＴ１５およびＮＭＯＳトランジスタＮＴ１６と、を有する。ＰＴ１４およびＰＴ１５のゲートにはＣＬＫが印加され、ＮＴ１５のゲートには入力信号ＶＩＰが入力され、ＮＴ１６のゲートには入力信号ＶＩＮが入力される。ＮＭＯＳトランジスタＮＴ１７が、ＮＳとＧＮＤの間に接続され、ゲートにＣＬＫが印加される。ＰＴ１４とＮＴ１５の接続ノードＤＰおよびＰＴ１５とＮＴ１６の接続ノードＤＮの信号が、後段への出力信号になる。

後段では、図１と同様に、ＰＭＯＳトランジスタＰＴ１１およびＰＴ１２と、ＮＭＯＳトランジスタＮＴ１１およびＮＴ１２は、ラッチ回路を形成する。ＰＴ１１とＮＴ１１の接続ノードから出力信号ＯＰが出力され、ＰＴ１２とＮＴ１２の接続ノードから出力信号ＯＮが出力される。ＰＴ１１およびＰＴ１２のソースはノードＰＳに接続される。ＮＴ１２およびＮＴ１２のソースはＧＮＤに接続される。ＰＭＯＳトランジスタＰＴ１３は、ＡＶＤとＰＳの間に接続され、ゲートに／ＣＬＫが印加される。なお、図では／ＣＬＫをＣＬＫに上バーを付して表す。さらに、ＮＴ１１と並列にＮＭＯＳトランジスタＮＴ１３が設けられ、ＮＴ１２と並列にＮＭＯＳトランジスタＮＴ１４が設けられる。ＮＴ１３のゲートは、ＤＰに接続され、ＮＴ１４のゲートは、ＤＮに接続される。

図４は、図３の二段式ダイナミックラッチ比較回路の動作を示すタイムチャートである。

ＣＬＫ＝Ｌのとき、図３の回路はリセット期間であり、ＤＰおよびＤＮはＨに、ＰＳ、ＯＰおよびＯＮは、Ｌに固定される。

ＣＬＫ＝Ｈになった瞬間、図３の回路の前段は、ＶＩＰとＶＩＮの比較を開始する。ＰＴ１４およびＰＴ１５がオフし、ＮＴ１７がオンし、ＮＴ１５およびＮＴ１６に、ＶＩＰおよびＶＩＮに応じた電流が流れ始める。ＰＴ１４およびＰＴ１５がオフしているため、ＤＰおよびＤＮは、ＶＩＰおよびＶＩＮに応じて電流を引き抜かれ、ＤＰおよびＤＮはＬに向かって低下する。このとき、ＶＩＰとＶＩＮに応じてＮＴ１５およびＮＴ１６に流れる電流に差を生じ、ＤＰおよびＤＮの低下速度が異なる。具体的には、ＶＩＰ＞ＶＩＮならばＤＰの方の低下速度が速く、ＶＩＰ＜ＶＩＮならばＤＮの方の低下速度が速い。図４では、低下が速い側を実線で、低下が遅い側を破線で示す。

これと同時に、後段では、／ＣＬＫ＝Ｌになり、ＰＴ１３がオンして電流が流れ始め、ＯＰおよびＯＮのチャージを開始する。しかし、ＮＴ１３およびＮＴ１４は、ゲートにＤＰおよびＤＮが印加されているためオンし、ＯＰおよびＯＮのノードから電流を引き抜くため、ＯＰおよびＯＮのチャージにはＤＰおよびＤＮの低下具合によって差が生じる。ＶＩＰ＞ＶＩＮの時、ＤＰがＤＮより速く低下するため、ＮＴ１３は先にオフする。そのためＮＴ１３から漏れ出る電流が少なくなり、ＯＰがＯＮよりも先にＨになる。ＯＰがＨになると、ラッチ回路であるため、ＯＮのチャージが停止し、図４において破線で示すように、ＯＮはＬになる。ＶＩＰ＜ＶＩＮの時は、これとは逆の動作が生じる。

図３の二段式ダイナミックラッチ比較回路は、三段積であり、図１の回路に比べて高速化が可能であると共に、ＣＬＫ＝Ｈの判定終了後ＣＬＫ＝Ｌになると電流が流れず、低電力化が可能である。

比較回路（コンパレータ）を製造する場合、比較回路を形成するトランジスタの製造ばらつきやレイアウトの非対称性などにより、必ずオフセットが存在し回路動作に悪影響を及ぼすことが知られている。そこで、オフセットをゼロにする各種の補正技術が研究されている。さらに、単にオフセットをゼロにするだけでなく、参照電圧を生成せずにコンパレータの閾値（出力が反転する入力電圧差）をゼロではなく他の値に設定したいという要望がある。オフセットの調整が可能であれば、閾値を任意の値に設定することが可能になる。

図５は、図３に示した二段式ダイナミックラッチ比較回路において、オフセットを調整可能にした一例の回路図である。
図５に示した比較回路は、前段部と、後段部と、第１制御回路２０と、を有する。前段部は、ＡＶＤとノードＮＳの間に並列に設けられた、直列に接続されたＰＭＯＳトランジスタＰＴ１４およびＮＭＯＳトランジスタＮＴ１５と、直列に接続されたＰＭＯＳトランジスタＰＴ１５およびＮＭＯＳトランジスタＮＴ１６と、を有する。ＰＴ１４およびＮＴ１５の列と、ＰＴ１５およびＮＴ１６の列は、並列に設けられ、ＮＴ１５とＮＴ１６は、差動入力対を形成する。ＰＴ１４およびＰＴ１５のゲートにはＣＬＫが印加され、ＮＴ１５のゲートには入力信号ＶＩＰが入力され、ＮＴ１６のゲートには入力信号ＶＩＮが入力される。ＮＭＯＳトランジスタＮＴ１７が、ＮＳとＧＮＤの間に接続され、ゲートにＣＬＫが印加される。ＰＴ１４とＮＴ１５の接続ノードＤＰおよびＰＴ１５とＮＴ１６の接続ノードＤＮの信号が、後段への出力信号になる。

後段では、ＰＭＯＳトランジスタＰＴ１１およびＮＭＯＳトランジスタＮＴ１１を直列に接続した第１列と、ＰＭＯＳトランジスタＰＴ１２およびＮＭＯＳトランジスタＮＴ１２を直列に接続した第２列と、を並列に設ける。ＰＴ１１およびＮＴ１１のゲートは、ＰＴ１２とＮＴ１２の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＮが得られる。ＰＴ１２およびＮＴ１２のゲートは、ＰＴ１１とＮＴ１１の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＰが得られる。言い換えれば、ＰＴ１１、ＰＴ１２、ＮＴ１１およびＮＴ１２は、ラッチ回路を形成する。出力信号ＯＰとＯＮは、互いに逆相の信号である。

ＰＴ１１およびＰＴ１２のソースはノードＰＳに接続される。ＮＴ１２およびＮＴ１２のソースはＧＮＤに接続される。ＰＭＯＳトランジスタＰＴ１３は、ＡＶＤとＰＳの間に接続され、ゲートに／ＣＬＫが印加される。さらに、ＮＴ１１と並列にＮＭＯＳトランジスタＮＴ１３が設けられ、ＮＴ１２と並列にＮＭＯＳトランジスタＮＴ１４が設けられる。ＮＴ１３のゲートは、ＤＰに接続され、ＮＴ１４のゲートは、ＤＮに接続される。

図５の比較回路は、ＰＴ１１に並列に設けられた第１主補正回路３１と、ＰＴ１２に並列に設けられた第２主補正回路３２と、を有する。ここでは、第１主補正回路３１と第２主補正回路３２を合わせて第１調整回路と称する。第１主補正回路３１は、ＮＭＯＳトランジスタＮＴ３１とスイッチＳＷ３１を直列に接続した複数の列を有するが、図５では１つの列のみを示している。各列のスイッチＳＷ３１は、第１制御回路２０からの制御信号ＳＷＮ［ｎ］で制御される。言い換えれば、第１制御回路２０は、制御信号ＳＷＮ［ｎ］により、ＰＴ１１に並列に接続するＮＭＯＳトランジスタＮＴ３１の個数を調整可能である。

同様に、第２主補正回路３２は、ＮＭＯＳトランジスタＮＴ３２とスイッチＳＷ３２を直列に接続した複数の列を有し、第１制御回路２０は、制御信号ＳＷＰ［ｎ］により、ＰＴ１２に並列に接続するＮＭＯＳトランジスタＮＴ３２の個数を調整可能である。

図６は、図５の比較回路の動作を示すタイムチャートである。

ＣＬＫ＝Ｌのとき、比較回路はリセット期間であり、ＤＰおよびＤＮはＨに、ＰＳ、ＯＰおよびＯＮは、Ｌに固定される。

ＣＬＫ＝Ｈになった瞬間、比較回路の前段は、ＶＩＰとＶＩＮの比較を開始する。ＰＴ１４およびＰＴ１５がオフし、ＮＴ１７がオンし、ＮＴ１５およびＮＴ１６に、ＶＩＰおよびＶＩＮに応じた電流が流れ始める。ＰＴ１４およびＰＴ１５がオフしているため、ＤＰおよびＤＮは、ＶＩＰおよびＶＩＮに応じて電流を引き抜かれ、ＤＰおよびＤＮはＬに向かって低下する。このとき、ＶＩＰとＶＩＮに応じてＮＴ１５およびＮＴ１６に流れる電流に差を生じ、ＤＰおよびＤＮの低下速度が異なる。具体的には、ＶＩＰ＞ＶＩＮならばＤＰの方の低下速度が速く、ＶＩＰ＜ＶＩＮならばＤＮの方の低下速度が速い。図４では、低下が速い側を実線で、低下が遅い側を破線で示す。

これと同時に、後段では、／ＣＬＫ＝Ｌになり、ＰＴ１３がオンして電流が流れ始め、ＯＰおよびＯＮのチャージを開始する。しかし、ＮＴ１３およびＮＴ１４は、ゲートにＤＰおよびＤＮの電圧が印加されているためオンし、ＯＰおよびＯＮのノードから電流を引き抜く（ディスチャージする）。一方、第１主補正回路３１のＮＴ３１および第２主補正回路３２のＮＴ３２は、ゲートにＤＰおよびＤＮの電圧が印加されているためオンし、ＳＷ３１がオンしている列のＮＴ３１およびＮＴ３２は、ＯＰおよびＯＮのノードに電流を流し込む（チャージする）。そのため、ＯＰおよびＯＮのチャージにはＤＰおよびＤＮの低下具合によって差が生じる。具体的には、ＰＴ１３の駆動能力が十分に高いとすると、ＯＰの電圧低下は、第１主補正回路３１の接続されている（ＳＷ３１がオンの）ＮＴ３１の合計駆動能力とＰＴ１１の駆動能力の和から、ＮＴ１３の駆動能力を減じた駆動能力で決定される。同様に、ＯＮの電圧低下は、第２主補正回路３２の接続されている（ＳＷ３２がオンの）ＮＴ３２の合計駆動能力とＰＴ１２の駆動能力の和から、ＮＴ１４の駆動能力を減じた駆動能力で決定される。したがって、第１主補正回路３１のオンにするＳＷ３１の個数および第２主補正回路３２のオンにするＳＷ３２の個数を調整することにより、ＤＰおよびＤＮが差動ラッチ回路を駆動する駆動力を変化させて、ＯＰおよびＯＮの電圧低下具合を調整可能である。言い換えれば、ＤＰおよびＤＮによる差動ラッチ回路の状態変化の感度が、第１主補正回路３１および第２主補正回路３２により調整可能である。

ここで、第１主補正回路３１のＳＷ３１および第２主補正回路３２のＳＷ３２が全てオフの場合、比較回路にはオフセットがないものとすると、ＶＩＰ−ＶＩＮ＝０の時を境として出力が反転する。ここで、閾値をＶＩＰ−ＶＩＮ＝所定値＞０に変更することを考える。

ＶＩＰ＞ＶＩＮである入力信号を入力した場合、ＤＰが先にＬに低下し、ＯＰから流れ出る電流は少なくなり、ＯＰのノードにはＯＮのノードより多くの電荷が溜まるようになる。この電荷の差を、ＳＷＰ［ｎ］で制御される第２主補正回路３２のＳＷ３２をオンすることで、判定時（ＣＬＫ＝Ｈ）にＯＮのノードにＮＴ３２を介して電流を流し電荷を与えることで補うことにより調整する。オンにするＳＷ３２の個数を増加させれば、その分ＶＩＰ−ＶＩＮ＝所定値が増加するので、所望の所定値になるようにオンにするＳＷ３２の個数を設定する。

ＶＩＰ＜ＶＩＮの場合は、逆に第１主補正回路３１のＳＷ３１をオンし、オンにする個数を調整して、ＶＩＮ−ＶＩＰを所定値に設定する。
ＶＩＰ−ＶＩＮはオフセットに相当するので、ＶＩＰ−ＶＩＮ＝所定値＝０に設定することは、オフセットをゼロにすることになる。また、所定値≠０に設定すれば、閾値を所望の所定値に設定することになる。以下、閾値を所望の所定値に設定する場合を説明するが、同様の処理はオフセットをゼロにするにも適用可能である。

なお、第１主補正回路３１および第２主補正回路３２は、判定時のみ電流を流し、無駄な時間に電流は流さない。具体的には、ノードＤＰまたはＤＮの電圧が、トランジスタのしきい値Ｖｔｈを超えており、かつノードＰＳの電圧が０でない時のみである。図６のＩＳＷは、第１主補正回路３１および第２主補正回路３２のＮＴ３１およびＮＴ３２がオンするタイミングを示す。さらに、図６で、ＩＭＡＩＮは、出力ＯＰおよびＯＮのノードに流れる電流を示す。このように、第１主補正回路３１および第２主補正回路３２、および比較回路に流れる電流は、ＣＬＫ＝Ｈの期間の更に短い期間であり、消費電力は小さい。

例えば、ＮＴ３１またはＮＴ３２を１つ接続するか否かで、例えば５ｍＶの閾値変動があったとすると、例えばＶＩＰ−ＶＩＮ＝１０ｍＶとするには、２個オンすればよい。ＮＴ３１またはＮＴ３２の１個当たりの閾値変動量があらかじめ分かっている場合は、第１制御回路２０は、外部から与えられた閾値を示すデータに応じて、データに応じてＳＷ３１またはＳＷ３２のオンおよびオフを設定した後、実回路動作を開始する。

ＮＴ３１またはＮＴ３２の１個当たりの閾値変動量が分かっていない場合は、実回路動作の前にキャリブレーションを行うなどして、閾値補正値を検出し回路に記憶させる。

図７は、キャリブレーションを行う場合の第１制御回路２０の回路構成を示す図である。第１制御回路２０は、ＡＮＤゲート２１と、パルスカウンタ２２と、デコーダ２３と、レジスタ２４と、ＯＲゲート２５と、信号供給回路２７と、を有する。なお、ＣＰＵ２６は、第１実施形態の比較回路または比較回路を含むＡ／Ｄ変換回路が設けられるＬＳＩ中に含まれる回路であり、第１制御回路２０に制御信号を出力する。ＣＰＵ２６が含まれない場合には、簡単なシーケンス回路等で、制御信号を生成することが可能である。

ＯＲゲート２５は、比較回路の出力信号ＯＰまたはＯＮを受けて、いずれかがＨの時にＨを出力する。ＡＮＤゲート２１は、ＣＰＵ２６から出力される第１制御回路２０をキャリブレーション動作とするときにＨとなる補正信号ｓｅｌと、比較回路の出力の両方がＨの時に、ＣＬＫをパルスカウンタ２２に供給する。

パルスカウンタ２２は、ＡＮＤゲート２１からＣＬＫが供給されている間、ＣＬＫをカウントし、ＡＮＤゲート２１からのＣＬＫの供給が停止すると、その時のカウント値を補正値ｃａｌとしてレジスタ２４に出力する。

デコーダ２３は、レジスタ２４から補正値ｃａｌを受けたときに、その補正値ｃａｌに応じたコード信号を出力する回路である。レジスタ２４は、パルスカウンタ２２から出力される補正値ｃａｌを記憶するメモリ回路である。

第１制御回路２０は、比較回路が通常動作する時には、ＣＰＵ２６からの書き込み命令によって、レジスタ２４に格納しているデータをデコーダ２３に対して出力させる。デコーダ２３はレジスタ２４からのデータをデコードして、コード信号を第１主補正回路３１および第２主補正回路３２に出力する。一方、第１制御回路２０は、比較回路がキャリブレーション動作をするときには、以下の図１０で説明する動作を行う。

図８は、比較回路のキャリブレーション動作を説明するフローチャートである。
ステップＳ１０で、キャリブレーションを開始する。なお、ＶＩＮは、所定の値、例えば、１．０Ｖに設定される。

ステップＳ１１で、比較回路に入力する入力信号ＶＩＰの電圧を、調整したい補正電圧にセットする。例えば、ＶＩＰが１．１０Ｖ未満であればＯＰがＨ（１）に、ＶＩＰが１．１０Ｖ以上であればＯＰがＬ（０）に変化するように比較回路を設定する場合、言い換えれば閾値をＶＩＮ＋０．１０Ｖに設定する場合には、ＶＩＰに１．１０Ｖをセットする。

ステップＳ１２では、第１制御回路２０から出力するＳＷＮ［ｎ］，ＳＷＰ［ｎ］をすべて０（Ｌ）に設定する。

ステップＳ１３では、ＯＰ＝Ｈであるか判定し、ＨであればステップＳ１４に進み、ＬであればステップＳ１７に進む。

ステップＳ１４では、第１主補正回路３１のスイッチＳＷ３１を接続（オン）する個数を補正するＳＷＮ側補正を行う。

ステップＳ１５では、第１主補正回路３１のスイッチＳＷ３１のオンする個数を１だけ増加（ＳＷＮ＝ＳＷＮ＋１）する。

ステップＳ１６では、ＯＰがＬに変化したかを判定し、変化しなければステップＳ１４に戻り、Ｌに変化していればステップＳ２０に進む。

ステップＳ１４からＳ１６を繰り返すことにより、比較回路は、ＶＩＰが１．１０Ｖ以下であればＯＰがＨに、ＶＩＰが１．１０Ｖより大きければＯＰがＬに変化するように設定される。言い換えれば、閾値がＶＩＮ＋０．１０Ｖ＝１．１０Ｖに設定される。

ステップＳ１７では、第２主補正回路３２のスイッチＳＷ３２を接続（オン）する個数を補正するＳＷＰ側補正を行う。

ステップＳ１８では、第２主補正回路３２のスイッチＳＷ３２のオンする個数を１だけ増加（ＳＷＰ＝ＳＷＰ＋１）する。

ステップＳ１９では、ＯＰがＨに変化したかを判定し、変化しなければステップＳ１７に戻り、Ｈに変化していればステップＳ２０に進む。

ステップＳ１７からＳ１９を繰り返すことにより、比較回路は、ＶＩＰが１．１０Ｖ未満であればＯＰがＨに、ＶＩＰが１．１０Ｖ以上であればＯＰがＬに変化するように設定される。言い換えれば、閾値がＶＩＮ＋０．１０Ｖ＝１．１０Ｖに設定される。

ステップＳ２０では、補正値ＳＷＮおよびＳＷＮをレジスタ（メモリ）に格納する。第１主補正回路３１のスイッチＳＷ３１がすべてオフ（開放）の場合にはＳＷＮ＝０であり、第２主補正回路３２のスイッチＳＷ３２がすべてオフ（開放）の場合にはＳＷＰ＝０である。

ステップＳ２１で、キャリブレーションを終了する。
ステップＳ２２では、ステップＳ２０で格納した補正値を第１主補正回路３１および第２主補正回路３２にセットする。
ステップＳ２３では、通常の比較処理を行う実動作を開始する。

上記の閾値補正で、ＶＩＮを１．０Ｖに設定し、第１主補正回路３１で補正可能な閾値の範囲が０．２０Ｖ、第２主補正回路３２で補正可能な閾値の範囲が０．２０Ｖとすると、０．８０Ｖから１．２０Ｖの範囲内で閾値を設定できる。

図９は、上記のキャリブレーション動作によるオフセット補正量の一例を示す図である。第１主補正回路３１および第２主補正回路３２のそれぞれに、全て同じサイズの４８個のスイッチＳＷ３１およびＳＷ３２が設けられている。図１１の横軸は補正回路でオンするトランジスタ数を表し、＋は第２主補正回路３２、すなわちＳＷＰ側のスイッチＳＷ２１を、−は第１主補正回路３１、すなわちＳＷＮ側のスイッチＳＷ３１をオンすることを示す。図９の縦軸は閾値の変動量を示し、これはオフセット補正が完了したときのＶＩＰ−ＶＩＮの値を示す。例えば、第２主補正回路３２でスイッチＳＷ２１を１５個オンした場合、閾値４０ｍＶとなり、ＶＩＰ−ＶＩＮがこの値を境にして、出力が反転することを意味する。このように、図５の比較回路では、ある程度の範囲で閾値を任意に変動させることができる。

なお、この閾値変動値は、補正回路３１および３２のＮＴ３１およびＮＴ３２のサイズを変更することで、ある程度増減させることができる。また、ＮＴ３１およびＮＴ３２は、全て同じサイズのトランジスタとしなくてもよく、大きさの設定は任意である。

以上説明したように、図５の比較回路は、外部バイアス回路などを使用せずに、オフセット補正が可能であり、比較の閾値をある程度の範囲で変化させることが可能である。

さらに、図５の比較回路は、信号経路に容量を付加せずに閾値を補正するので、容量を付加する補正方法のように負荷が見えることによって速度劣化を招く、ということがなく、比較回路の速度低下を生じない。

さらに、図５の比較回路での補正は、定常電流を流さずに、判定時のみ電流を流すため、消費電力の増加が抑えられる。

以上説明したように、図５の比較回路は、外部バイアス回路などを使用せずに、オフセット補正が可能であり、比較の閾値をある程度の範囲で変化させることが可能である。しかし、閾値変動量は、トランジスタ製造プロセスのコーナー条件や温度、電源電圧などにより影響を受ける。近年、消費電力を低減するため、動作電圧を動作限界に近い値まで低下させているが、そのような低動作電圧では、閾値変動量は相対的に大きくなり、閾値変動量が所望の値を取り得るとは限らない。

図１０は、比較回路を高速−高速(FF_FF)、標準−標準(TT_TT)および低速−低速(SS_SS)のコーナー条件で製造した場合で、オンとするトランジスタ数を変化させた場合の閾値変動量の変化を示す図である。高速−高速(FF_FF)の場合には、第１主補正回路３１および第２主補正回路３２の半数以下のトランジスタをオンにするだけで、閾値変動量は±２５０ｍＶも変化する。これに対して、低速−低速(SS_SS) の場合には、第１主補正回路３１および第２主補正回路３２のすべてのトランジスタをオンにしても、閾値変動量は±５０ｍＶ以下である。例えば、低速−低速(SS_SS)の製造プロセスを使用する場合、±５０ｍＶ以上のオフセットがある場合にはオフセットを０Ｖに調整できず、閾値を±５０ｍＶ以上異なる値に設定することもできないということになる。また、高速−高速(FF_FF) の製造プロセスを使用する場合、１個のトランジスタをオン・オフすることによる閾値変動量は約１５ｍＶであるから、オフセットを１５ｍＶ以下の分解能で調整できないということになる。

言い換えれば、上記のオンとするトランジスタ数を変化させた場合の閾値変動量の変化範囲の問題は、オンとするトランジスタ数変化に対する閾値変動量変化の範囲および感度の問題である。図５の比較回路は、製造プロセスのコーナー条件および使用状況に応じて、閾値変動量変化の範囲および感度を調整可能であることが望ましい。

図１１は、第１実施形態の比較回路の回路図である。
第１実施形態の比較回路は、図５の比較回路で、さらに閾値変動量変化の範囲および感度を調整可能にしたものである。

第１実施形態の比較回路は、図５の比較回路と類似の構成を有するが、ＮＴ１１およびＮＴ１３に並列に設けられた第１副補正回路４１と、ＮＴ１２およびＮＴ１３に並列に設けられた第２副補正回路４２と、第２制御回路２０Ａと、を有することが異なる。

ここでは、第１副補正回路４１と第２副補正回路４２を合わせて第２調整回路と称する。第１副補正回路４１は、ＮＭＯＳトランジスタＮＴ４１とスイッチＳＷ４１を直列に接続した複数の列を有するが、図１１では１つの列のみを示している。各列のスイッチＳＷ４１は、第２制御回路２０Ａからの制御信号ＳＷＩ［ｍ］（第１傾きコード）で制御される。言い換えれば、第２制御回路２０Ａは、制御信号ＳＷＩ［ｍ］により、ＮＴ１１およびＮＴ１３に並列に接続するＮＭＯＳトランジスタＮＴ４１の個数を調整可能である。

同様に、第２副補正回路４２は、ＮＭＯＳトランジスタＮＴ４２とスイッチＳＷ４２を直列に接続した複数の列を有する。第２制御回路２０Ａは、制御信号ＳＷＩ［ｍ］により、ＮＴ１２およびＮＴ１４に並列に接続するＮＭＯＳトランジスタＮＴ４２の個数を調整可能である。なお、ここでは、第１および第２副補正回路４１および４２は、直列接続したＮＭＯＳトランジスタとスイッチの列を有するが、スイッチはＮＭＯＳまたはＰＭＯＳトランジスタ単体やＣＭＯＳ構成で実現してもよい。さらに、直列接続したＮＭＯＳトランジスタとスイッチの代わりにＮＡＮＤゲートやＮＯＲゲートで実現してもよい。これは、以降説明するスイッチについても同様である。

ここで、例えば、制御信号ＳＷＩ［ｍ］により、第１副補正回路４１において接続状態にするＳＷ４１の個数と、第２副補正回路４２において接続状態にするＳＷ４２の個数が逆になるように制御する。具体的には、ＳＷＩ［ｍ］は０〜３１のいずれかの整数で、ＳＷＩ［ｍ］＝ｋの時には、ＳＷ４１のｋ個が接続状態で残りのｍ−ｋ＝３１−ｋ個が非接続状態で、ＳＷ４２のｍ−ｋ＝３１−ｋ個が接続状態で残りのｋ個が非接続状態であるように制御する。

第１実施形態の比較回路では、ＮＴ１３および第１副補正回路４１は、ＣＬＫが“Ｌ”から“Ｈ”に変化した瞬間からＤＰがグランドに低下するまで、ＶＩＰの大きさに応じてＯＰにチャージされる電荷を引き抜く機能を果たす。また、ＮＴ１４および第２副補正回路４２は、ＣＬＫが“Ｌ”から“Ｈ”に変化した瞬間からＤＮがグランドに低下するまで、ＶＩＮの大きさに応じてＯＮにチャージされる電荷を引き抜く機能を果たす。第１実施形態では、これらのＯＰまたはＯＮからの電荷を引き抜く機能の大きさを可変にすることにより、ＳＷＮ［ｎ］およびＳＷＰ［ｎ］によるＯＰまたはＯＮへの電荷注入の効果を増減している。これにより、第１主補正回路３１および第２主補正回路３２におけるＳＷ３１およびＳＷ３２の接続数に対する閾値変化量の傾き（図１０）が調整される。なお、この時、第１副補正回路４１および第２副補正回路４２におけるスイッチＳＷ４１およびＳＷ４２は、同数が接続（オン）／非接続（オフ）されるので、第２制御回路２０Ａによる制御は、比較回路のオフセットを調整するものではない。

また、第１副補正回路４１および第２副補正回路４２におけるＮＴ４１およびＮＴ４２は、定常的に電流を流すことはないため、第１副補正回路４１および第２副補正回路４２を設けたことにより電力増加は小さい。さらに、これによる回路面積の増加は、パッシブ素子である抵抗や容量を使用しないので、小さい。

以上説明したように、第１実施形態の比較回路は、閾値（オフセット）の調整に加えて、調整を行う場合の閾値変化の感度（傾き）および調整範囲を調整するので、閾値のばらつきが大きい場合でも、所望の閾値に設定可能である。

図１１に示した第１実施形態の比較回路は、各種の変形例があり得る。以下、いくつかの変形例を説明する。
図１２は、第１実施形態の比較回路の第１の変形例の回路図である。
この変形例は、第１主補正回路３１および第２主補正回路３２におけるＮＭＯＳトランジスタＮＴ３１とスイッチＳＷ３１およびＮＭＯＳトランジスタＮＴ３２とスイッチＳＷ３２の接続順が、図１１の第１実施形態の比較回路の場合と異なり、他は同じである。このように、第１主補正回路３１および第２主補正回路３２におけるトランジスタとスイッチの接続順を変更しても、第１実施例と同様に動作する。

図１３は、第１実施形態の比較回路の第２の変形例の回路図である。
この変形例は、第１副補正回路４１および第２副補正回路４２におけるＮＭＯＳトランジスタＮＴ４１とスイッチＳＷ４１およびＮＭＯＳトランジスタＮＴ４２とスイッチＳＷ４２の接続順が、図１１の第１実施形態の比較回路の場合と異なり、他は同じである。このように、第１副補正回路４１および第２副補正回路４２におけるトランジスタとスイッチの接続順を変更しても、第１実施例と同様に動作する。

図１４は、第１実施形態の比較回路の第３の変形例の回路図である。
この変形例は、上記の第１の変形例と第２の変形例を合わせたものであり、第１主補正回路３１、第２主補正回路３２、第１副補正回路４１および第２副補正回路４２におけるトランジスタとスイッチの接続順が異なり、他は同じである。

図１５は、第２実施形態の比較回路の回路図である。
第１実施形態の比較回路は、後段において、ＮＴ１１およびＮＴ１３に並列の第１副補正回路４１を設け、ＮＴ１２およびＮＴ１４に並列の第２副補正回路４２を設け、入力信号に応じてＯＰおよびＯＮから引き抜く電流量を調整した。これに対して、第２実施形態の比較回路では、入力信号に応じて前段で発生する電流を調整する。

そのため、第２実施形態の比較回路は、第１実施形態の比較回路から第１副補正回路４１、第２副補正回路４２および第２制御回路２０Ａを削除し、前段に第３副補正回路４３および第４副補正回路４４を設け、それらを制御する第３制御回路２０Ｂをさらに設ける。第３副補正回路４３は、入力信号ＶＩＰがゲートに印加されるＮＭＯＳトランジスタＮＴ１５に並列に設けた複数のＮＭＯＳトランジスタＮＴ４３を有する。第４副補正回路４４は、入力信号ＶＩＮがゲートに印加されるＮＭＯＳトランジスタＮＴ１６に並列に設けた複数個のＮＭＯＳトランジスタＮＴ４４を有する。ただし、図１５では、図示の関係で、ＮＴ４３およびＮＴ４４をそれぞれ１個のみ示しているが、上記のように、複数個設けられている。ＮＴ４３およびＮＴ４４のゲートには、第３制御回路２０Ｂの出力するＳＷＫ［ｉ］（第２傾きコード）が印加され、ＳＷＫ［ｉ］によりオンするＮＴ４３およびＮＴ４４の個数が調整される。なお、ＮＴ４３およびＮＴ４４のオンする個数は同数である。また、ここでは、第３副補正回路４３および第４副補正回路４４は、並列に設けた複数のＮＭＯＳトランジスタを有する例を示したが、ＰＭＯＳトランジスタを使用しても、ＣＭＯＳ構成を使用してもよい。

第２実施形態の比較回路では、第３副補正回路４３は、ＣＬＫが“Ｌ”から“Ｈ”に変化した瞬間からＤＰがグランドに低下するまで、ＶＩＰの大きさに応じてＤＰにチャージされる電荷を引き抜く機能を果たす。また、第４副補正回路４４は、ＣＬＫが“Ｌ”から“Ｈ”に変化した瞬間からＤＮがグランドに低下するまで、ＶＩＮの大きさに応じてＤＮにチャージされる電荷を引き抜く機能を果たす。第２実施形態では、これらのＤＰまたはＤＮからの電荷を引き抜く機能の大きさを可変にする。ＤＰおよびＤＮは、後段のＮＴ１３およびＮＴ１４のゲート電圧を変化させるため、ＳＷＮ［ｎ］およびＳＷＰ［ｎ］によるＯＰまたはＯＮへの電荷注入の効果が増減する。これにより、第１主補正回路３１および第２主補正回路３２におけるＳＷ３１およびＳＷ３２の接続数に対する閾値変化量の傾きが調整される。なお、この時、第３副補正回路４３および第４副補正回路４４におけるＮＴ４３およびＮＴ４４は、同数がオン／オフされるので、第３制御回路２０Ｂによる制御は、比較回路のオフセットを調整するものではない。

図１５に示した第２実施形態の比較回路は、各種の変形例があり得るが、ここでは１つの変形例を説明する。
図１６は、第２実施形態の比較回路の第１の変形例の回路図である。
この変形例は、第１主補正回路３１および第２主補正回路３２におけるＮＭＯＳトランジスタＮＴ３１とスイッチＳＷ３１およびＮＭＯＳトランジスタＮＴ３２とスイッチＳＷ３２の接続順が、図１１の第１実施形態の比較回路の場合と異なり、他は同じである。

図１７は、第３実施形態の比較回路の回路図である。
第３実施形態の比較回路は、第１実施形態の比較回路に、第２実施形態の第３副補正回路４３、第４副補正回路４４および第３制御回路２０Ｂを加えたものである。第１副補正回路４１、第２副補正回路４２および第２制御回路２０Ａによる閾値変化量の傾きの調整機能と、第３副補正回路４３、第４副補正回路４４および第３制御回路２０Ｂによる閾値変化量の傾きの調整機能は、合成することができ、共存可能である。この場合、第２制御回路２０Ａと第３制御回路２０Ｂは、共通化してもよく、ＳＷＩ［ｍ］とＳＷＫ［ｉ］を共通化することもできる。また、第１副補正回路４１、第２副補正回路４２、第３副補正回路４３および第４副補正回路４４の各トランジスタのサイズは、均等であっても、異なってもよい。

第３実施形態の比較回路も、各種の変形例があり得る。以下、いくつかの変形例を説明する。
図１８は、第３実施形態の比較回路の第１の変形例の回路図である。
この変形例は、第１主補正回路３１および第２主補正回路３２におけるＮＭＯＳトランジスタＮＴ３１とスイッチＳＷ３１およびＮＭＯＳトランジスタＮＴ３２とスイッチＳＷ３２の接続順が、図１７の第３実施形態の比較回路の場合と異なり、他は同じである。

図１９は、第３実施形態の比較回路の第２の変形例の回路図である。
この変形例は、第１副補正回路４１および第２副補正回路４２におけるＮＭＯＳトランジスタＮＴ４１とスイッチＳＷ４１およびＮＭＯＳトランジスタＮＴ４２とスイッチＳＷ４２の接続順が、図１１の第１実施形態の比較回路の場合と異なり、他は同じである。

図２０は、第３実施形態の比較回路の第３の変形例の回路図である。
この変形例は、上記の第３実施形態の第１の変形例と第２の変形例を合わせたものであり、第１主補正回路３１、第２主補正回路３２、第１副補正回路４１および第２副補正回路４２におけるトランジスタとスイッチの接続順が異なり、他は同じである。

次に、第３実施形態の比較回路を例としてキャリブレーション動作について説明する。
図２１は、標準−標準(TT_TT)のコーナー条件で製造した第３実施形態の比較回路で、第１主補正回路３１および第２主補正回路３２においてオンとするトランジスタ数を変化させた場合の閾値変動量の変化を、示す図であり、図９に対応する図である。

この第３実施形態の比較回路は、ＮＴ４１とＳＷ４１の列、ＮＴ４２とＳＷ４２の列、ＮＴ４３およびＮＴ４４をそれぞれ３１個有する。言い換えれば、ｍ＝３１およびｉ＝３１である。そして、第２制御回路２０Ａと第３制御回路２０Ｂは、ｍ＋ｉ＝３１となるようにＳＷＩ［ｍ］およびＳＷＫ［ｉ］を出力する。これにより、第１副補正回路４１および第２副補正回路４２における３１個のＳＷ４１およびＳＷ４２の接続数と、第３副補正回路４３および第４副補正回路４４における３１個のＮＴ４３およびＮＴ４４のオン数は、逆方向に変化する。図２１は、ＳＷＩ［ｍ］とＳＷＫ［ｉ］の比ＳＷＩ／ＳＷＫを０／３１、１６／１５、３１／０とした場合をパラメータとして、閾値変動量の変化を示している。

図２１に示すように、ＳＷＩ／ＳＷＫを変化させることにより、第１主補正回路３１および第２主補正回路３２におけるオンとするトランジスタ数の変化に対する閾値変動量が大きく変化することが分かる。言い換えれば、図２１において、閾値変動量の傾きが大きく変化する。

図２２は、上記の第３実施形態の比較回路のキャリブレーション動作を説明するフローチャートである。このキャリブレーション動作は、閾値補正量を、図２１において参照符号Ｘで示す点、すなわち、ＳＷ３２の接続数が１６の時で、閾値補正量を２００ｍＶに設定する場合の動作である。

ステップＳ３０で、フォアグランドキャリブレーションを開始する。
ステップＳ３１で、所望の入力電圧差を所望閾値に設定し、第１制御回路２０の出力するＳＷＮ［ｎ］およびＳＷＰ［ｎ］（閾値コード）を所望値に設定する。ここでは、図１２に示すように、閾値コードＳＷＮ［ｎ］＝０およびＳＷＰ［ｎ］＝１６に設定し、入力電圧を所望補正量＝２００ｍＶに設定して入力する。

ステップＳ３２では、第２制御回路２０Ａの出力するＳＷＩ［ｍ］（第１傾きコード）を初期値ＳＷＩ［０］に、第３制御回路２０Ｂの出力するＳＷＫ［ｉ］（第２傾きコード）を初期値ＳＷＩ［３１］に、すなわちＳＷＩ／ＳＷＫ＝０／３１に設定する。これにより、ＳＷ４１およびＳＷ４２はすべて非接続状態に、ＳＷ４３およびＳＷ４４はすべて接続状態になる。

ステップＳ３３では、ＳＷＩ［ｍ］を１増加し、ＳＷＫ［ｉ］を１減少し、比較回路の出力を検出する。
ステップＳ３４では、比較回路ＯＰが“Ｈ”であるかを判定し、ＯＰ＝“Ｌ”であればステップＳ３３に戻り、ＯＰ＝“Ｈ”であればステップＳ３４に進む。この場合、図１２の点Ｘの位置から、最初の判定結果はＯＰ＝“Ｌ”であり、ステップＳ３３に戻り、ＯＰ＝“Ｈ”になるまでステップＳ３３およびＳ３４を繰り返す。

ステップＳ３５では、ＯＰ＝“Ｌ”からＯＰ＝“Ｈ”に変化した状態、すなわち図１２で、点Ｘがもっとも近いパラメータＳＷＩ／ＳＷＫになった状態であり、この時のＳＷＩ［ｍ］およびＳＷＫ［ｉ］、すなわちＳＷＩ／ＳＷＫを最適値として保持する。保持したＳＷＩ／ＳＷＫは、比較回路を通常動作させる時に最適値として利用する。
ステップＳ３６では、フォアグランドキャリブレーションを終了する。

以上、第３実施形態の比較回路のキャリブレーション動作を説明したが、これに限定されるものではない。例えば、上記の例では、ＳＷＩ［ｍ］およびＳＷＫ［ｉ］は、一方が増加すると他方は減少すると言う具合に関連して変化させたが、別々に変化させてもよい。また、第１および第２副調整回路４１および４２と、第３および第４副調整回路４３および４４で、ＯＰおよびＯＮへの影響度を異ならせて、一方を粗調整用、他方を微調整用に使用するようにしてもよい。また、第１および第２実施形態の比較回路のキャリブレーション動作は、変数が少なくなるだけで同様に行える。

第１から第３実施形態では、前段では回路のテール部分はＮＭＯＳトランジスタで、後段では回路のテール部分はＰＭＯＳトランジスタで形成したが、テール部分のトランジスタの極性を変更してもよい。

図２３は、第４実施形態の比較回路の回路図である。
第４実施形態の比較回路は、回路のテール部分のトランジスタの極性を変更したことが第１実施形態の比較回路の場合と異なり、他は同じであり、極性に対して対称に動作する。例えば、第１実施形態では、入力信号ＶＩＰおよびＶＩＮは、ＮＭＯＳトランジスタＮＴ１５およびＮＴ１６のゲートに入力した。これに対して、第４実施形態では、入力信号ＶＩＰおよびＶＩＮは、ＰＭＯＳトランジスタＰＴ５６およびＰＴ５７のゲートに入力する。さらに、後段の回路も変更し、第１主補正回路６１、第２主補正回路６２、第１副補正回路７１および第２副補正回路７２のトランジスタをＰＭＯＳに変更している。これ以上の説明は省略する。言い換えれば、第４実施形態の比較回路は、第１実施形態の比較回路と極性を反転しており、極性を反転しても第１実施形態と同様に動作する。

図２４から図３２は、図１２から図２０に示した比較回路で極性を反転した場合の回路図である。これ以上の説明は省略する。

次に、第１から第４実施形態の比較回路およびその変形例をＡ／Ｄ変換回路に適用した実施形態を説明する。

図３３は、第５実施形態の４ビットのＡ／Ｄ変換回路の構成を示す図である。
第５実施形態のＡ／Ｄ変換回路は、ラダー抵抗８０と、８個の比較回路８１ａ−８１ｈと、７個のＮＡＮＤゲート８２ａ−８２ｇと、エンコーダ８３と、を有する。ラダー抵抗８０は、高電位電源ＡＶＤと低電位電源ＧＮＤの間に直列に接続した抵抗Ｒ０〜Ｒ８を有し、抵抗の接続ノードから参照電位Ｖ１−Ｖ８が得られる。比較回路８１ａ−８１ｈは、第１実施形態から第４実施形態およびその変形例のいずれかの比較回路であり、デジタル化するアナログ信号Ｖｉｎが入力信号ＶＩＰとして入力され、参照電位Ｖ１−Ｖ８が入力信号ＶＩＮとして入力される。ＮＡＮＤゲート８２ａ−８２ｇは、隣接する２個の比較回路の出力の値が同じであれば“Ｈ”（１）を、異なる時に“Ｌ”（０）を、出力する。エンコーダ８３は、７個のＮＡＮＤゲート８２ａ−８２ｇの出力のうち［０］になる位置を示すエンコードデータを出力する。以上のＡ／Ｄ変換回路の構成は、広く知られているのでこれ以上の説明は省略する。

ラダー抵抗８０の抵抗Ｒ０〜Ｒ８の抵抗値は、トリミング等により精密に設定されており、参照電位Ｖ１−Ｖ８は等間隔の電圧値を有する。８個の比較回路８１ａ−８１ｈは、アナログ信号Ｖｉｎが参照電位Ｖ１−Ｖ８を境にして変化するように、すなわちオフセットをゼロにするように調整される。なお、８個の比較回路８１ａ−８１ｈのオフセットを順次調整するキャリブレーション処理を行うため、その制御を行う全体制御回路（図示せず）を設けることが望ましい。なお、図７に示したＣＰＵ２６がこの処理を行うようにしてもよい。

なお、第１から第４実施形態の比較回路およびその変形例であれば、閾値を任意に調整できるので、抵抗Ｒ０〜Ｒ８の抵抗値は精密に設定せず、参照電位Ｖ１−Ｖ８が正確に等間隔の電圧値を有さない場合でも、正確なＡ／Ｄ変換データを得ることが可能である。その場合、アナログ信号Ｖｉｎとして正確な参照電位を順次入力し、対応する比較回路の閾値が各参照電位になるように、前述のキャリブレーション処理を行う。これにより、トリミング等により抵抗Ｒ０〜Ｒ８の抵抗値を正確に設定しなくてもよい。この場合も、全体制御回路を設けることが望ましい。

図３４は、第６実施形態のＡ／Ｄ変換回路の構成を示す図である。
第６実施形態のＡ／Ｄ変換回路は、比較的狭い入力範囲のアナログ信号を対象とする回路である。

第６実施形態のＡ／Ｄ変換回路は、参照電圧源９０と、複数個の比較回路９１ａ−９１ｎと、全体制御回路９２と、エンコーダ９３と、を有する。参照電圧源９０は、１つの参照電圧ＶＲを出力する。比較回路９１ａ−９１ｎは、第１実施形態から第４実施形態のいずれかの比較回路であり、デジタル化するアナログ信号Ｖｉｎが入力信号ＶＩＰとして入力され、参照電位ＶＲが入力信号ＶＩＮとして入力される。全体制御回路９２は、複数個の比較回路９１ａ−９１ｎで順次キャリブレーション動作が行われるように制御する。エンコーダ９３は、複数個の比較回路９１ａ−９１ｎの出力に基づいてアナログ信号Ｖｉｎの電圧値を示すデータを生成する。エンコーダ９３は、複数個の比較回路９１ａ−９１ｎの出力の変化する位置を検出するか、または多数決原理等の公知の方法で複数個の比較回路９１ａ−９１ｎの出力の変化位置を検出する。

第１から第４実施形態の比較回路は、狭い範囲であれば、閾値を任意に調整できる。第６実施形態では、複数個の比較回路９１ａ−９１ｎは、参照電圧ＶＲに対して、所定幅ずつずれた閾値を有するように設定される。例えば、７個の比較回路が設けられ、所定幅を３０ｍＶとし、閾値を順に、ＶＲ−９０ｍＶ、ＶＲ−６０ｍＶ、ＶＲ−３０ｍＶ、ＶＲ、ＶＲ＋３０ｍＶ、ＶＲ＋６０ｍＶ、ＶＲ＋９０ｍＶに設定する。これにより、ＶＲ±９０ｍＶを入力範囲とする３ビットのＡ／Ｄ変換回路が実現できる。もちろん、比較回路の個数を増加させればビット数を増加でき、各比較回路の閾値調整範囲を広くすれば入力範囲を拡大することができる。

第６実施形態のＡ／Ｄ変換回路は、ラダー抵抗を使用しないので、回路を小型化でき、定常電流が流れるラダー抵抗を使用しないので、消費電力を削減できる。

図３５は、第７実施形態のＡ／Ｄ変換回路の構成を示す図である。
第７実施形態のＡ／Ｄ変換回路は、第５および第６実施形態のＡ／Ｄ変換回路を組み合わせた回路である。

第７実施形態のＡ／Ｄ変換回路は、複数個の基準電位生成回路９７ａ−９７ｍと、複数個の比較回路９５ａ−９５ｂ、８６ａ−９６ｄと、全体制御回路９８と、エンコーダ９９と、を有する。全体制御回路９８およびエンコーダ９９は、第６実施形態と同じであるので、説明は省略する。複数個の基準電位生成回路９７ａ−９７ｍは、Ａ／Ｄ変換回路のビット数から通常使用される参照電位の個数より少ない参照電位を生成する。例えば、６ビットのＡ／Ｄ変換回路の場合、通常６３個の参照電位が使用されるが、ここでは８個の参照電位を生成する。これらの参照電位は、第５実施形態のようにラダー抵抗で発生してもよいが、Ｄ／Ａ変換回路等を使用して発生してもよい。

複数個の比較回路は、複数個のグループに分けられ、各グループには、同一の参照電位が入力信号ＶＩＮとして供給される。例えば、上記のように、６ビットのＡ／Ｄ変換回路で８個の参照電位を生成する場合には、６３個の比較回路を８個ずつの８つのグループに分ける（１グループのみ７個の比較回路を有する）。各グループでは、供給された１つの参照電位に対して、８個の比較回路を８つの異なる等間隔の閾値を有するように設定する。そして、隣接するグループの最小の閾値と最大の閾値が、等間隔になるようにする。これにより、閾値が等間隔で変化する６３個の比較回路が得られる。

第７実施形態では、各比較回路の閾値の調整範囲が比較的狭くても、全体としては広い入力範囲のアナログ信号をＡ／Ｄ変化することができる。

以上、実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、当業者であれば、回路構成について各種の変形例を容易に想到可能であり、キャリブレーション処理についても各種の方法が可能であることが容易に想到できる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に、記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以下、実施形態に関し、更に以下の付記を開示する。
（付記１）
クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化する差動ラッチ回路と、
前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の閾値を調整する第１調整回路と、
前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の閾値変化量を調整する第２調整回路と、を備えることを特徴とする比較回路。
（付記２）
前記差動ラッチ回路は、
直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのソースと高電位電源との間に接続され、ゲートに前記クロックの反転信号が印加される第３ＰＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタに並列に接続された第１中間入力ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタに並列に接続された第２中間入力ＮＭＯＳトランジスタと、を備え、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力し、
前記差動増幅回路は、
直列に接続された第４ＰＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有する第３の列と、直列に接続された第５ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタを有し、前記第３の列に並列に接続された第４の列と、を備える増幅回路と、
前記第４ＮＭＯＳトランジスタおよび前記第５ＮＭＯＳトランジスタのソースと低電位電源との間に接続され、ゲートに前記クロックが印加される第６ＮＭＯＳトランジスタと、を備え、
前記第１入力信号が、前記第４ＮＭＯＳトランジスタのゲートに印加され、
前記第２入力信号が、前記第５ＮＭＯＳトランジスタのゲートに印加され、
前記第４ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの接続ノードから前記第１中間出力を出力し、前記第５ＰＭＯＳトランジスタと前記第５ＮＭＯＳトランジスタの接続ノードから前記第２中間出力を出力する付記１記載の比較回路。
（付記３）
前記第１調整回路は、
前記第１ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＮＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＮＭＯＳトランジスタと、
第１制御回路と、を備え、
前記第１中間出力が、前記第１中間入力ＮＭＯＳトランジスタおよび前記複数の第１調整ＮＭＯＳトランジスタのゲートに印加され、
前記第２中間出力が、前記第２中間入力ＮＭＯＳトランジスタおよび前記複数の第２調整ＮＭＯＳトランジスタのゲートに印加され、
前記第１制御回路は、前記複数の第１調整ＮＭＯＳトランジスタおよび前記複数の第２調整ＮＭＯＳトランジスタの接続個数を制御する付記２記載の比較回路。
（付記４）
前記複数の第１調整ＮＭＯＳトランジスタのそれぞれは、前記第１制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第１調整ＮＭＯＳトランジスタと前記スイッチの列が、前記第１ＰＭＯＳトランジスタに並列に接続され、
前記複数の第２調整ＮＭＯＳトランジスタのそれぞれは、前記第１制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第２調整ＮＭＯＳトランジスタと前記スイッチの列が、前記第２ＰＭＯＳトランジスタに並列に接続される付記３記載の比較回路。
（付記５）
前記第２調整回路は、
前記第１ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第３調整ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第４調整ＮＭＯＳトランジスタと、
第２制御回路と、を備え、
前記第１中間出力が、前記複数の第３調整ＮＭＯＳトランジスタのゲートに印加され、
前記第２中間出力が、前記複数の第４調整ＮＭＯＳトランジスタのゲートに印加され、
前記第２制御回路は、前記複数の第３調整ＮＭＯＳトランジスタおよび前記複数の第４調整ＮＭＯＳトランジスタの接続個数を制御する付記２から４のいずれか記載の比較回路。
（付記６）
前記複数の第３調整ＮＭＯＳトランジスタのそれぞれは、前記第２制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第３調整ＮＭＯＳトランジスタと前記スイッチの列が、前記第１ＮＭＯＳトランジスタに並列に接続され、
前記複数の第４調整ＮＭＯＳトランジスタのそれぞれは、前記第２制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第４調整ＮＭＯＳトランジスタと前記スイッチの列が、前記第２ＮＭＯＳトランジスタに並列に接続される付記５記載の比較回路。
（付記７）
前記第２調整回路は、
前記第４ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第５調整ＮＭＯＳトランジスタと、
前記第５ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第６調整ＮＭＯＳトランジスタと、
第３制御回路と、を備え、
前記第３制御回路は、前記複数の第５調整ＮＭＯＳトランジスタおよび前記複数の第６調整ＮＭＯＳトランジスタの接続個数を制御する付記２から４のいずれか記載の比較回路。
（付記８）
前記第２調整回路は、
前記第４ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第５調整ＮＭＯＳトランジスタと、
前記第５ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第６調整ＮＭＯＳトランジスタと、
第３制御回路と、をさらに備え、
前記第３制御回路は、前記複数の第５調整ＮＭＯＳトランジスタおよび前記複数の第６調整ＮＭＯＳトランジスタの接続個数を制御する付記５または６記載の比較回路。
（付記９）
前記差動ラッチ回路は、
直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのソースと低電位電源との間に接続され、ゲートに前記クロックが印加される第３ＮＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタに並列に接続された第１中間入力ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタに並列に接続された第２中間入力ＰＭＯＳトランジスタと、を備え、
前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力し、
前記差動増幅回路は、
直列に接続された第４ＰＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有する第３の列と、直列に接続された第５ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタを有し、前記第３の列に並列に接続された第４の列と、を備える増幅回路と、
前記第４ＰＭＯＳトランジスタおよび前記第５ＰＭＯＳトランジスタのソースと高電位電源との間に接続され、ゲートに前記クロックの反転信号が印加される第６ＰＭＯＳトランジスタと、を備え、
前記第１入力信号が、前記第４ＰＭＯＳトランジスタのゲートに印加され、
前記第２入力信号が、前記第５ＰＭＯＳトランジスタのゲートに印加され、
前記第４ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの接続ノードから前記第１中間出力を出力し、前記第５ＰＭＯＳトランジスタと前記第５ＮＭＯＳトランジスタの接続ノードから前記第２中間出力を出力する付記１記載の比較回路。
（付記１０）
前記第１調整回路は、
前記第１ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＰＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＮＭＯＳトランジスタと、
第１制御回路と、を備え、
前記第１中間出力が、前記第１中間入力ＰＭＯＳトランジスタおよび前記複数の第１調整ＰＭＯＳトランジスタのゲートに印加され、
前記第２中間出力が、前記第２中間入力ＰＭＯＳトランジスタおよび前記複数の第２調整ＰＭＯＳトランジスタのゲートに印加され、
前記第１制御回路は、前記複数の第１調整ＰＭＯＳトランジスタおよび前記複数の第２調整ＰＭＯＳトランジスタの接続個数を制御する付記９記載の比較回路。
（付記１１）
前記複数の第１調整ＰＭＯＳトランジスタのそれぞれは、前記第１制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第１調整ＰＭＯＳトランジスタと前記スイッチの列が、前記第１ＮＭＯＳトランジスタに並列に接続され、
前記複数の第２調整ＰＭＯＳトランジスタのそれぞれは、前記第１制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第２調整ＰＭＯＳトランジスタと前記スイッチの列が、前記第２ＮＭＯＳトランジスタに並列に接続される付記１０記載の比較回路。
（付記１２）
前記第２調整回路は、
前記第１ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第３調整ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第４調整ＰＭＯＳトランジスタと、
第２制御回路と、を備え、
前記第１中間出力が、前記複数の第３調整ＰＭＯＳトランジスタのゲートに印加され、
前記第２中間出力が、前記複数の第４調整ＰＭＯＳトランジスタのゲートに印加され、
前記第２制御回路は、前記複数の第３調整ＰＭＯＳトランジスタおよび前記複数の第Ｐ調整ＮＭＯＳトランジスタの接続個数を制御する付記９から１１のいずれか記載の比較回路。
（付記１３）
前記複数の第３調整ＰＭＯＳトランジスタのそれぞれは、前記第２制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第３調整ＰＭＯＳトランジスタと前記スイッチの列が、前記第１ＰＭＯＳトランジスタに並列に接続され、
前記複数の第４調整ＰＭＯＳトランジスタのそれぞれは、前記第２制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第４調整ＰＭＯＳトランジスタと前記スイッチの列が、前記第２ＰＭＯＳトランジスタに並列に接続される付記１２記載の比較回路。
（付記１４）
前記第２調整回路は、
前記第４ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第５調整ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第６調整ＰＭＯＳトランジスタと、
第３制御回路と、を備え、
前記第３制御回路は、前記複数の第５調整ＰＭＯＳトランジスタおよび前記複数の第６調整ＰＭＯＳトランジスタの接続個数を制御する付記９から１１のいずれか記載の比較回路。
（付記１５）
前記第２調整回路は、
前記第４ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第５調整ＰＭＯＳトランジスタと、
前記第５ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第６調整ＰＭＯＳトランジスタと、
第３制御回路と、をさらに備え、
前記第３制御回路は、前記複数の第５調整ＰＭＯＳトランジスタおよび前記複数の第６調整ＰＭＯＳトランジスタの接続個数を制御する付記１２または１３記載の比較回路。
（付記１６）
閾値が段階的に異なる複数の比較回路と、
アナログ入力信号に対する前記複数の比較回路の比較結果に基づいて、前記アナログ入力信号の電圧に対応するデジタルデータを生成する処理回路と、を備え、
前記複数の比較回路のそれぞれは、
クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化する差動ラッチ回路と、
前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の感度をそれぞれ独立に調整する第１調整回路と、
前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の感度を一緒に調整する第２調整回路と、を備えることを特徴とするアナログ・デジタル変換回路。

２０ 第１制御回路
２０Ａ 第２制御回路
２０Ｂ 第３制御回路
３１ 第１主補正回路
３２ 第２主補正回路
４１ 第１副補正回路
４２ 第２副補正回路
４３ 第３副補正回路
４４ 第４副補正回路

Claims (7)

1. クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
   前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化する差動ラッチ回路と、
   前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の閾値を調整する第１調整回路と、
   前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の閾値変化量を調整する第２調整回路と、を備えることを特徴とする比較回路。
2. 前記差動ラッチ回路は、
   直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
   前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのソースと高電位電源との間に接続され、ゲートに前記クロックの反転信号が印加される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタに並列に接続された第１中間入力ＮＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタに並列に接続された第２中間入力ＮＭＯＳトランジスタと、を備え、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力し、
   前記差動増幅回路は、
   直列に接続された第４ＰＭＯＳトランジスタおよび第４ＮＭＯＳトランジスタを有する第３の列と、直列に接続された第５ＰＭＯＳトランジスタと第５ＮＭＯＳトランジスタを有し、前記第３の列に並列に接続された第４の列と、を備える増幅回路と、
   前記第４ＮＭＯＳトランジスタおよび前記第５ＮＭＯＳトランジスタのソースと低電位電源との間に接続され、ゲートに前記クロックが印加される第６ＮＭＯＳトランジスタと、を備え、
   前記第１入力信号が、前記第４ＮＭＯＳトランジスタのゲートに印加され、
   前記第２入力信号が、前記第５ＮＭＯＳトランジスタのゲートに印加され、
   前記第４ＰＭＯＳトランジスタと前記第４ＮＭＯＳトランジスタの接続ノードから前記第１中間出力を出力し、前記第５ＰＭＯＳトランジスタと前記第５ＮＭＯＳトランジスタの接続ノードから前記第２中間出力を出力する請求項１記載の比較回路。
3. 前記第１調整回路は、
   前記第１ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＮＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＮＭＯＳトランジスタと、
   第１制御回路と、を備え、
   前記第１中間出力が、前記第１中間入力ＮＭＯＳトランジスタおよび前記複数の第１調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第２中間出力が、前記第２中間入力ＮＭＯＳトランジスタおよび前記複数の第２調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第１制御回路は、前記複数の第１調整ＮＭＯＳトランジスタおよび前記複数の第２調整ＮＭＯＳトランジスタの接続個数を制御する請求項２記載の比較回路。
4. 前記第２調整回路は、
   前記第１ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第３調整ＮＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第４調整ＮＭＯＳトランジスタと、
   第２制御回路と、を備え、
   前記第１中間出力が、前記複数の第３調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第２中間出力が、前記複数の第４調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第２制御回路は、前記複数の第３調整ＮＭＯＳトランジスタおよび前記複数の第４調整ＮＭＯＳトランジスタの接続個数を制御する請求項２または３記載の比較回路。
5. 前記第２調整回路は、
   前記第４ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第５調整ＮＭＯＳトランジスタと、
   前記第５ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第６調整ＮＭＯＳトランジスタと、
   第３制御回路と、を備え、
   前記第３制御回路は、前記複数の第５調整ＮＭＯＳトランジスタおよび前記複数の第６調整ＮＭＯＳトランジスタの接続個数を制御する請求項２または３記載の比較回路。
6. 前記第２調整回路は、
   前記第４ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第５調整ＮＭＯＳトランジスタと、
   前記第５ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第６調整ＮＭＯＳトランジスタと、
   第３制御回路と、をさらに備え、
   前記第３制御回路は、前記複数の第５調整ＮＭＯＳトランジスタおよび前記複数の第６調整ＮＭＯＳトランジスタの接続個数を制御する請求項４記載の比較回路。
7. アナログ入力信号に対する比較電圧である閾値が段階的に異なる複数の比較回路と、
   前記アナログ入力信号に対する前記複数の比較回路の各比較結果に基づいて、前記アナログ入力信号の電圧に対応するデジタルデータを生成する処理回路と、を備えるアナログ・デジタル変換回路において、
   前記複数の比較回路の各々は、
   クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
   前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化する差動ラッチ回路と、
   前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の閾値を調整する第１調整回路と、
   前記第１中間出力および前記第２中間出力の状態変化に対する前記差動ラッチ回路の閾値変化量を調整する第２調整回路と、を備えることを特徴とするアナログ・デジタル変換回路。

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