JP5807549B2 - 比較回路およびａ／ｄ変換回路 - Google Patents

Description

本発明は、比較回路（コンパレータ）およびアナログ・デジタル（Analog-to-Digital: A/D）変換回路（Converter）に関する。

２つの入力信号の電圧レベルを比較し、比較結果を出力する比較回路が広く使用されている。例えば、フラッシュ型のＡ／Ｄ変換回路は、多数の比較回路を有する。例えば、４ビットのフラッシュ型Ａ／Ｄ変換回路であれば、少なくとも１５個の比較回路を有する。高周波アナログ信号をデジタル信号に変換するため、フラッシュ型Ａ／Ｄ変換回路の高速化が要望されており、それに応じて高速動作する比較回路が要望されている。

高速動作する比較回路として、ダイナミックラッチ比較回路が使用されているが、一層の高速化および低電力化を図るため、二段式ダイナミックラッチ比較回路が提案されている。

一方、比較回路（コンパレータ）を製造する場合、比較回路を形成するトランジスタの製造ばらつきやレイアウトの非対称性などにより、必ずオフセットが存在し回路動作に悪影響を及ぼすことが知られている。そこで、オフセットをゼロにする各種の補正技術が研究されている。さらに、単にオフセットをゼロにするだけでなく、参照電圧を生成せずにコンパレータの閾値（出力が反転する入力電圧差）をゼロではなく他の値に設定したいという要望がある。オフセットの調整が可能であれば、閾値を任意の値に設定することが可能になる。

そこで、二段式ダイナミックラッチ比較回路の入力差動対を形成するトランジスタのゲートに、外部からチャージポンプ、スイッチおよび容量からなる調整回路を付与して、入力差動対の閾値を調整可能にすることが提案されている。
また、二段式ダイナミックラッチ比較回路において、前段から後段への信号ノードに可変容量を接続して、信号変化の負荷を調整可能にして、比較回路の閾値を調整することが提案されている。

特開２０１０−１０９９３７号公報 特開２０１０−２２３５５３号公報 特開平１０−０６５５４２号公報 特開２０００−３０７３９１号公報 特開２００６−２７０７２６号公報 特開２００１−２２３７５４号公報 特開２００３−２７３９３８号公報

D. Schinkel, E. Mensink, E. Klumperink, E. Van Tuiji, B. Nauta: "A Double-Tail Latch-Type Voltage Sense Amplifier with 18ps Setup+Hold Time", IEEE, ISSCC 2007, Dig. Of Tech. Paper, pp.314-315, Feb. 2007

入力差動対の閾値を調整可能にするためには、外部から調整回路を接続するため、回路面積が増加する上、外部に定常電流を流すため、消費電力が増加するという問題がある。
また、比較回路の閾値を調整するには、信号の電流パスに負荷として容量を付与するため電力が増加し、また動作速度も遅くなるという問題がある。

本実施形態によれば、オフセットをゼロに調整可能または閾値を任意のレベルに設定可能な、低消費電力の高速動作可能な比較回路が実現される。

発明の第１の観点によれば、比較回路は、差動増幅回路と、差動ラッチ回路と、を有する。差動増幅回路は、クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する。差動ラッチ回路は、クロック信号に応じて動作状態が切り替えられ、第１中間出力および第２中間出力に応じて状態が変化し、第１中間出力および第２中間出力の状態変化に対する感度が制御可能である。

発明の第２の観点によれば、アナログ・デジタル変換回路は、閾値が段階的に異なる複数の比較回路と、アナログ入力信号に対する複数の比較回路の比較結果に基づいて、アナログ入力信号の電圧に対応するデジタルデータを生成する処理回路と、を有する。複数の比較回路のそれぞれは、差動増幅回路と、差動ラッチ回路と、を有する。差動増幅回路は、クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する。差動ラッチ回路は、クロック信号に応じて動作状態が切り替えられ、第１中間出力および第２中間出力に応じて状態が変化し、第１中間出力および第２中間出力の状態変化に対する感度が制御可能である。

上記の観点によれば、オフセットをゼロに調整可能または閾値を任意のレベルに設定可能で、低消費電力の高速動作可能な比較回路を、小さな回路面積で実現できる。これにより、高精度で高速動作可能なアナログ・デジタル変換回路を小さな回路面積で実現できる。

図１は、一般的なダイナミックラッチ比較回路の例を示す回路図である。 図２は、比較回路の前段にプリアンプを配置した回路を示す図である。 図３は、二段式ダイナミックラッチ比較回路（コンパレータ）の例を示す回路図である。 図４は、図３の二段式ダイナミックラッチ比較回路の動作を示すタイムチャートである。 図５は、図３に示した二段式ダイナミックラッチ比較回路において、オフセットを調整可能にした回路図である。 図６は、図３に示した二段式ダイナミックラッチ比較回路において、オフセットを調整可能にした別の例の回路図である。 図７は、第１実施形態の比較回路の回路図である。 図８は、第１実施形態の比較回路の動作を示すタイムチャートである。 図９は、キャリブレーションを行う場合の制御回路の回路構成を示す図である。 図１０は、比較回路のキャリブレーション動作を説明するフローチャートである。 図１１は、キャリブレーション動作によるオフセット補正量の一例を示す図である。 図１２は、第２実施形態の比較回路の回路図である。 図１３は、第３実施形態の比較回路の回路図である。 図１４は、第４実施形態の比較回路の回路図である。 図１５は、第５実施形態のＡ／Ｄ変換回路の回路図である。 図１６は、第６実施形態のＡ／Ｄ変換回路の回路図である。 図１７は、第７実施形態のＡ／Ｄ変換回路の回路図である。

実施形態について説明する前に、一般的なダイナミックラッチ比較回路（コンパレータ）および二段式ダイナミックラッチ比較回路（コンパレータ）について説明する。

図１は、一般的なダイナミックラッチ比較回路の例を示す回路図である。この比較回路では、ＰＭＯＳトランジスタＰＴ１およびＮＭＯＳトランジスタＮＴ１を直列に接続した第１列と、ＰＭＯＳトランジスタＰＴ２およびＮＭＯＳトランジスタＮＴ２を直列に接続した第２列と、を並列に設ける。ＰＴ１およびＮＴ１のゲートは、ＰＴ２とＮＴ２の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＮが得られる。ＰＴ２およびＮＴ２のゲートは、ＰＴ１とＮＴ１の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＰが得られる。言い換えれば、ＰＴ１、ＰＴ２、ＮＴ１およびＮＴ２は、ラッチ回路を形成する。出力信号ＯＰとＯＮは、互いに逆相の信号である。

ＰＭＯＳトランジスタＰＴ３は、第１列に並列に接続され、ゲートにクロック信号ＣＬＫが印加される。ＰＭＯＳトランジスタＰＴ４は、第２列に並列に接続され、ゲートにＣＬＫが印加される。ＰＭＯＳトランジスタＰＴ５は、ＰＴ１に並列に、すなわちアナログ高電位電源ＡＶＤとＯＰの出力端子間に接続され、ゲートにＣＬＫが印加される。ＰＭＯＳトランジスタＰＴ６は、ＰＴ２に並列に、すなわちＡＶＤとＯＮの出力端子間に接続され、ゲートにＣＬＫが印加される。

ＮＴ１のソースはノードＤＰに接続され、ＮＴ２のソースはノードＤＮに接続される。ＮＭＯＳトランジスタＮＴ３は、ＤＰとノードＳＳの間に接続され、ＮＭＯＳトランジスタＮＴ４は、ＤＮとＳＳの間に接続される。ＮＭＯＳトランジスタＮＴ５は、ＳＳとアナログ低電位電源ＧＮＤの間に接続される。ＮＴ３およびＮＴ４のゲートには差動入力信号ＶＩＰおよびＶＩＮが入力され、ＮＴ５のゲートにはＣＬＫが印加される。

ＣＬＫ＝低（Ｌ）の時、ＰＴ３、ＰＴ４、ＰＴ５およびＰＴ６がオン（導通）し、ＤＰ、ＤＮ、ＯＰ、ＯＮがＨ（高）にチャージされる。さらに、ＮＴ５はオフ（遮断）するため、定常電流は流れない。

ＣＬＫ＝Ｈの時、ＰＴ３、ＰＴ４、ＰＴ５およびＰＴ６はオフし、ＮＴ５はオンする。この状態で、ＶＩＰとＶＩＮの電圧に応じてＮＴ３およびＮＴ４が導通し、流れる電流量はＶＩＰとＶＩＮの電圧に応じて異なる。ＮＴ３およびＮＴ４に電流が流れると、ＤＰおよびＤＮがディスチャージするが、ＮＴ３およびＮＴ４に流れる電流量に応じてディスチャージ速度に差が生じる。この差により、ラッチ回路のラッチ機能が働き、ＯＰがＨまたはＬに、ＯＮがその逆になる。

図１の比較回路は、ＡＶＤとＧＮＤの間にＭＯＳトランジスタが４個直列に接続された四段積みであり、一段ごとのＭＯＳトランジスタの印加電圧が小さくなり、高速化が難しいという問題があった。

図２は、高速化を図るために、比較回路１２の前段にプリアンプ１１を配置した回路を示す。図２の回路では、プリアンプ１１が、入力信号ＶＩＰおよびＶＩＮを増幅して増幅出力ＶＯＰおよびＶＯＮを出力し、比較回路１２は、増幅出力ＶＯＰおよびＶＯＮの大小を判定して比較結果ＯＰおよびＯＮを出力する。図２の回路では、比較回路１２に入力する信号の電圧差が大きくなるため、速度が向上する。しかし、通常のプリアンプ１１は、定常電流が流れるため、消費電力を低減するのが難しく、図２の回路は低電力化には適していない。

そこで、前段で比較および増幅処理を行い、後段でラッチを行う二段式ダイナミックラッチ比較回路（コンパレータ）が提案されている。

図３は、二段式ダイナミックラッチ比較回路（コンパレータ）の例を示す回路図である。この二段式ダイナミックラッチ比較回路は、前段部と、後段部と、を有する。前段部は、ＡＶＤとノードＮＳの間に並列に設けられた、直列に接続されたＰＭＯＳトランジスタＰＴ１４およびＮＭＯＳトランジスタＮＴ１５と、直列に接続されたＰＭＯＳトランジスタＰＴ１５およびＮＭＯＳトランジスタＮＴ１６と、を有する。ＰＴ１４およびＰＴ１５のゲートにはＣＬＫが印加され、ＮＴ１５のゲートには入力信号ＶＩＰが入力され、ＮＴ１６のゲートには入力信号ＶＩＮが入力される。ＮＭＯＳトランジスタＮＴ１７が、ＮＳとＧＮＤの間に接続され、ゲートにＣＬＫが印加される。ＰＴ１４とＮＴ１５の接続ノードＤＰおよびＰＴ１５とＮＴ１６の接続ノードＤＮの信号が、後段への出力信号になる。

後段では、図１と同様に、ＰＭＯＳトランジスタＰＴ１１およびＰＴ１２と、ＮＭＯＳトランジスタＮＴ１１およびＮＴ１２は、ラッチ回路を形成する。ＰＴ１１とＮＴ１１の接続ノードから出力信号ＯＰが出力され、ＰＴ１２とＮＴ１２の接続ノードから出力信号ＯＮが出力される。ＰＴ１１およびＰＴ１２のソースはノードＰＳに接続される。ＮＴ１２およびＮＴ１２のソースはＧＮＤに接続される。ＰＭＯＳトランジスタＰＴ１３は、ＡＶＤとＰＳの間に接続され、ゲートに／ＣＬＫが印加される。なお、図では／ＣＬＫをＣＬＫに上バーを付して表す。さらに、ＮＴ１１と並列にＮＭＯＳトランジスタＮＴ１３が設けられ、ＮＴ１２と並列にＮＭＯＳトランジスタＮＴ１４が設けられる。ＮＴ１３のゲートは、ＤＰに接続され、ＮＴ１４のゲートは、ＤＮに接続される。

図４は、図３の二段式ダイナミックラッチ比較回路の動作を示すタイムチャートである。

ＣＬＫ＝Ｌのとき、図３の回路はリセット期間であり、ＤＰおよびＤＮはＨに、ＰＳ、ＯＰおよびＯＮは、Ｌに固定される。

ＣＬＫ＝Ｈになった瞬間、図３の回路の前段は、ＶＩＰとＶＩＮの比較を開始する。ＰＴ１４およびＰＴ１５がオフし、ＮＴ１７がオンし、ＮＴ１５およびＮＴ１６に、ＶＩＰおよびＶＩＮに応じた電流が流れ始める。ＰＴ１４およびＰＴ１５がオフしているため、ＤＰおよびＤＮは、ＶＩＰおよびＶＩＮに応じて電流を引き抜かれ、ＤＰおよびＤＮはＬに向かって低下する。このとき、ＶＩＰとＶＩＮに応じてＮＴ１５およびＮＴ１６に流れる電流に差を生じ、ＤＰおよびＤＮの低下速度が異なる。具体的には、ＶＩＰ＞ＶＩＮならばＤＰの方の低下速度が速く、ＶＩＰ＜ＶＩＮならばＤＮの方の低下速度が速い。図４では、低下が速い側を実線で、低下が遅い側を破線で示す。

これと同時に、後段では、／ＣＬＫ＝Ｌになり、ＰＴ１３がオンして電流が流れ始め、ＯＰおよびＯＮのチャージを開始する。しかし、ＮＴ１３およびＮＴ１４は、ゲートにＤＰおよびＤＮが印加されているためオンし、ＯＰおよびＯＮのノードから電流を引き抜くため、ＯＰおよびＯＮのチャージにはＤＰおよびＤＮの低下具合によって差が生じる。ＶＩＰ＞ＶＩＮの時、ＤＰがＤＮより速く低下するため、ＮＴ１３は先にオフする。そのためＮＴ１３から漏れ出る電流が少なくなり、ＯＰがＯＮよりも先にＨになる。ＯＰがＨになると、ラッチ回路であるため、ＯＮのチャージが停止し、図４において破線で示すように、ＯＮはＬになる。ＶＩＰ＜ＶＩＮの時は、これとは逆の動作が生じる。

図３の二段式ダイナミックラッチ比較回路は、三段積であり、図１の回路に比べて高速化が可能であると共に、ＣＬＫ＝Ｈの判定終了後ＣＬＫ＝Ｌになると電流が流れず、低電力化が可能である。

比較回路（コンパレータ）を製造する場合、比較回路を形成するトランジスタの製造ばらつきやレイアウトの非対称性などにより、必ずオフセットが存在し回路動作に悪影響を及ぼすことが知られている。そこで、オフセットをゼロにする各種の補正技術が研究されている。さらに、単にオフセットをゼロにするだけでなく、参照電圧を生成せずにコンパレータの閾値（出力が反転する入力電圧差）をゼロではなく他の値に設定したいという要望がある。オフセットの調整が可能であれば、閾値を任意の値に設定することが可能になる。

図５は、図３に示した二段式ダイナミックラッチ比較回路において、オフセットを調整可能にした一例の回路図である。図５に示すように、入力信号ＶＩＰおよびＶＩＮが入力される入力差動対を形成するＮＴ１５およびＮＴ１６に並列にＮＭＯＳトランジスタＮＴ１８およびＮＴ１９を設ける。ＮＴ１９のゲートには調整電圧Ｖｂを印加する。チャージポンプ１５、スイッチＳＷ１、ＳＷ２およびチャージポンプ１６が直列に接続され、ＳＷ１とＳＷ２の接続ノードは、容量１４を介して接地されると共に、ＮＴ１８のゲートに接続される。スイッチＳＷ１およびＳＷ２を導通状態にするタイミングを調整することにより、容量１４の充電時間を調整して、ＮＴ１８のゲート電圧を変化させることができる。そこで、ＶＩＰおよびＶＩＮとして所定の入力電圧を入力した状態で、ＮＴ１８のゲート電圧を変化させ、比較結果が切り替わる状態に設定すると、比較回路を所定の入力電圧で変化する状態、すなわち閾値を設定することができる。

しかし、図５の回路は、オフセット調整のために、チャージポンプ１５および１６、スイッチＳＷ１およびＳＷ２、容量１４などを外部から接続するので、回路面積が増加する上、外部に定常電流を流すため、消費電力が増加する。

図６は、図３に示した二段式ダイナミックラッチ比較回路において、オフセットを調整可能にした別の例の回路図である。図６の回路では、ノードＤＰとＧＮＤの間に可変容量１７を接続し、ノードＤＮとＧＮＤの間に可変容量１８を接続する。可変容量１７および１８の容量を変化させることにより、ＤＰおよびＤＮを変化させる負荷が変化し、比較回路の閾値を変動させる。

しかし、図６の回路は、電流パスに負荷として容量を付与するため電力が増加し、また動作速度も遅くなる。

低消費電力かつ小面積の両方を満たすためには、定常的に電流を流すことや、外部に余計なバイアス回路を生成することは望ましくない。また、比較回路は高速化が求められており、二段式ダイナミックラッチ比較回路も高速化を実現するための回路であるが、容量を付与して速度が劣化すると、高速化が難しい。

図７は、第１実施形態の比較回路の回路図である。

第１実施形態の比較回路は、二段式ダイナミックラッチ比較回路である。第１実施形態の比較回路は、前段部と、後段部と、制御回路２０と、を有する。前段部は、ＡＶＤとノードＮＳの間に並列に設けられた、直列に接続されたＰＭＯＳトランジスタＰＴ１４およびＮＭＯＳトランジスタＮＴ１５と、直列に接続されたＰＭＯＳトランジスタＰＴ１５およびＮＭＯＳトランジスタＮＴ１６と、を有する。ＰＴ１４およびＮＴ１５の列と、ＰＴ１５およびＮＴ１６の列は、並列に設けられ、ＮＴ１５とＮＴ１６は、差動入力対を形成する。ＰＴ１４およびＰＴ１５のゲートにはＣＬＫが印加され、ＮＴ１５のゲートには入力信号ＶＩＰが入力され、ＮＴ１６のゲートには入力信号ＶＩＮが入力される。ＮＭＯＳトランジスタＮＴ１７が、ＮＳとＧＮＤの間に接続され、ゲートにＣＬＫが印加される。ＰＴ１４とＮＴ１５の接続ノードＤＰおよびＰＴ１５とＮＴ１６の接続ノードＤＮの信号が、後段への出力信号になる。

後段では、ＰＭＯＳトランジスタＰＴ１１およびＮＭＯＳトランジスタＮＴ１１を直列に接続した第１列と、ＰＭＯＳトランジスタＰＴ１２およびＮＭＯＳトランジスタＮＴ１２を直列に接続した第２列と、を並列に設ける。ＰＴ１１およびＮＴ１１のゲートは、ＰＴ１２とＮＴ１２の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＮが得られる。ＰＴ１２およびＮＴ１２のゲートは、ＰＴ１１とＮＴ１１の接続ノードに接続され、この接続ノードから出力信号（比較結果）ＯＰが得られる。言い換えれば、ＰＴ１１、ＰＴ１２、ＮＴ１１およびＮＴ１２は、ラッチ回路を形成する。出力信号ＯＰとＯＮは、互いに逆相の信号である。

ＰＴ１１およびＰＴ１２のソースはノードＰＳに接続される。ＮＴ１２およびＮＴ１２のソースはＧＮＤに接続される。ＰＭＯＳトランジスタＰＴ１３は、ＡＶＤとＰＳの間に接続され、ゲートに／ＣＬＫが印加される。さらに、ＮＴ１１と並列にＮＭＯＳトランジスタＮＴ１３が設けられ、ＮＴ１２と並列にＮＭＯＳトランジスタＮＴ１４が設けられる。ＮＴ１３のゲートは、ＤＰに接続され、ＮＴ１４のゲートは、ＤＮに接続される。

第１実施形態の比較回路は、ＰＴ１１に並列に設けられた補正回路３１と、ＰＴ１２に並列に設けられた補正回路３２と、を有する。補正回路３１は、ＮＭＯＳトランジスタ３１とスイッチＳＷ３１を直列に接続した複数の列を有するが、図７では１つの列のみを示している。各列のスイッチＳＷ３１は、制御回路２０からの制御信号ＳＷＮ［ｎ］で制御される。言い換えれば、制御回路２０は、制御信号ＳＷＮ［ｎ］により、ＰＴ１１に並列に接続するＮＭＯＳトランジスタ３１の個数を調整可能である。

同様に、補正回路３２は、ＮＭＯＳトランジスタ３２とスイッチＳＷ３２を直列に接続した複数の列を有し、制御回路２０は、制御信号ＳＷＰ［ｎ］により、ＰＴ１２に並列に接続するＮＭＯＳトランジスタ３１の個数を調整可能である。

図８は、第１実施形態の比較回路の動作を示すタイムチャートである。

ＣＬＫ＝Ｌのとき、比較回路はリセット期間であり、ＤＰおよびＤＮはＨに、ＰＳ、ＯＰおよびＯＮは、Ｌに固定される。

ＣＬＫ＝Ｈになった瞬間、比較回路の前段は、ＶＩＰとＶＩＮの比較を開始する。ＰＴ１４およびＰＴ１５がオフし、ＮＴ１７がオンし、ＮＴ１５およびＮＴ１６に、ＶＩＰおよびＶＩＮに応じた電流が流れ始める。ＰＴ１４およびＰＴ１５がオフしているため、ＤＰおよびＤＮは、ＶＩＰおよびＶＩＮに応じて電流を引き抜かれ、ＤＰおよびＤＮはＬに向かって低下する。このとき、ＶＩＰとＶＩＮに応じてＮＴ１５およびＮＴ１６に流れる電流に差を生じ、ＤＰおよびＤＮの低下速度が異なる。具体的には、ＶＩＰ＞ＶＩＮならばＤＰの方の低下速度が速く、ＶＩＰ＜ＶＩＮならばＤＮの方の低下速度が速い。図４では、低下が速い側を実線で、低下が遅い側を破線で示す。

これと同時に、後段では、／ＣＬＫ＝Ｌになり、ＰＴ１３がオンして電流が流れ始め、ＯＰおよびＯＮのチャージを開始する。しかし、ＮＴ１３およびＮＴ１４は、ゲートにＤＰおよびＤＮの電圧が印加されているためオンし、ＯＰおよびＯＮのノードから電流を引き抜く（ディスチャージする）。一方、補正回路３１のＮＴ３１および補正回路３２のＮＴ３２は、ゲートにＤＰおよびＤＮの電圧が印加されているためオンし、ＳＷ３１がオンしている列のＮＴ３１およびＮＴ３２は、ＯＰおよびＯＮのノードに電流を流し込む（チャージする）。そのため、ＯＰおよびＯＮのチャージにはＤＰおよびＤＮの低下具合によって差が生じる。具体的には、ＰＴ１３の駆動能力が十分に高いとすると、ＯＰの電圧低下は、補正回路３１の接続されている（ＳＷ３１がオンの）ＮＴ３１の合計駆動能力とＰＴ１１の駆動能力の和から、ＮＴ１３の駆動能力を減じた駆動能力で決定される。同様に、ＯＮの電圧低下は、補正回路３２の接続されている（ＳＷ３２がオンの）ＮＴ３２の合計駆動能力とＰＴ１２の駆動能力の和から、ＮＴ１４の駆動能力を減じた駆動能力で決定される。したがって、補正回路３１のオンにするＳＷ３１の個数および補正回路３２のオンにするＳＷ３２の個数を調整することにより、ＤＰおよびＤＮが差動ラッチ回路を駆動する駆動力を変化させて、ＯＰおよびＯＮの電圧低下具合を調整可能である。言い換えれば、ＤＰおよびＤＮによる差動ラッチ回路の状態変化の感度が、補正回路３１および３２により調整可能である。

ここで、補正回路３１のＳＷ３１および補正回路３２のＳＷ３２が全てオフの場合、比較回路にはオフセットがないものとすると、ＶＩＰ−ＶＩＮ＝０の時を境として出力が反転する。ここで、閾値をＶＩＰ−ＶＩＮ＝所定値＞０に変更することを考える。

ＶＩＰ＞ＶＩＮである入力信号を入力した場合、ＤＰが先にＬに低下し、ＯＰから流れ出る電流は少なくなり、ＯＰのノードにはＯＮのノードより多くの電荷が溜まるようになる。この電荷の差を、ＳＷＰ［ｎ］で制御される補正回路３２のＳＷ３２をオンすることで、判定時（ＣＬＫ＝Ｈ）にＯＮのノードにＮＴ３２を介して電流を流し電荷を与えることで補うことにより調整する。オンにするＳＷ３２の個数を増加させれば、その分ＶＩＰ−ＶＩＮ＝所定値が増加するので、所望の所定値になるようにオンにするＳＷ３２の個数を設定する。

ＶＩＰ＜ＶＩＮの場合は、逆に補正回路３１のＳＷ３１をオンし、オンにする個数を調整して、ＶＩＮ−ＶＩＰを所定値に設定する。
ＶＩＰ−ＶＩＮはオフセットに相当するので、ＶＩＰ−ＶＩＮ＝所定値＝０に設定することは、オフセットをゼロにすることになる。また、所定値≠０に設定すれば、閾値を所望の所定値に設定することになる。以下、閾値を所望の所定値に設定する場合を説明するが、同様の処理はオフセットをゼロにするにも適用可能である。

なお、補正回路３１および３２は、判定時のみ電流を流し、無駄な時間に電流は流さない。具体的には、ノードＤＰまたはＤＮの電圧が、トランジスタのしきい値Ｖｔｈを超えており、かつノードＰＳの電圧が０でない時のみである。図８のＩＳＷは、補正回路３１および３２のＮＴ３１およびＮＴ３２がオンするタイミングを示す。さらに、図８で、ＩＭＡＩＮは、出力ＯＰおよびＯＮのノードに流れる電流を示す。このように、補正回路３１および３２、および比較回路に流れる電流は、ＣＬＫ＝Ｈの期間の更に短い期間であり、消費電力は小さい。

例えば、ＮＴ３１またはＮＴ３２を１つ接続するか否かで、例えば５ｍＶの閾値変動があったとすると、例えばＶＩＰ−ＶＩＮ＝１０ｍＶとするには、２個オンすればよい。ＮＴ３１またはＮＴ３２の１個当たりの閾値変動量があらかじめ分かっている場合は、制御回路２０は、外部から与えられた閾値を示すデータに応じて、データに応じてＳＷ３１またはＳＷ３２のオンおよびオフを設定した後、実回路動作を開始する。

ＮＴ３１またはＮＴ３２の１個当たりの閾値変動量が分かっていない場合は、実回路動作の前にキャリブレーションを行うなどして、閾値補正値を検出し回路に記憶させる。

図９は、キャリブレーションを行う場合の制御回路２０の回路構成を示す図である。制御回路２０は、ＡＮＤゲート２１と、パルスカウンタ２２と、デコーダ２３と、レジスタ２４と、ＯＲゲート２５と、信号供給回路２７と、を有する。なお、ＣＰＵ２６は、第１実施形態の比較回路または比較回路を含むＡ／Ｄ変換回路が設けられるＬＳＩ中に含まれる回路であり、制御回路２０に制御信号を出力する。ＣＰＵ２６が含まれない場合には、簡単なシーケンス回路等で、制御信号を生成することが可能である。

ＯＲ回路２５は、比較回路の出力信号ＯＰまたはＯＮを受けて、いずれかがＨの時にＨを出力する。ＡＮＤ回路２１は、ＣＰＵ２６から出力される制御回路２０をキャリブレーション動作とするときにＨとなる補正信号ｓｅｌと、比較回路の出力の両方がＨの時に、ＣＬＫをパルスカウンタ２２に供給する。

パルスカウンタ２２は、ＡＮＤ回路２１からＣＬＫが供給されている間、ＣＬＫをカウントし、ＡＮＤ回路２１からのＣＬＫの供給が停止すると、その時のカウント値を補正値ｃａｌとしてレジスタ２４に出力する。

デコーダ２３は、レジスタ２４から補正値ｃａｌを受けたときに、その補正値ｃａｌに応じたコード信号を出力する回路である。レジスタ２４は、パルスカウンタ２２から出力される補正値ｃａｌを記憶するメモリ回路である。

制御回路２０は、比較回路が通常動作する時には、ＣＰＵ２６からの書き込み命令によって、レジスタ２４に格納しているデータをデコーダ２３に対して出力させる。デコーダ２３はレジスタ２４からのデータをデコードして、コード信号を補正回路３１および３２に出力する。一方、制御回路２０は、比較回路がキャリブレーション動作をするときには、以下の図１０で説明する動作を行う。

図１０は、比較回路のキャリブレーション動作を説明するフローチャートである。
ステップＳ１０で、キャリブレーションを開始する。なお、ＶＩＮは、所定の値、例えば、１．０Ｖに設定される。

ステップＳ１１で、比較回路に入力する入力信号ＶＩＰの電圧を、調整したい補正電圧にセットする。例えば、ＶＩＰが１．１０Ｖ未満であればＯＰがＨ（１）に、ＶＩＰが１．１０Ｖ以上であればＯＰがＬ（０）に変化するように比較回路を設定する場合、言い換えれば閾値をＶＩＮ＋０．１０Ｖに設定する場合には、ＶＩＰに１．１０Ｖをセットする。

ステップＳ１２では、制御回路２０から出力するＳＷＮ［ｎ］，ＳＷＰ［ｎ］をすべて０（Ｌ）に設定する。

ステップＳ１３では、ＯＰ＝Ｈであるか判定し、ＨであればステップＳ１４に進み、ＬであればステップＳ１７に進む。

ステップＳ１４では、補正回路３１のスイッチＳＷ３１を接続（オン）する個数を補正するＳＷＮ側補正を行う。

ステップＳ１５では、補正回路３１のスイッチＳＷ３１のオンする個数を１だけ増加（ＳＷＮ＝ＳＷＮ＋１）する。

ステップＳ１６では、ＯＰがＬに変化したかを判定し、変化しなければステップＳ１４に戻り、Ｌに変化していればステップＳ２０に進む。

ステップＳ１４からＳ１６を繰り返すことにより、比較回路は、ＶＩＰが１．１０Ｖ以下であればＯＰがＨに、ＶＩＰが１．１０Ｖより大きければＯＰがＬに変化するように設定される。言い換えれば、閾値がＶＩＮ＋０．１０Ｖ＝１．１０Ｖに設定される。

ステップＳ１７では、補正回路３２のスイッチＳＷ３２を接続（オン）する個数を補正するＳＷＰ側補正を行う。

ステップＳ１８では、補正回路３２のスイッチＳＷ３２のオンする個数を１だけ増加（ＳＷＰ＝ＳＷＰ＋１）する。

ステップＳ１９では、ＯＰがＨに変化したかを判定し、変化しなければステップＳ１７に戻り、Ｈに変化していればステップＳ２０に進む。

ステップＳ１７からＳ１９を繰り返すことにより、比較回路は、ＶＩＰが１．１０Ｖ未満であればＯＰがＨに、ＶＩＰが１．１０Ｖ以上であればＯＰがＬに変化するように設定される。言い換えれば、閾値がＶＩＮ＋０．１０Ｖ＝１．１０Ｖに設定される。

ステップＳ２０では、補正値ＳＷＮおよびＳＷＮをレジスタ（メモリ）に格納する。補正回路３１のスイッチＳＷ３１がすべてオフ（開放）の場合にはＳＷＮ＝０であり、補正回路３２のスイッチＳＷ３２がすべてオフ（開放）の場合にはＳＷＰ＝０である。

ステップＳ２１で、キャリブレーションを終了する。
ステップＳ２２では、ステップＳ２０で格納した補正値を補正回路３１および３２にセットする。
ステップＳ２３では、通常の比較処理を行う実動作を開始する。

上記の閾値補正で、ＶＩＮを１．０Ｖに設定し、補正回路３１で補正可能な閾値の範囲が０．２０Ｖ、補正回路３２で補正可能な閾値の範囲が０．２０Ｖとすると、０．８０Ｖから１．２０Ｖの範囲内で閾値を設定できる。

図１１は、上記のキャリブレーション動作によるオフセット補正量の一例を示す図である。補正回路３１および３２のそれぞれに、全て同じサイズの４７個のスイッチＳＷ３１およびＳＷ３２が設けられている。図１１の横軸はオンする補正回路の数を表し、＋は補正回路３２、すなわちＳＷＰ側のスイッチＳＷ２１を、−は補正回路３１、すなわちＳＷＮ側のスイッチＳＷ３１をオンすることを示す。図１１の縦軸は閾値の変動量を示し、これはオフセット補正が完了したときのＶＩＰ−ＶＩＮの値を示す。例えば、補正回路３２でスイッチＳＷ２１を１５個オンした場合、閾値４０ｍＶとなり、ＶＩＰ−ＶＩＮがこの値を境にして、出力が反転することを意味する。このように、第１実施形態では、ある程度の範囲で閾値を任意に変動させることができる。

なお、この閾値変動値は、補正回路３１および３２のＮＴ３１およびＮＴ３２のサイズを変更することで、ある程度増減させることができる。また、ＮＴ３１およびＮＴ３２は、全て同じサイズのトランジスタとしなくてもよく、大きさの設定は任意である。

以上説明したように、第１実施形態の比較回路は、外部バイアス回路などを使用せずに、オフセット補正が可能であり、比較の閾値をある程度の範囲で変化させることが可能である。

さらに、第１実施形態の比較回路は、信号経路に容量を付加せずに閾値を補正するので、容量を付加する補正方法のように負荷が見えることによって速度劣化を招く、ということがなく、比較回路の速度低下を生じない。

さらに、第１実施形態の比較回路での補正は、定常電流を流さずに、判定時のみ電流を流すため、消費電力の増加が抑えられる。

図１２は、第２実施形態の比較回路の回路図である。
第２実施形態の比較回路は、補正回路４１および４２におけるＮＭＯＳトランジスタＮＴ４１とスイッチＳＷ４１およびＮＭＯＳトランジスタＮＴ４２とスイッチＳＷ４２の接続順が、第１実施形態の比較回路の場合と異なり、他は同じである。補正回路４１および４２におけるトランジスタとスイッチの接続順を変更しても、第１実施例と同様に動作する。

図１３は、第３実施形態の比較回路の回路図である。
第３実施形態の比較回路は、回路のテール部分のトランジスタの極性を変更したことが第１実施形態の比較回路の場合と異なり、他は同じである。第１実施形態では、入力信号ＶＩＰおよびＶＩＮは、ＮＭＯＳトランジスタＮＴ１５およびＮＴ１６のゲートに入力した。これに対して、第３実施形態では、入力信号ＶＩＰおよびＶＩＮは、ＰＭＯＳトランジスタＰＴ５６およびＰＴ５７のゲートに入力し、これに応じて、後段の回路も変更し、補正回路６１および６２のトランジスタをＰＭＯＳに変更している。言い換えれば、第３実施形態の比較回路は、第１実施形態の比較回路と極性を反転しており、極性を反転しても第１実施形態と同様に動作する。

図１４は、第４実施形態の比較回路の回路図である。
第４実施形態の比較回路は、補正回路７１および７２におけるＰＭＯＳトランジスタＰＴ７１とスイッチＳＷ７１およびＰＭＯＳトランジスタＰＴ７２とスイッチＳＷ７２の接続順が、第３実施形態の比較回路の場合と異なり、他は同じである。補正回路７１および７２におけるトランジスタとスイッチの接続順を変更しても、第３実施例と同様に動作する。

以上説明したように、第１から第４実施形態の比較回路は、オフセットの調整および閾値を所定の値に設定することが可能である。以下、第１から第４実施形態の比較回路をＡ／Ｄ変換回路に適用した実施形態を説明する。

図１５は、第５実施形態の４ビットのＡ／Ｄ変換回路の構成を示す図である。
第５実施形態のＡ／Ｄ変換回路は、ラダー抵抗８０と、８個の比較回路８１ａ−８１ｈと、７個のＮＡＮＤゲート８２ａ−８２ｇと、エンコーダ８３と、を有する。ラダー抵抗８０は、高電位電源ＡＶＤと低電位電源ＧＮＤの間に直列に接続した抵抗Ｒ０〜Ｒ８を有し、抵抗の接続ノードから参照電位Ｖ１−Ｖ８が得られる。比較回路８１ａ−８１ｈは、第１実施形態から第４実施形態のいずれかの比較回路であり、デジタル化するアナログ信号Ｖｉｎが入力信号ＶＩＰとして入力され、参照電位Ｖ１−Ｖ８が入力信号ＶＩＮとして入力される。ＮＡＮＤゲート８２ａ−８２ｇは、隣接する２個の比較回路の出力の値が同じであれば［１］を、異なる時に［０］を、出力する。エンコーダ８３は、７個のＮＡＮＤゲート８２ａ−８２ｇの出力のうち［０］になる位置を示すエンコードデータを出力する。以上のＡ／Ｄ変換回路の構成は、広く知られているのでこれ以上の説明は省略する。

ラダー抵抗８０の抵抗Ｒ０〜Ｒ８の抵抗値は、トリミング等により精密に設定されており、参照電位Ｖ１−Ｖ８は等間隔の電圧値を有する。８個の比較回路８１ａ−８１ｈは、アナログ信号Ｖｉｎが参照電位Ｖ１−Ｖ８を境にして変化するように、すなわちオフセットをゼロにするように調整される。なお、８個の比較回路８１ａ−８１ｈのオフセットを順次調整するキャリブレーション処理を行うため、その制御を行う全体制御回路（図示せず）を設けることが望ましい。なお、図９に示したＣＰＵ２６がこの処理を行うようにしてもよい。

なお、第１から第４実施形態の比較回路であれば、閾値を任意に調整できるので、抵抗Ｒ０〜Ｒ８の抵抗値は精密に設定せず、参照電位Ｖ１−Ｖ８が正確に等間隔の電圧値を有さない場合でも、正確なＡ／Ｄ変換データを得ることが可能である。その場合、アナログ信号Ｖｉｎとして正確な参照電位を順次入力し、対応する比較回路の閾値が各参照電位になるように、前述のキャリブレーション処理を行う。これにより、トリミング等により抵抗Ｒ０〜Ｒ８の抵抗値を正確に設定しなくてもよい。この場合も、全体制御回路を設けることが望ましい。

図１６は、第６実施形態のＡ／Ｄ変換回路の構成を示す図である。
第６実施形態のＡ／Ｄ変換回路は、比較的狭い入力範囲のアナログ信号を対象とする回路である。

第６実施形態のＡ／Ｄ変換回路は、参照電圧源９０と、複数個の比較回路９１ａ−９１ｎと、全体制御回路９２と、エンコーダ９３と、を有する。参照電圧源９０は、１つの参照電圧ＶＲを出力する。比較回路９１ａ−９１ｎは、第１実施形態から第４実施形態のいずれかの比較回路であり、デジタル化するアナログ信号Ｖｉｎが入力信号ＶＩＰとして入力され、参照電位ＶＲが入力信号ＶＩＮとして入力される。全体制御回路９２は、複数個の比較回路９１ａ−９１ｎで順次キャリブレーション動作が行われるように制御する。エンコーダ９３は、複数個の比較回路９１ａ−９１ｎの出力に基づいてアナログ信号Ｖｉｎの電圧値を示すデータを生成する。エンコーダ９３は、複数個の比較回路９１ａ−９１ｎの出力の変化する位置を検出するか、または多数決原理等の公知の方法で複数個の比較回路９１ａ−９１ｎの出力の変化位置を検出する。

第１から第４実施形態の比較回路は、狭い範囲であれば、閾値を任意に調整できる。第６実施形態では、複数個の比較回路９１ａ−９１ｎは、参照電圧ＶＲに対して、所定幅ずつずれた閾値を有するように設定される。例えば、７個の比較回路が設けられ、所定幅を３０ｍＶとし、閾値を順に、ＶＲ−９０ｍＶ、ＶＲ−６０ｍＶ、ＶＲ−３０ｍＶ、ＶＲ、ＶＲ＋３０ｍＶ、ＶＲ＋６０ｍＶ、ＶＲ＋９０ｍＶに設定する。これにより、ＶＲ±９０ｍＶを入力範囲とする３ビットのＡ／Ｄ変換回路が実現できる。もちろん、比較回路の個数を増加させればビット数を増加でき、各比較回路の閾値調整範囲を広くすれば入力範囲を拡大することができる。

第６実施形態のＡ／Ｄ変換回路は、ラダー抵抗を使用しないので、回路を小型化でき、定常電流が流れるラダー抵抗を使用しないので、消費電力を削減できる。

図１７は、第７実施形態のＡ／Ｄ変換回路の構成を示す図である。
第７実施形態のＡ／Ｄ変換回路は、第５および第６実施形態のＡ／Ｄ変換回路を組み合わせた回路である。

第７実施形態のＡ／Ｄ変換回路は、複数個の基準電位生成回路９７ａ−９７ｍと、複数個の比較回路９５ａ−９５ｂ、８６ａ−９６ｄと、全体制御回路９８と、エンコーダ９９と、を有する。全体制御回路９８およびエンコーダ９９は、第６実施形態と同じであるので、説明は省略する。複数個の基準電位生成回路９７ａ−９７ｍは、Ａ／Ｄ変換回路のビット数から通常使用される参照電位の個数より少ない参照電位を生成する。例えば、６ビットのＡ／Ｄ変換回路の場合、通常６３個の参照電位が使用されるが、ここでは８個の参照電位を生成する。これらの参照電位は、第５実施形態のようにラダー抵抗で発生してもよいが、Ｄ／Ａ変換回路等を使用して発生してもよい。

複数個の比較回路は、複数個のグループに分けられ、各グループには、同一の参照電位が入力信号ＶＩＮとして供給される。例えば、上記のように、６ビットのＡ／Ｄ変換回路で８個の参照電位を生成する場合には、６３個の比較回路を８個ずつの８つのグループに分ける（１グループのみ７個の比較回路を有する）。各グループでは、供給された１つの参照電位に対して、８個の比較回路を８つの異なる等間隔の閾値を有するように設定する。そして、隣接するグループの最小の閾値と最大の閾値が、等間隔になるようにする。これにより、閾値が等間隔で変化する６３個の比較回路が得られる。

第７実施形態では、各比較回路の閾値の調整範囲が比較的狭くても、全体としては広い入力範囲のアナログ信号をＡ／Ｄ変化することができる。

以上、実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、当業者であれば、回路構成について各種の変形例を容易に想到可能であり、キャリブレーション処理についても各種の方法が可能であることが容易に想到できる。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

２０ 制御回路
３１，３２，４１，４２ 補正回路
８０ ラダー抵抗
８１ａ−８１ｈ 比較回路
８２ａ−８１ｇ ＮＡＮＤゲート
８３ エンコーダ

Claims (9)

1. クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
   前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化し、前記第１中間出力および前記第２中間出力の状態変化に対する感度が制御可能である差動ラッチ回路と、を備え、
   前記差動ラッチ回路は、
   直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
   前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのソースと高電位電源との間に接続され、ゲートに前記クロックの反転信号が印加される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタに並列に接続された第１中間入力ＮＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタに並列に接続された第２中間入力ＮＭＯＳトランジスタと、
   前記第１ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＮＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＮＭＯＳトランジスタと、を備え、
   前記第１中間出力が、前記第１中間入力ＮＭＯＳトランジスタおよび前記複数の第１調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第２中間出力が、前記第２中間入力ＮＭＯＳトランジスタおよび前記複数の第２調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力することを特徴とする比較回路。
2. 前記差動ラッチ回路における前記第１中間出力および前記第２中間出力の状態変化に対する感度を制御する制御回路、をさらに備える請求項１記載の比較回路。
3. 前記複数の第１調整ＮＭＯＳトランジスタのそれぞれは、前記制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第１調整ＮＭＯＳトランジスタと前記スイッチの列が、前記第１ＰＭＯＳトランジスタに並列に接続され、
   前記複数の第２調整ＮＭＯＳトランジスタのそれぞれは、前記制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第２調整ＮＭＯＳトランジスタと前記スイッチの列が、前記第２ＰＭＯＳトランジスタに並列に接続される請求項１または２記載の比較回路。
4. クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
   前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化し、前記第１中間出力および前記第２中間出力の状態変化に対する感度が制御可能である差動ラッチ回路と、を備え、
   前記差動ラッチ回路は、
   直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
   前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのソースと低電位電源との間に接続され、ゲートに前記クロックが印加される第３ＮＭＯＳトランジスタと、
   前記第１ＰＭＯＳトランジスタに並列に接続された第１中間入力ＰＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタに並列に接続された第２中間入力ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＰＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＰＭＯＳトランジスタと、を備え、
   前記第１中間出力が、前記第１中間入力ＰＭＯＳトランジスタおよび前記複数の第１調整ＰＭＯＳトランジスタのゲートに印加され、
   前記第２中間出力が、前記第２中間入力ＰＭＯＳトランジスタおよび前記複数の第２調整ＰＭＯＳトランジスタのゲートに印加され、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力することを特徴とする比較回路。
5. 前記差動ラッチ回路における前記第１中間出力および前記第２中間出力の状態変化に対する感度を制御する制御回路、をさらに備える請求項４記載の比較回路。
6. 前記複数の第１調整ＰＭＯＳトランジスタのそれぞれは、前記制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第１調整ＰＭＯＳトランジスタと前記スイッチの列が、前記第１ＮＭＯＳトランジスタに並列に接続され、
   前記複数の第２調整ＰＭＯＳトランジスタのそれぞれは、前記制御回路により制御されるスイッチと直列に接続され、直列に接続された前記第２調整ＰＭＯＳトランジスタと前記スイッチの列が、前記第２ＮＭＯＳトランジスタに並列に接続される請求項４または５記載の比較回路。
7. 閾値が段階的に異なる複数の比較回路と、
   アナログ入力信号に対する前記複数の比較回路の比較結果に基づいて、前記アナログ入力信号の電圧に対応するデジタルデータを生成する処理回路と、を備え、
   前記複数の比較回路のそれぞれは、
   クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
   前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化し、前記第１中間出力および前記第２中間出力の状態変化に対する感度が制御可能である差動ラッチ回路と、を備え、
   前記差動ラッチ回路は、
   直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
   前記第１ＰＭＯＳトランジスタおよび前記第２ＰＭＯＳトランジスタのソースと高電位電源との間に接続され、ゲートに前記クロックの反転信号が印加される第３ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタに並列に接続された第１中間入力ＮＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタに並列に接続された第２中間入力ＮＭＯＳトランジスタと、
   前記第１ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＮＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＮＭＯＳトランジスタと、を備え、
   前記第１中間出力が、前記第１中間入力ＮＭＯＳトランジスタおよび前記複数の第１調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第２中間出力が、前記第２中間入力ＮＭＯＳトランジスタおよび前記複数の第２調整ＮＭＯＳトランジスタのゲートに印加され、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力することを特徴とするアナログ・デジタル変換回路。
8. 閾値が段階的に異なる複数の比較回路と、
   アナログ入力信号に対する前記複数の比較回路の比較結果に基づいて、前記アナログ入力信号の電圧に対応するデジタルデータを生成する処理回路と、を備え、
   前記複数の比較回路のそれぞれは、
   クロック信号に応じて動作状態が切り替えられ、第１入力信号と第２入力信号に対応した第１中間出力および第２中間出力を出力する差動増幅回路と、
   前記クロック信号に応じて動作状態が切り替えられ、前記第１中間出力および前記第２中間出力に応じて状態が変化し、前記第１中間出力および前記第２中間出力の状態変化に対する感度が制御可能である差動ラッチ回路と、を備え、
   前記差動ラッチ回路は、
   直列に接続された第１ＰＭＯＳトランジスタおよび第１ＮＭＯＳトランジスタを有する第１の列と、直列に接続された第２ＰＭＯＳトランジスタと第２ＮＭＯＳトランジスタを有し、前記第１の列に並列に接続された第２の列と、を備え、前記第１ＰＭＯＳトランジスタおよび前記第１ＮＭＯＳトランジスタのゲートは、前記第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードに接続され、前記第２ＰＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのゲートは、前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードに接続されたラッチ回路と、
   前記第１ＮＭＯＳトランジスタおよび前記第２ＮＭＯＳトランジスタのソースと低電位電源との間に接続され、ゲートに前記クロックが印加される第３ＮＭＯＳトランジスタと、
   前記第１ＰＭＯＳトランジスタに並列に接続された第１中間入力ＰＭＯＳトランジスタと、
   前記第２ＰＭＯＳトランジスタに並列に接続された第２中間入力ＰＭＯＳトランジスタと、
   前記第１ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第１調整ＰＭＯＳトランジスタと、
   前記第２ＮＭＯＳトランジスタに並列に接続され、接続個数が制御可能である複数の第２調整ＰＭＯＳトランジスタと、を備え、
   前記第１中間出力が、前記第１中間入力ＰＭＯＳトランジスタおよび前記複数の第１調整ＰＭＯＳトランジスタのゲートに印加され、
   前記第２中間出力が、前記第２中間入力ＰＭＯＳトランジスタおよび前記複数の第２調整ＰＭＯＳトランジスタのゲートに印加され、
   前記第１ＰＭＯＳトランジスタと前記第１ＮＭＯＳトランジスタの接続ノードおよび第２ＰＭＯＳトランジスタと前記第２ＮＭＯＳトランジスタの接続ノードから比較結果を出力することを特徴とするアナログ・デジタル変換回路。
9. 前記複数の比較回路のそれぞれは、
   前記差動ラッチ回路における前記第１中間出力および前記第２中間出力の状態変化に対する感度を制御する制御回路と、を備える請求項７または８記載のアナログ・デジタル変換回路。

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