JP6996411B2 - ニューラルネットワーク回路 - Google Patents
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Description
Vi28=-Vbが常時印加された状態で計算している。
(Vout+Voff)-(Voff+Vbias)=Vout-Vbias
となり、オフセット電圧はキャンセルされ、且つバイアス電圧-Vbが加えられた電圧に相当する。つまり、記憶部にバイアス電流が流れるのはバイアス設定動作時のみとなるので、バイアス電流の通電期間を従来よりも短くすることができ、消費電流を低減できる。そして、オフセット電圧の補正も併せて行うことができる。
以下、第1実施形態について説明する。図2に示すニューラルネットワーク回路のアナログ積和演算回路1は、入力データData_inをD/Aコンバータ2により電圧変換する。変換された電圧はドライブアンプ3を介してメモリスタクロスバー回路4に印加される。ドライブアンプ3は駆動アンプに相当する。メモリスタクロスバー回路4は、メモリスタを記憶素子とするもので、複数の記憶素子を格子状に配置して構成されており、記憶部に相当する。
f(x)=max(0,x) …(1)
このランプ関数f(x)は正極性である。その後、出力されたデータData_outは、次段のアナログ積和演算回路1に入力される。
Data_DAC_select 出力電圧
0(初期動作) 基準電圧Vref
1(通常動作) 入力データに応じた信号電圧
また、D/Aコンバータ2(B)については、制御信号Bias_DAC_selectに応じて以下のように変換電圧を出力する。
Bias_DAC_select 出力電圧
0(通常動作) 基準電圧Vref
1(初期動作) 逆極性バイアス電圧+Vb
尚、「初期動作」,「通常動作」については後述する。
Vin1=Vin2=0V,VinB=+Vb
となる。この時、センスアンプ7にオフセット電圧Voffが発生していると、その出力電圧Voutは、オフセット電圧Voffに、逆極性のバイアス電圧+Vbを印加した時の出力電圧+Vbaisを加えたもの、すなわち、
Vout=Voff+Vbias
になる。そしてこの時、Latch_select=0であるから、減算部9のラッチ回路16(2)により、センスアンプ7の出力電圧(Voff+Vbias)に相当するデータがラッチされる(S4)。
(Vout+Voff)-(Voff+Vbias)=Vout-Vbias
となる。これにより得られるデータは、センスアンプ7の出力電圧Voutに正極性のバイアス電圧-Vbを印加した時の出力電圧-Vbiasが加算された電圧に相当する。そして、オフセット電圧Voffはキャンセルされている。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第2実施形態は、オフセット補正制御部11に替えて、図10に示すオフセット補正制御部31を用いる。オフセット補正制御部31は、カウンタ22に替わるDフリップフロップ32と、温度センサ部33とを備えている。
図12に示す第3実施形態のアナログ積和演算回路41は、第1実施形態におけるセンスアンプ7(1),7(2)を、それぞれセンスアンプ7(1p),7(1n)とする。そして、センスアンプ7(1p),7(1n)の出力端子は、差動アンプ42の各入力端子に接続されている。差動アンプ42の出力端子は、出力電圧Vout1をA/Dコンバータ8(1)に入力する。すなわち、アナログ積和演算回路41は、差動構成となっている。
第1実施形態において、カウンタ22に設定するデータの値は「4」に限らない。
活性化関数には、ランプ関数以外を用いても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
Claims (8)
- 可変抵抗素子であるメモリスタを記憶素子として、前記記憶素子を格子状に結合してなる記憶部(4)と、
この記憶部の複数の電圧入力端子に、信号電圧と基準電圧とを印加するようにデータが入力される複数のD/Aコンバータ(2)と、
これら複数のD/Aコンバータと、前記複数の電圧入力端子との間に接続される複数の駆動アンプ(3)と、
前記記憶部の電流出力端子に接続され、前記端子に流れる電流を電圧に変換して出力する複数のI/V変換アンプ(7)と、
これら複数のI/V変換アンプにより変換された信号電圧をA/D変換する複数のA/Dコンバータ(8)と、
これら複数のA/Dコンバータの出力側に配置され、前記I/V変換アンプに発生するオフセット電圧を補正する複数のオフセット補正部(30,40)とを備え、
前記複数の電圧入力端子の1つは、バイアス電圧を印加するためのバイアス用端子であり、
前記バイアス用端子に接続される駆動アンプ(3(B))は、対応するD/Aコンバータより入力される電圧に応じて、逆極性のバイアス電圧と基準電圧とを印加するバイアス印加用アンプであり、
前記オフセット補正部は、
前記A/Dコンバータの出力データが入力される第1及び第2ラッチ回路(16(2),16(1))と、
前記第2ラッチ回路のラッチデータより、前記第1ラッチ回路のラッチデータを減算する減算器(18)と、
前記D/Aコンバータ及び前記第1及び第2ラッチ回路を制御する制御部(11,31とを備え、
前記制御部は、
バイアス設定動作時には、前記バイアス印加用アンプに逆極性のバイアス電圧を出力させると共に、その他の駆動アンプに基準電圧を出力させるように各D/Aコンバータを制御し、その際に、前記A/Dコンバータの出力データを前記第1ラッチ回路にラッチさせ、
通常動作時には、前記バイアス印加用アンプに基準電圧を出力させると共に、その他の駆動アンプに信号電圧を出力させるように各D/Aコンバータを制御し、その際に、前記A/Dコンバータの出力データを前記第2ラッチ回路にラッチさせ、
前記減算器の減算結果を、信号データとして出力するニューラルネットワーク回路。 - 可変抵抗素子であるメモリスタを記憶素子として、前記記憶素子を格子状に結合してなる記憶部(4)と、
この記憶部の複数の電圧入力端子に、信号電圧と基準電圧とを印加するようにデータが入力される複数のD/Aコンバータ(2)と、
これら複数のD/Aコンバータと、前記複数の電圧入力端子との間に接続される複数の駆動アンプ(3)と、
前記記憶部の電流出力端子に接続され、前記端子に流れる電流を電圧に変換して出力する複数のI/V変換アンプ(7)と、
対を成す2つのI/V変換アンプの出力について、差動演算を行う差動アンプ(42)と、
この差動アンプの出力電圧をA/D変換する複数のA/Dコンバータ(8)と、
これら複数のA/Dコンバータの出力側に配置され、前記I/V変換アンプに発生するオフセット電圧を補正する複数のオフセット補正部(11)とを備え、
前記複数の電圧入力端子の1つは、バイアス電圧を印加するためのバイアス用端子であり、
前記バイアス用端子に接続される駆動アンプは、対応するD/Aコンバータより入力される電圧に応じて、前記バイアス電圧と基準電圧とを印加するバイアス印加用アンプ(3(B)であり、
前記記憶部において、前記バイアス電圧を印加するメモリスタの差動対は、前記バイアス電圧の極性が逆になるように予めコンダクタンス値が入れ替えられており、
前記オフセット補正部は、
前記A/Dコンバータの出力データが入力される第1及び第2ラッチ回路(16(2),16(1))と、
前記第2ラッチ回路のラッチデータより、前記第1ラッチ回路のラッチデータを減算する減算器(18)と、
前記D/Aコンバータ及び前記第1及び第2ラッチ回路を制御する制御部(11)とを備え、
前記制御部は、
バイアス設定動作時には、前記バイアス印加用アンプに前記バイアス電圧を出力させると共に、その他の駆動アンプに基準電圧を出力させるように各D/Aコンバータを制御し、その際に、前記A/Dコンバータの出力データを前記第1ラッチ回路にラッチさせ、
通常動作時には、前記バイアス印加用アンプに基準電圧を出力させると共に、その他の駆動アンプに信号電圧を出力させるように各D/Aコンバータを制御し、その際に、前記A/Dコンバータの出力データを前記第2ラッチ回路にラッチさせ、
前記減算器の減算結果を、信号データとして出力するニューラルネットワーク回路。 - 前記制御部は、前記バイアス設定動作を間欠的に実行する請求項1又は2記載のニューラルネットワーク回路。
- 前記制御部は、クロック信号をカウントするカウンタ(22)を備え、このクロックカウンタのカウント値が所定値に達する毎に、前記バイアス設定動作を実行する請求項3記載のニューラルネットワーク回路。
- 前記クロックカウンタは、前記カウント値が所定値に達すると、1クロック周期だけ出力信号をアクティブレベルに変化させ、
前記制御部は、
前記クロックカウンタの出力信号により前記バイアス印加用アンプに対応するD/Aコンバータを制御し、
前記出力信号の反転により前記駆動アンプに対応するD/Aコンバータを制御すると共に、前記第1及び第2ラッチ回路のラッチタイミングを制御する請求項4記載のニューラルネットワーク回路。 - 前記D/Aコンバータは、入力データ値を制御する制御端子を有するバッファ回路(12)を備え、
前記バッファ回路は、前記制御端子に与える二値レベルの変化に応じて、対応するアンプに基準電圧を出力させるためのデータを入力するように構成されている請求項5記載のニューラルネットワーク回路。 - 前記制御部は、温度センサ(31)を備え、前記温度センサにより検出される温度の変動レベルが所定レベルを超えると前記バイアス設定動作を実行する請求項3記載のニューラルネットワーク回路。
- 前記温度センサは、温度の変動レベルが所定レベルを超えると出力信号をアクティブレベルに変化させ、前記出力信号をインアクティブレベルに変化させるためのリセット端子を備え、
前記制御部は、
クロック端子にクロック信号が入力されるDフリップフロップ(32)を備え、
前記温度センサの出力端子は前記Dフリップフロップの入力端子Dに接続され、リセット端子は同反転出力端子QNに接続されており、
前記Dフリップフロップの出力信号により前記バイアス印加用アンプに対応するD/Aコンバータを制御し、
前記出力信号の反転により前記駆動アンプに対応するD/Aコンバータを制御すると共に、前記第1及び第2ラッチ回路のラッチタイミングを制御する請求項7記載のニューラルネットワーク回路。
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