JP4460949B2 - Ａ／ｄ変換器およびａ／ｄ変換方法 - Google Patents

Description

本発明は、Ａ／Ｄ変換器およびＡ／Ｄ変換方法に関し、特に電荷再配分型のＡ／Ｄ変換器およびＡ／Ｄ変換方法の改良を図ったものに関する。

以下に、従来の電荷再配分型Ａ／Ｄ変換器の動作について説明する。
図９（ａ）は特許文献１に示された従来の電荷再配分型Ａ／Ｄ変換器の構成の一例を示す。
この従来のＡ／Ｄ変換器は、アナログ入力端子３０１およびアナログ・リファレンス電源端子３０２に対応して、制御部２０１と、コンパレータ２３７と、記憶レジスタ２３８と、トランスファ・ゲート２２２〜２３２と、コンデンサ・アレイ部を形成するコンデンサ２３３〜２３６と、インバータ２０２〜２０６，２０８，２１７〜２２１と、ＮＡＮＤ回路２０７，２０９〜２１６とを備えて構成されている。ここにおいて、コンデンサ２３３（容量Ｃ１），２３４（容量Ｃ２），２３５（容量Ｃ３），２３６（容量Ｃ４）の相対容量比は、次式のように設定されている。
Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１／２：１／４：１／８

次に、図９（ａ）のブロック図と図９（ｂ）に示される動作信号のタイミング図を参照して、本従来例における電荷再配分型Ａ／Ｄ変換の動作原理について説明する。
まず、サンプル期間（図９（ｂ）参照）においては、制御部２０１より出力される制御信号Ｓ１，Ｓ３，Ｓ５，Ｓ７およびＳ９の出力レベルが“１”となって、トランスファ・ゲート２２５，２２７，２２９，２３１および２３３がオンの状態となり、また、制御部２０１より出力される制御信号Ｓ２，Ｓ４，Ｓ６およびＳ８の出力レベルおよびインバータ２２１の出力レベルが“０”となって、トランスファ・ゲート２２４，２２６，２２８，２３０および２２２がオフの状態となり、アナログ入力端子３０１より入力されるアナログ信号は、トランスファ・ゲート２２３，２２５，２２７，２２９および２３１を経由して、コンデンサ２３３，２３４，２３５および２３６に対する充放電が行われる。これにより、当該アナログ信号のアナログ値のサンプリングが行われる。

上記サンプリング期間に続くホールド期間においては、制御部２０１より出力される制御信号Ｓ１，Ｓ３，Ｓ５，Ｓ７およびＳ９の出力レベルが“０”となって、トランスファ.・ゲート２２５，２２７，２２９，２３１および２２３がオフの状態となり、サンプリング期間において取込まれた電荷がコンデンサ２３３，２３４，２３５および２３６にホールドされる。この時にコンパレータ２３７に入力されるコンペア・ラインの電位Ｖは、アナログ入力端子３０１に入力されるアナログ電圧のレベルをＶ１とすると、次式により示される。
Ｖ＝−Ｖ１

次いでＡ／Ｄ変換動作に入り、先ず、変換動作の第１のステートにおいては、制御部２０１より出力される制御信号Ｓ３の出力レベルが“１”となり、トランスファ・ゲート２２５はオンの状態となる。これにより、コンデンサ２３３の一方の端子にはアナログ・リファレンス電源端子３０２より入力されるリファレンス電圧Ｖｒのレベルが印加される。コンデンサ２３３の容量Ｃ１は、コンデンサＣ１〜Ｃ４の全容量値の約１／２であるから、コンパレータ２３７に入力されるコンペア・ラインの電圧Ｖは、次式により与えられる。
Ｖ＝−Ｖ１＋Ｖｒ／２

ここにおいて、Ｖ＜０の場合には、制御部２０１に送られるコンパレータ２３７の出力レベルは“０”となり、制御部２０１より出力される制御信号Ｓ３の出力レベルは“１”のままに保持され、これによりトランスファ・ゲート２２５はオン状態のままとなって、最上位ビットは“１”に設定される。また、Ｖ＞０の場合には、コンパレータ２３７の出力レベルは“１”となり、制御部２０１より出力される制御信号Ｓ２の出力レベルは“１”、Ｓ３の出力レベルは“０”となって、トランスファ・ゲート２２４はオンの状態、トランスファ・ゲート２２５はオフの状態となって、最上位ビットは“０”に設定される。ここにおいて、図９（ｂ）においては、制御信号Ｓ２の出力レベルが“０”、Ｓ３の出力レベルが“１”の状態において、最上位ビットには“１”が設定されている。

次に、最上位から２ビット目を決定する。制御部２０１においては、制御信号Ｓ５の出力レベルを“１”とし、トランスファ・ゲート２２７をオンの状態とし、これにより、コンパレータ２３７に入力されるコンペア・ラインの電圧Ｖは、既に設定されている最上位ビットの状態により、下記の２式のいずれかにより示される電位となる。
Ｖ＝−Ｖ１＋Ｖｒ／２＋Ｖｒ／４（最上位ビットが“１”の時）
Ｖ＝−Ｖ１＋Ｖｒ／４（最上位ビットが“０”の時）

図９（ｂ）のタイミング図に示される例においては、最上位ビットは“１”に設定されているために、コンペア・ラインの電位Ｖは、次式のように表わされる。
Ｖ＝−Ｖ１＋Ｖｒ＋Ｖｒ／４

ここにおいても、最上位ビットを決定した時と同様に、コンパレータ２３７と制御部２０１とにより、Ｖ＜０の場合には、最上位から２ビット目のビットは“１”に設定され、Ｖ＞０の場合には“０”に設定される。以下、同様の手順により、最下位ビットまで決定されると、アナログ信号は（１１１１）〜（００００）までの八つの状態の何れかに分類される。図９（ｂ）のタイミング図においては、最終的に（１１００）となっている。

次に、上述のようにしてＡ／Ｄ変換された変換結果を記憶レジスタ２３８に書き込むステートにおいては、Ａ／Ｄ変換結果が制御部２０１を介して記憶レジスタ２３８に書き込まれる。この書き込みのステートにおいては、制御部２０１から出力されて記憶レジスタ２３８に対する制御信号として作用するＥＮＤ信号のレベルは“１”となり、このＥＮＤ信号を介して制御部２０１からレジスタ２３８に入力されるＡ／Ｄ変換結果が記憶レジスタ２３８内に書き込まれる。以下、同様にして、サンプリング、ホールド、Ａ／Ｄ変換およびレジスタに対する書き込みという動作手順により、Ａ／Ｄ変換が繰り返して実行される。

ところで、このＡ／Ｄ変換器は、例えば４ビットのＡ／Ｄ変換動作を２回連続して行う場合、その変換値が（００００）→（１１１１）と変化する場合と（１１１１）→（１１１１）と変化する場合とでは、後者の場合、前者の場合に比べてコンデンサをまったく充電されていない状態からフルに充電しなければならないために、アナログ入力端子３０１を介して流れる充放電電流が余計に流れ込む状態となる。

このため、特にアナログ入力端子３０１が高インピーダンスで接続されている場合には、コンデンサに対する充電時間が余分に必要となるが、サンプリング時間は限られた変換時間に限定され、コンデンサに対する充放電時間はＣＲの時定数に反比例するため、アナログ入力端子３０１に接続できる抵抗値も制約される。

しかしながら、図９（ａ）に示す従来のＡ／Ｄ変換器では、こうした制約に対する対策として、以下のような手法によりサンプリング期間の短縮を図っている。

即ち、Ａ／Ｄ変換が終了して、その変換結果を記憶レジスタ２３８に書き込むステートにおいては、制御部２０１より出力されるＥＮＤ信号のレベルは“０”より“１”に変わり、このＥＮＤ信号による制御作用をしてＡ／Ｄ変換結果が記憶レジスタ２３８に書き込まれるとともに、インバータ２０６の出力レベルが“１”より“０”に変わることにより、ＮＡＮＤ回路２０７および２０９〜２１６の出力レベルは全て“１”となって、これにより、インバータ２０８および２１７〜２２１の反転作用を介して、トランスファ・ゲート２２３，２２４，２２７，２２９，２３１および２３２の各ゲートは全てオフの状態となる。この場合においては、コンデンサ２３３〜２３６における総電荷量Ｑは、次式に示されるように初期化される。
Ｑ＝Ｃ１・Ｖｒ

このため、連続して行われる次のＡ／Ｄ変換におけるサンプリング・ステートにおいては、また、トランスファ・ゲート２２３，２２５，２２７，２２９，２３１および２３２の各ゲートは全てオンの状態となって、サンプリング開始時におけるＢラインにおける電位レベルＶｏは次式により与えられる。
Ｖｏ＝Ｖｒ・Ｃ１／（Ｃ１＋Ｃ２＋Ｃ３＋Ｃ４）＝Ｖｒ／２

従って、アナログ入力端子３０１に印加されるアナログ電圧値のコンデンサ２３３〜２３６に対するサンプリングは、その前の変換時におけるサンプリング／ホールドされている電荷容量に関係なく、常にＶｒ／２のレベルからの充電または放電が行われるため、サンプリング期間の長さを１／２に短縮することができる。

また、図９（ｃ）は、本件の他の従来例を示すブロック図である。
図９（ｃ）に示されるように、本従来例は、アナログ入力端子３０３およびアナログ・リファレンス電源端子３０４に対応して、制御部２０１と、インバータ２０６，２０８，２２１および２３９と、ＮＡＮＤ回路２０７および２４０〜２６３と、トランスファ・ゲート２２２〜２３２と、コンデンサ・アレイ部を形成するコンデンサ２３３〜２３６と、コンパレータ２３７と、記憶レジスタ２３８と、初期値設定レジスタ２６４と、デコーダ２６５とを備えて構成されている。ここにおいて、図９（ａ）と同様に、コンデンサ２３３(容量Ｃ１)，２３４(容量Ｃ２)，２３５(容量Ｃ３)，２３６(容量Ｃ４)の相対容量比は次式のように設定されている。
Ｃ１：Ｃ２：Ｃ３：Ｃ４＝１：１／２：１／４：１／８

また、図９（ｄ）は、図９（ｃ）における動作信号を示すタイミング図である。
次に、図９（ｃ）のブロック図と図９（ｄ）に示される動作信号のタイミング図を参照して、本件の他の従来例の動作について説明する。

制御部２０１より出力される制御信号Ｓ１〜Ｓ９およびＥＮＤ信号のタイミングについては、前述の従来例と同様に変化する。サンプリング，ホールドおよびＡ／Ｄ変換の動作中においては、前記ＥＮＤ信号のレベルは“０”となっており、従って、インバータ２０６の出力レベルは“１”となり、これに伴い、ＮＡＮＤ回路２５６〜２６３においては、ＮＡＮＤ回路２４０〜２４７の出力レベルを反転させて出力することになり、結果的には、制御部２０１より出力される制御信号Ｓ１〜Ｓ９の出力レベルをそのまま出力することになる。従って、コンデンサ２３３〜２３６に接続されるトランスファ・ゲート２２４〜２３１に対するゲート制御作用は、前述した従来例の場合において示したように、制御部２０１から出力される制御信号Ｓ１〜Ｓ９により同様に行われる。また、トランスファ・ゲート２２２および２２３に対しても、図９（ａ）の場合と同様のゲート制御が行われるために、サンプリングから変換に至るまでの一連の動作は、図９（ａ）の場合と同様の手順において行われる。

この図９（ｃ）の従来例と図９（ａ）の従来例との相違点は、変換動作が終了してその変換結果を記憶レジスタ２３８に対する書込みステートに移り、制御部２０１より出力されるＥＮＤ信号のレベルが“０”より“１”になった場合に、制御部２０１より記憶レジスタ２３８に入力される変換結果の書込みが行われるとともに、インバータ２０６の出力レベルが“１”より“０”に変化し、これにより、ＮＡＮＤ回路２０７および２４０〜２４７の出力レベルが全て“１”となり、この結果、インバータ２０８の出力レベルが“１”から“０”に変わり、またインバータ２３９の出力レベルが“０”より“１”に変化することにより、ＮＡＮＤ回路２４８〜２５５の出力レベルが、デコーダ２６５の出力、即ち初期値設定レジスタ２６４から出力される設定値により決定される点である。

このように、初期値設定レジスタ２６４を設けることにより、コンデンサ２３３〜２３６に対する初期電荷量、即ちサンプリング開始時におけるコンデンサ２３３〜２３６における電位を初期値設定レジスタ２６４により選択的に設定することが可能となる。

なお、設定可能な初期設定電位は、Ａ／Ｄ変換精度の最小幅の単位において、任意に設定することが可能である。
特開平５−２５９９１３号公報（第３頁−第５頁、第１図−第４図）

しかしながら、上述の図９（ａ），図９（ｃ）に記載の従来例では、初期設定電位を設定するために多数のインバータやゲートを必要とし、しかもこれらがＡ／Ｄ変換器のビット数が増加するにつれて激増するという問題がある。また、初期設定電位の設定の自由度が少ないという問題もあった。

本発明は、上記のような従来の問題点に鑑みてなされたもので、Ａ／Ｄ変換の変換精度を維持しながら、容量に蓄えられている電荷の初期化を小規模な回路により高い自由度で設定でき、電荷再配分型Ａ／Ｄ変換器の高速化、低消費電力化を図ることのできるＡ／Ｄ変換器およびＡ／Ｄ変換方法を提供することを目的としている。

上記課題を解決するために、本発明の請求項１にかかるＡ／Ｄ変換器は、入力アナログ信号を出力デジタル信号に変換する電荷再配分型Ａ／Ｄ変換器において、前記入力アナログ信号をサンプリングする直前に、容量に蓄えられている電荷を所定の値に初期化する初期化回路を備え、前記容量の入力側容量端子は、第１のアナログスイッチを介して固定電圧供給回路に接続され、前記容量の比較器側容量端子は、第２のアナログスイッチを介して前記固定電圧供給回路に接続され、前記入力側容量端子は、第３のアナログスイッチを介して外部と接続され、前記入力アナログ信号をサンプリングする直前に、前記第１、および第２のアナログスイッチを閉じ、かつ前記第３のアナログスイッチを開くことにより、前記入力側容量端子、および前記比較器側容量端子に、それぞれ固定電圧が供給されて、前記容量に蓄えられている電荷が所定の値に初期化され、前記固定電圧供給回路は、オートゼロ状態のチョッパ比較器で構成したものである、ことを特徴とするものである。

また、本発明の請求項２にかかるＡ／Ｄ変換器は、請求項１記載のＡ／Ｄ変換器において、前記初期化回路と、前記初期化回路への信号入力を切り替えるマルチプレクサと、前記Ａ／Ｄ変換器コア、前記初期化回路、および前記マルチプレクサへのタイミング信号を生成するタイミング生成回路とを備え、前記マルチプレクサで選択するアナログ信号が切り替わった場合に、前記アナログ信号をサンプリングする直前に、前記タイミング生成回路からリセット信号を生成し、前記容量に蓄えられている電荷を所定の値に初期化することにより、前回の電荷量に依存しないＡ／Ｄ変換を行う、ことを特徴とするものである。

また、本発明の請求項３にかかるＡ／Ｄ変換器は、請求項１記載のＡ／Ｄ変換器において、前記初期化回路と、前記Ａ／Ｄ変換器コア、および前記初期化回路へのタイミング信号を生成するタイミング生成回路とを備え、パワーオン直後で、前記容量の電荷量変化が大きい場合に、前記入力アナログ信号をサンプリングする直前に、前記タイミング生成回路からリセット信号を生成し、前記容量に蓄えられている電荷を所定の値に初期化することによりＡ／Ｄ変換を行う、ことを特徴とするものである。

本発明においては、サンプリングの頻度は少ないが、サンプリング時間が大きく変化する場合でも、変換精度を維持できると同時に、通常は変化の小さいアナログ入力信号を処理するので、サンプリング時間を短く、チョッパ比較器の能力を落とすことができ、高速で、低消費電力であるＡ／Ｄ変換器を実現することが可能になる。

以上のように、本発明にかかるＡ／Ｄ変換器によれば、電荷再配分型Ａ／Ｄ変換器において、サンプリング直前に容量に蓄えられている電荷を、小規模な回路を付加するだけでより高い自由度で所定の値に初期化することとしたので、初期値がゼロレベルやリファレンス電圧の１／２の値やＡ／Ｄ変換精度の最小幅に設定されてしまう場合に比べより高い自由度で電荷を初期化でき、入力信号に対する応答性が改善され、変換精度を維持しながら、高速で、低消費電力なＡ／Ｄ変換器を、回路規模を若干増加するだけで実現することができる効果を得られる。

即ち、本発明の請求項１にかかるＡ／Ｄ変換器によれば、入力アナログ信号を出力デジタル信号に変換する電荷再配分型Ａ／Ｄ変換器において、前記入力アナログ信号をサンプリングする直前に、容量に蓄えられている電荷を所定の値に初期化する初期化回路を備え、前記容量の入力側容量端子は、第１のアナログスイッチを介して固定電圧供給回路に接続され、前記容量の比較器側容量端子は、第２のアナログスイッチを介して前記固定電圧供給回路に接続され、前記入力側容量端子は、第３のアナログスイッチを介して外部と接続され、前記入力アナログ信号をサンプリングする直前に、前記第１、および第２のアナログスイッチを閉じ、かつ前記第３のアナログスイッチを開くことにより、前記入力側容量端子、および前記比較器側容量端子に、それぞれ固定電圧が供給されて、前記容量に蓄えられている電荷が所定の値に初期化され、前記固定電圧供給回路は、オートゼロ状態のチョッパ比較器で構成したものとしたので、変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、元々備っているオートゼロ状態のチョッパ比較器を、容量初期化のための固定電圧供給回路としても使用するために、回路規模が殆ど増すことなく、変換精度を維持しながら、高速で、低消費電力なＡ／Ｄ変換器を実現することができる効果を得られる。

また、本発明の請求項２にかかるＡ／Ｄ変換器によれば、請求項１記載のＡ／Ｄ変換器において、前記初期化回路と、前記初期化回路への信号入力を切り替えるマルチプレクサと、前記Ａ／Ｄ変換器コア、前記初期化回路、および前記マルチプレクサへのタイミング信号を生成するタイミング生成回路とを備え、前記マルチプレクサで選択するアナログ信号が切り替わった場合に、前記アナログ信号をサンプリングする直前に、前記タイミング生成回路からリセット信号を生成し、前記容量に蓄えられている電荷を所定の値に初期化することにより、前回の電荷量に依存しないＡ／Ｄ変換を行う、ようにしたので、アナログ信号をマルチプレクサで切り替えて入力するものにおいても、変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、変換精度を維持しながら、高速で、低消費電力なＡ／Ｄ変換器を実現することができる効果を得られる。

また、本発明の請求項３にかかるＡ／Ｄ変換器によれば、請求項１記載のＡ／Ｄ変換器において、前記初期化回路と、前記Ａ／Ｄ変換器コア、および前記初期化回路へのタイミング信号を生成するタイミング生成回路とを備え、パワーオン直後で、前記容量の電荷量変化が大きい場合に、前記入力アナログ信号をサンプリングする直前に、前記タイミング生成回路からリセット信号を生成し、前記容量に蓄えられている電荷を所定の値に初期化することによりＡ／Ｄ変換を行う、ようにしたので、変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、変換精度を維持しながら、高速で、低消費電力なＡ／Ｄ変換器を実現することができる効果を得られる。

以下、図面を参照して、本発明の実施の形態を説明する。
図１〜図６は、本発明の実施の形態１ないし６による電荷再配分型のＡ／Ｄ変換器の構成を示すものであり、いずれも分解能が４ビットのものを例として示している。

図１〜図６に示す本実施の形態１ないし６による電荷再配分型Ａ／Ｄ変換器１０１〜１０６は、いずれも、入力端子Ｖｉｎから入力されたアナログ入力信号を、Ａ／Ｄ変換し、出力端子Ｄｏｕｔより、デジタルコードＤ１〜Ｄ４を出力するものである。

このＡ／Ｄ変換器１１は、重み付け容量群１２、チョッパ比較器１３、入力スイッチ群１４、リファレンス抵抗１５、逐次比較（Successive Approximation Register;ＳＡＲ）ロジック回路１６、および外部制御回路３０を備える。

そしてその重み付け容量群１２を構成する容量Ｃ１ないしＣ４は、例えばＣ１：Ｃ２：Ｃ３：Ｃ４＝１／４：１／４：１／２：１の容量比を持つものとする。また、チョッパ比較器１３はインバータ１３ａとアナログスイッチ１３ｂとからなるものであり、入力スイッチ群１４は容量Ｃ１ないしＣ４に対応する入力スイッチ１４１ないし１４４からなり、リファレンス抵抗１５ははしご型に接続された抵抗１５ａないし１５ｄからなり、重み付け容量群１２の下位２ビットの重み付けを等しくして精度を向上するために電圧分割により重み付けを実現している。

外部制御回路３０は図１（ａ）中のアナログスイッチ２５ないし２７を切り替えるＲＥＳＥＴ信号，／ＲＥＳＥＴ信号を発生するとともに、チョッパ比較器１３のスイッチ１３ｂを切り替えるＳＷ信号を発生する。

図１（ｃ）は図１（ａ）のＳＡＲロジック回路１６、および外部制御回路３０の内部構成を示す。ＳＡＲロジック回路１６はＳＴＡＲＴ信号およびＣＬＫ信号によりカウントを開始するタイマ１６１により起動する入力スイッチ制御回路１６２により、入力スイッチ１４１ないし１４４を順次１つずつオンにする。また、比較結果保持回路１６３はチョッパ比較器１３の比較結果を１ビットずつ保持し、シリアルパラレル変換を行って４ビットのＤｏｕｔ信号を外部に出力する。また、外部制御回路３０のリセット信号発生回路３０１はタイマ１６１の制御によりリセット信号ＲＥＳＥＴ（以下、ＲＥＳＥＴ信号と称す）を発生する。インバータ３０２はＲＥＳＥＴ信号を反転した反転リセット信号／ＲＥＳＥＴ（以下、／ＲＥＳＥＴ信号と称す）を生成する。スイッチ信号発生回路はタイマ１６１の制御によりチョッパ比較器１３のスイッチ信号ＳＷを発生する。

また、図１（ｄ）は図１（ａ）のＳＡＲロジック回路１６、および外部制御回路３０の制御により実現されるＡ／Ｄ変換方法を示すフローチャートである。

次に、これらの電荷再配分型Ａ／Ｄ変換器１０１〜１０６の動作について説明する。
まず、ＳＡＲロジック回路１６により、入力スイッチ１４１ないし１４４を図１（ａ）に示すスイッチポジションに設定して（図１（ｄ）のステップＳ１参照）、重み付け容量Ｃ１ないしＣ４のすべてにアナログ入力電圧Ｖｉｎをサンプリングする（ステップＳ２参照）。

次に、入力スイッチ１４４を切り替えて、最も重み付けの大きい容量Ｃ４の入力側端子のみに比較電圧Ｖｒｈを与え、他の容量Ｃ３，Ｃ２，Ｃ１については入力スイッチ１４３，１４２，１４１により比較電圧Ｖｒｌを与え、容量Ｃ１ないしＣ４の共通側端子に現れた電圧変化の極性をチョッパ比較器１３で判別する。この判別結果が、Ａ／Ｄ変換値のＭＳＢ（Most Significant Bit）になる（ステップＳ２ないしＳ７参照）。

次に、入力スイッチ１４３を切り替えて、容量Ｃ３のみに比較電圧Ｖｒｈを与え、他の容量Ｃ4，Ｃ２，Ｃ１については入力スイッチ１４４，１４２，１４１により比較電圧Ｖｒｌを与え（ステップＳ７ないしステップＳ５参照）、容量Ｃ１ないしＣ４の共通側端子に現れた電圧変化の極性をチョッパ比較器１３で判別する。この判別結果が、Ａ／Ｄ変換値のＭＳＢより２ビット目の値になる。

この後、同様に重み付けの大きい容量から順に処理してゆき、シリアルに、即ち上位ビットより順に各ビットの値を決定していく。比較時には、容量の片側の端子のみに電圧を与えるので、サンプリング時に蓄えた総電荷は保持したままであり、各容量の電荷配分を入れ換えているだけである。従って、サンプリングにより蓄えた電荷が不十分であると、その後の動作ではこれを挽回できないので、致命的な誤差になる。

さらに、いずれのＡ／Ｄ変換器１０１〜１０６もＡ／Ｄ変換器コア１１に加えて、第１、第２のアナログスイッチ２５、２６、および第３のアナログスイッチ２７と、固定電圧供給回路２４からなる電荷初期化回路２３と、を備えており、入力アナログ信号をサンプリングする直前には、外部制御回路３０より、第１、第２のアナログスイッチ２５、２６、に対し、ＲＥＳＥＴ信号が供給されるとともに、第３のアナログスイッチ２７に対し、反転ＲＥＳＥＴ信号が供給されて、重み付け容量１２に蓄えられている電荷を初期化するものとする。また、チョッパ比較器１３のアナログスイッチ１３ｂも図示しない外部制御回路３０によりオン，オフ制御が行われるものとする。

（実施の形態１）
図１は、本発明の実施の形態１による電荷再配分型Ａ／Ｄ変換器を示す。

図１に示す本実施の形態１の電荷再配分型Ａ／Ｄ変換器１０１は、重み付け容量群（容量）１２を初期化する初期化回路２３を設け、その初期化を初期化回路２３内の固定電圧供給回路２４により行うようにしたものである。

本実施の形態１による電荷再配分型Ａ／Ｄ変換器１０１では、入力側容量端子２１および比較器側容量端子２２を、それぞれ第１および第２のアナログスイッチ２５および２６を介して固定電圧供給回路２４に接続し、かつ入力側容量端子２１を第３のアナログスイッチ２７を介して外部の入力アナログ信号端Ｖinと接続する。入力アナログ信号Ｖinをサンプリングする直前に、図示しない外部制御回路により、ＲＥＳＥＴ信号で、第１および第２のアナログスイッチ２５および２６を閉じると同時に、第３のアナログスイッチ２７を開く。

こうすることにより、入力側容量端子２１と、比較器側容量端子２２とに、それぞれ固定電圧を供給し、重み付け容量群１２に蓄えられている電荷を、その固定電圧に応じた所定の値に初期化することができる。この結果、図１（ｂ）に示すように電荷分配型Ａ／Ｄ変換器の容量の電荷の初期設定が可能となる。この図１（ｂ）に示す場合、仮に初期化回路が存在しないとすると例えばＱ１の電荷はサンプリング期間の間にＱ４まで大きく減少する必要があり、これを可能にするにはチョッパ比較器に大きな放電能力が必要となるが、実施の形態１では初期化回路２３により予めリセット期間においてＱ１の電荷がＱ２とＱ３の中間値にまで低減しているため、サンプリング期間においてＱ４にまで電荷を低減するのは容易となる。このため、サンプリング時間を短くし、チョッパ比較器の能力を落としたにもかかわらず、アナログ入力が大きく変化した場合に、アナログ入力値の変化に追従することが容易となり、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができる。

このように、本実施の形態１によれば、固定電圧供給回路を設け、前回のＡ／Ｄ変換が終了し今回のＡ／Ｄ変換を開始するまでの間に、固定電圧供給回路が発生する固定電圧により重み付け容量群を構成する容量の電荷を初期化するようにしたので、Ａ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

また、本実施の形態１では、容量初期化のために新たに付加する回路は固定電圧供給回路と若干のアナログスイッチであり、固定電圧を供給するか否かの制御はリセット信号とその反転信号の２本のみで行うようにしたので、装置を集積回路化した場合でもその回路面積の増加が僅かで済むという利点もある。

（実施の形態２）
図２は、本発明の実施の形態２による電荷再配分型Ａ／Ｄ変換器を示す。
図２に示す本実施の形態２の電荷再配分型Ａ／Ｄ変換器１０２は、固定電圧供給回路２４ａを、直列抵抗列３１で構成し、この直列抵抗列３１により抵抗分圧した電圧を、第１および第２のアナログスイッチ２５および２６に供給するものである。

本実施の形態２による電荷再配分型Ａ／Ｄ変換器１０２では、上記の構成により、入力アナログ信号をサンプリングする直前に、入力側容量端子２１と、比較器側容量端子２２とにそれぞれ抵抗分圧した電圧を供給し、重み付け容量群１２に蓄えられている電荷を、その抵抗分圧した電圧の値に応じて初期化することができる。この初期値は直列抵抗列３１を構成する２つの抵抗３１ａ，３１ｂの抵抗比を変更することで所定の値に設定できる。

その結果、サンプリング時間を短くし、チョッパ比較器の能力を落としたにもかかわらず、アナログ入力が大きく変化した場合にも、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができる。

このように、本実施の形態２によれば、固定電圧供給回路として直列抵抗列を設け、前回のＡ／Ｄ変換が終了し今回のＡ／Ｄ変換を開始するまでの間に、直列抵抗列の抵抗分割により発生する固定電圧により重み付け容量群を構成する容量の電荷を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

また、本実施の形態２では、容量初期化のために新たに付加する回路は直列抵抗列と若干のアナログスイッチであり、固定電圧を供給するか否かの制御はリセット信号とその反転信号の２本のみで行うようにしたので、装置を集積回路化した場合でもその回路面積の増加が僅かで済むという利点もある。

（実施の形態３）
図３は、本発明の実施の形態３による電荷再配分型Ａ／Ｄ変換器を示す。
図３に示す本実施の形態３の電荷再配分型Ａ／Ｄ変換器１０３は、固定電圧供給回路２４ｂを、オペアンプを用いたソースフォロア回路３２と、バンドギャップリファレンス回路３３とで構成し、ソースフォロア回路３２で駆動したリファレンス電圧を、第１および第２のアナログスイッチ２５および２６に供給するものである。

本実施の形態３による電荷再配分型Ａ／Ｄ変換器１０３では、上記の構成により、アナログ信号をサンプリングする直前に、入力側容量端子２１と、比較器側容量端子２２とに、それぞれソースフォロア回路３２で駆動したリファレンス電圧を供給し、重み付け容量群１２に蓄えられている電荷を、リファレンス電圧の値に応じて初期化することができる。この初期値はソースフォロア回路３２を構成するオペアンプの動作点を変更することで所定の値に設定できる。

その結果、サンプリング時間を短くし、チョッパ比較器の能力を落としたにもかかわらず、アナログ入力が大きく変化した場合にも、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができる。

このように、本実施の形態３によれば、固定電圧供給回路としてバンドギャップリファレンス回路とソースフォロア回路とからなるものを設け、前回のＡ／Ｄ変換が終了し今回のＡ／Ｄ変換を開始するまでの間に、ソースフォロア回路３２で駆動したリファレンス電圧としての固定電圧により重み付け容量群を構成する容量の電荷を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

また、本実施の形態３では、容量初期化のために新たに付加する回路はバンドギャップリファレンス回路，ソースフォロア回路と若干のアナログスイッチであり、固定電圧を供給するか否かの制御はリセット信号とその反転信号の２本のみで行うようにしたので、装置を集積回路化した場合でもその回路面積の増加が僅かで済むという利点もある。

（実施の形態４）
図４は、本発明の実施の形態４による電荷再配分型Ａ／Ｄ変換器を示す。
図４に示す本実施の形態４による電荷再配分型Ａ／Ｄ変換器１０４は、固定電圧供給回路２４ｃを、入出力をショートしたインバータ回路３４で構成し、インバータ回路３４のしきい値電圧を、第１および第２のアナログスイッチ２５および２６に供給するものである。

本実施の形態４による電荷再配分型Ａ／Ｄ変換器１０４では、上記の構成により、入力アナログ信号をサンプリングする直前に、入力側容量端子２１と、比較器側容量端子２２とにそれぞれ、入出力をショートしたインバータ回路３４のしきい値電圧を供給し、重み付け容量群１２に蓄えられている電荷を、このしきい値電圧の値に応じて初期化することができる。この初期値はインバータ回路３４を構成する２つのトランジスタ３４ａ，３４ｂのトランジスタサイズを変更することで所定の値に設定できる。

その結果、サンプリング時間を短くし、チョッパ比較器の能力を落としたにもかかわらず、アナログ入力が大きく変化した場合にも、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができる。

このように、本実施の形態４によれば、固定電圧供給回路として入出力をショートしたインバータ回路を設け、前回のＡ／Ｄ変換が終了し今回のＡ／Ｄ変換を開始するまでの間に、インバータ回路のしきい値電圧としての固定電圧により重み付け容量群を構成する容量の電荷を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

また、本実施の形態４では、容量初期化のために新たに付加する回路はインバータ回路と若干のアナログスイッチであり、固定電圧を供給するか否かの制御はリセット信号とその反転信号の２本のみで行うようにしたので、装置を集積回路化した場合でもその回路面積の増加が僅かで済むという利点もある。

（実施の形態５）
図５は、本発明の実施の形態５による電荷再配分型Ａ／Ｄ変換器を示す。
図５に示す本実施の形態５による電荷再配分型Ａ／Ｄ変換器１０５は、チョッパ比較器１３を固定電圧供給回路２４ｄとしても使用し、チョッパ比較器１３のオートゼロ電圧を、第１のアナログスイッチ２５と、チョッパ比較器１３のオートゼロスイッチを兼ねた第２のアナログスイッチ２６とに、供給するものである。

本実施の形態５による電荷再配分型Ａ／Ｄ変換器１０５では、上記の構成により、入力アナログ信号をサンプリングする直前に、入力側容量端子２１と、比較器側容量端子２２とに、それぞれチョッパ比較器１３のオートゼロ電圧、即ちアナログスイッチ１３ｂをオンにしたオートゼロ状態でのチョッパ比較器１３のしきい値電圧（＝チョッパ比較器１３の入，出力の電圧）を供給し、重み付け容量群１２に蓄えられている電荷を、このオートゼロ電圧の値に応じて初期化することができる。この初期値はインバータ回路１３ａを構成する２つのトランジスタのトランジスタサイズを変更することで所定の値に設定できる。

その結果、サンプリング時間を短くし、チョッパ比較器の能力を落としたにもかかわらず、アナログ入力が大きく変化した場合にも、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができる。

このように、本実施の形態５によれば、チョッパ比較器を固定電圧供給回路としても使用し、前回のＡ／Ｄ変換が終了し今回のＡ／Ｄ変換を開始するまでの間に、チョッパ比較器を構成するインバータ回路のしきい値電圧としての固定電圧により重み付け容量群を構成する容量の電荷を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

また、本実施の形態５では、固定電圧供給回路２４ｄとして、元々備わっているチョッパ比較器１３を用いているので、容量初期化のために若干のアナログスイッチ以外に新たな回路を設ける必要はなく、固定電圧を供給するか否かの制御はリセット信号とその反転信号の２本のみで行うようにしたので、装置を集積回路化した場合でもその回路面積の増加は殆どなく、回路規模の増加についてもこれを防ぐことができる。

（実施の形態６）
図６は、本発明の実施の形態６による電荷再配分型Ａ／Ｄ変換器を示す。
図６に示す本実施の形態６による電荷再配分型Ａ／Ｄ変換器１０６は、リファレンス抵抗１５を構成する一部の抵抗による抵抗分割を固定電圧供給回路２４ｄとしても使用し、この抵抗分割による中間電圧３５を、第１および第２のアナログスイッチ２５および２６に供給するものである。

本実施の形態６による電荷再配分型Ａ／Ｄ変換器１０６では、上記の構成により、入力アナログ信号をサンプリングする直前に、入力側容量端子２１と、比較器側容量端子２２とに、それぞれリファレンス中間電圧３５を供給し、重み付け容量群１２に蓄えられている電荷を、このリファレンス中間電圧３５の値に応じて初期化することができる。この初期値は図６に示す抵抗１５ｃと１５ｄとの接続ノードではなくリファレンス抵抗１５内の適当なノードから入力することで所定の値に設定できる。このノードはリファレンス抵抗１５外のものであってもよい。

その結果、サンプリング時間を短くし、チョッパ比較器の能力を落としたにもかかわらず、アナログ入力が大きく変化した場合にも、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができる。

このように、本実施の形態６によれば、リファレンス抵抗１５を構成する一部の抵抗による抵抗分割を、固定電圧供給回路としても使用し、前回のＡ／Ｄ変換が終了し今回のＡ／Ｄ変換を開始するまでの間に、抵抗分割による中間電圧により重み付け容量群を構成する容量の電荷を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

また、本実施の形態６では、固定電圧供給回路２４ｄとして、元々備わっているリファレンス抵抗１５を用いているので、容量初期化のために若干のアナログスイッチ以外に新たな回路を設ける必要はなく、固定電圧を供給するか否かの制御はリセット信号とその反転信号の２本のみで行うようにしたので、装置を集積回路化した場合でもその回路面積の増加は殆どなく、回路規模の増加についてもこれを防ぐことができる。

（実施の形態７）
図７は、本発明の実施の形態７による電荷再配分型Ａ／Ｄ変換器を示す。
図７に示す本実施の形態７による電荷再配分型Ａ／Ｄ変換器１０７は、Ａ／Ｄ変換器コア１１、電荷初期化回路（初期化回路）２３、ＳＩＧＮＡＬ１〜ＳＩＧＮＡＬ３の、上記電荷初期化回路２３への入力を切り替えるマルチプレクサ４２、上記Ａ／Ｄ変換器コア１１、上記電荷初期化回路２３、および、上記マルチプレクサ４２へのタイミング信号を生成するタイミング生成回路４１を備えている。なお、Ａ／Ｄ変換器コア１１および電荷初期化回路２３は、実施の形態１ないし６のいずれかに示したもの、あるいは同様に構成された電荷再配分型Ａ／Ｄ変換器のものを用いることができる。また、タイミング生成回路４１は図１におけるＳＡＲ ｌｏｇｉｃ１６および外部制御回路３０の両回路に相当するものである。

本実施の形態７による電荷再配分型Ａ／Ｄ変換器１０７においては、上記構成により、マルチプレクサ４２で選択するアナログ信号が、ＳＩＧＮＡＬ１からＳＩＧＮＡＬ２へ、またはＳＩＧＮＡＬ３からＳＩＧＮＡＬ２へ、切り替わった場合に、アナログ信号ＳＩＧＮＡＬ２をサンプリングする直前に、タイミング生成回路４１からＲＥＳＥＴ信号を生成し、初期化回路２３により、Ａ／Ｄ変換器コア１１内部の容量に蓄えられている電荷を、所定の値に初期化することができる。

その結果、アナログ入力が大きく変化する場合にも、前回のサンプリング値に依存せずに、Ａ／Ｄ変換結果の変換精度を維持することができ、サンプリング時間を短く、チョッパ比較器の能力を落とすことができ、高速で低消費電力なＡ／Ｄ変換器を実現することができる。

このように、本実施の形態７によれば、マルチプレクサで切り替えて入力する入力信号を電荷再配分型Ａ／Ｄ変換器によりＡ／Ｄ変換する際に、初期化回路によりＡ／Ｄ変換器の容量を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

（実施の形態８）
図８は、本発明の実施の形態８による電荷再配分型Ａ／Ｄ変換器を示す。
図８に示す本実施の形態８の電荷再配分型Ａ／Ｄ変換器１０８は、Ａ／Ｄ変換器コア１１、ＳＩＧＮＡＬを入力とする電荷初期化回路２３、上記Ａ／Ｄ変換器コア１１、および上記電荷初期化回路２３へのタイミング信号を生成するタイミング生成回路４１を備える。なお、Ａ／Ｄ変換器コア１１および電荷初期化回路２３は、実施の形態１ないし６のいずれかに示したもの、あるいは同様に構成された電荷再配分型Ａ／Ｄ変換器のものを用いることができる。

本実施の形態８の電荷再配分型Ａ／Ｄ変換器１０８では、パワーオン直後で容量の電荷量変化が大きい場合に、アナログ信号ＳＩＧＮＡＬをサンプリングする直前に、タイミング生成回路４３からＲＥＳＥＴ信号を生成し、Ａ／Ｄ変換器コア１１内部の容量に蓄えられている電荷を、所定の値に初期化することができる。

その結果、アナログ入力が大きく変化する場合にも、前回のサンプリング値に依存せず、Ａ／Ｄ変換結果の変換精度が維持することができるので、サンプリング時間を短くして、チョッパ比較器の能力を落とすことができ、高速で、低消費電力なＡ／Ｄ変換器を実現することができる。

このように、本実施の形態８によれば、入力信号を電荷再配分型Ａ／Ｄ変換器によりＡ／Ｄ変換する際に、初期化回路によりＡ／Ｄ変換器の容量を初期化するようにしたので、実施の形態１と同様の理由によりＡ／Ｄ変換精度を維持するのにチョッパ比較器の能力を大きくする必要がなく、Ａ／Ｄ変換精度を維持しながら高速化，低消費電力化を図ることが可能となる。

なお、以上では、簡単化のために、上位２ビットが重み付け容量、下位２ビットがＲ−２Ｒ抵抗の４ビット構成で、チョッパ比較器を用いた電荷再配分型Ａ／Ｄ変換器を、例に挙げて説明したが、本発明は、ビット数、容量と抵抗の構成、比較器の構成、によらず、すべての電荷再配分型Ａ／Ｄ変換器に有効である。

また、サンプリング直前に容量に蓄えられている電荷を、所定の値に初期化するようにしたが、入力アナログ信号に特定の値が頻出する場合はその値を所定の値とすればよい。

また、サンプリング直前に容量に蓄えられている電荷の初期化を、アナログ入力信号が大きく変化した場合に限ってこれを行うことにより、容量初期化時のＲＥＳＥＴ信号によるノイズの影響を極力抑えるようにしてもよい。

また、電荷再配分型Ａ／Ｄ変換器の他、サンプルホールド回路やサンプルホールド回路を有する各種Ａ／Ｄ変換器などに適用することも可能である。

以上のように、本発明の電荷再配分型Ａ／Ｄ変換器はその低消費電力化を図りながら高速化を行ううえで有用であり、これに伴う回路規模の増加は若干で済み、フラッシュ型のＡ／Ｄ変換器の用途、例えばビデオ帯域の信号の変換等を低消費電力で行ううえで有用である。

本発明の実施の形態１による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態１による電荷再配分型Ａ／Ｄ変換器の容量初期化動作を示す図である。 本発明の実施の形態１による電荷再配分型Ａ／Ｄ変換器のSAR logicの内部構成を示す回路図である。 本発明の実施の形態１による電荷再配分型Ａ／Ｄ変換器のSAR logicおよび外部制御回路の制御動作を示すフローチャート図である。 本発明の実施の形態２による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態３による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態４による電荷再配分型Ａ／Ｄ変換器の構成を示回路図である。 本発明の実施の形態５による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態６による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態７による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態７による電荷再配分型Ａ／Ｄ変換器の入力および容量初期化動作を示す図である。 本発明の実施の形態８による電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 本発明の実施の形態８による電荷再配分型Ａ／Ｄ変換器の入力および容量初期化動作を示す図である。 従来の電荷再配分型Ａ／Ｄ変換器の構成を示す回路図である。 従来の電荷再配分型Ａ／Ｄ変換器の動作を示す図である。 他の従来例の構成を示す回路図である。 他の従来例の動作を示す図である。

符号の説明

１０１〜１０８ 電荷再配分型Ａ／Ｄ変換器
１１ Ａ／Ｄ変換器コア
１２ 重み付け容量群
１３ チョッパ比較器
１４ アナログ入力スイッチ群
１５ リファレンス抵抗
１５ａ，１５ｂ，１５ｃ，１５ｄ 抵抗
１６ 逐次比較ロジック回路
２１ アナログ入力側容量端子
２２ 比較器側容量端子
２３ 電荷初期化回路
２４、２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ 固定電圧供給回路
２５ アナログ入力スイッチ
２６ アナログ入力スイッチ
２７ アナログ入力スイッチ
３０ 外部制御回路
３１ 直列抵抗
３２ ソースフォロア回路
３３ バンドギャップリファレンス回路
３４ インバータ回路
３５ リファレンス中間電圧
４１ タイミング生成回路
４２ マルチプレクサ
４３ タイミング生成回路

Claims (3)

1. 入力アナログ信号を出力デジタル信号に変換する電荷再配分型Ａ／Ｄ変換器において、
   前記入力アナログ信号をサンプリングする直前に、容量に蓄えられている電荷を所定の値に初期化する初期化回路を備え、
   前記容量の入力側容量端子は、第１のアナログスイッチを介して固定電圧供給回路に接続され、前記容量の比較器側容量端子は、第２のアナログスイッチを介して前記固定電圧供給回路に接続され、
   前記入力側容量端子は、第３のアナログスイッチを介して外部と接続され、
   前記入力アナログ信号をサンプリングする直前に、前記第１、および第２のアナログスイッチを閉じ、かつ前記第３のアナログスイッチを開くことにより、前記入力側容量端子、および前記比較器側容量端子に、それぞれ固定電圧が供給されて、前記容量に蓄えられている電荷が所定の値に初期化され、
   前記固定電圧供給回路は、オートゼロ状態のチョッパ比較器で構成したものである、
   ことを特徴とするＡ／Ｄ変換器。
2. 請求項１記載のＡ／Ｄ変換器において、
   前記初期化回路と、前記初期化回路への信号入力を切り替えるマルチプレクサと、前記Ａ／Ｄ変換器コア、前記初期化回路、および前記マルチプレクサへのタイミング信号を生成するタイミング生成回路とを備え、
   前記マルチプレクサで選択するアナログ信号が切り替わった場合に、前記アナログ信号をサンプリングする直前に、前記タイミング生成回路からリセット信号を生成し、
   前記容量に蓄えられている電荷を所定の値に初期化することにより、前回の電荷量に依存しないＡ／Ｄ変換を行う、
   ことを特徴とするＡ／Ｄ変換器。
3. 請求項１記載のＡ／Ｄ変換器において、
   前記初期化回路と、前記Ａ／Ｄ変換器コア、および前記初期化回路へのタイミング信号を生成するタイミング生成回路とを備え、
   パワーオン直後で、前記容量の電荷量変化が大きい場合に、前記入力アナログ信号をサンプリングする直前に、前記タイミング生成回路からリセット信号を生成し、
   前記容量に蓄えられている電荷を所定の値に初期化することによりＡ／Ｄ変換を行う、
   ことを特徴とするＡ／Ｄ変換器。

Images