JP3437370B2

JP3437370B2 - アナログ・ディジタル変換器

Info

Publication number: JP3437370B2
Application number: JP06393596A
Authority: JP
Inventors: 力松本
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 1996-02-27
Filing date: 1996-02-27
Publication date: 2003-08-18
Anticipated expiration: 2016-02-27
Also published as: JPH09232957A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ信号をデ
ィジタル信号に変換するアナログ・ディジタル変換器に
係り、特に、高精度の部品を用いることなく構成できる
ようにしたアナログ・ディジタル変換器に関する。

【０００２】

【従来の技術】アナログ・ディジタル変換器には、種々
の方式のものがあるが、その中の一つに、並列比較型と
称されるものがある。この並列比較型アナログ・ディジ
タル変換器の概略構成は、例えば、出力ビット数がｎビ
ットであるとすると、２ⁿ−１個の比較器を入力信号に
対して並列に配置すると共に、各比較器の出力信号をエ
ンコード回路に入力するようにし、１回の比較動作によ
りディジタル信号への変換が行われるようになってお
り、各比較器における比較動作が１回で済むため、他の
方式のアナログ・ディジタル変換器よりも高速であると
いう利点を有している。

【０００３】

【発明が解決しようとする課題】しかしながら、上述し
た並列比較型アナログ・ディジタル変換器の場合、入力
段は、入力電圧を各比較器へ分割入力するために、比較
器の数に応じた複数の抵抗器を用いて入力電圧を、いわ
ゆる抵抗分割する構成となっているが、変換の精度を確
保するために、この抵抗器は高精度のものが必要とさ
れ、高価なアナログ・ディジタル変換器となるという問
題がある。

【０００４】本発明は、上記実状に鑑みてなされたもの
で、高精度の抵抗器を用いる必要のないアナログ・ディ
ジタル変換器を提供するものである。

【０００５】

【課題を解決するための手段】本発明に係るアナログ・
ディジタル変換器は、アナログ入力信号を所定周期でサ
ンプリングし、当該サンプリングされた信号を次のサン
プリング時まで保持するサンプル・ホールド手段と、前
記サンプル・ホールド手段の出力電圧に応じた電流を出
力する電圧・電流変換手段と、前記電圧・電流変換手段
の出力電流を、出力ビット数をｎとした場合に（２ⁿ−
１）個設けられたコンデンサのうち、前記電圧・電流変
換手段に接続されたコンデンサに流入させ、該コンデン
サの電圧が最小の被変換電圧以上の場合、該コンデンサ
の電圧が最小の被変換電圧に等しくなるまで、前記電圧
・電流変換手段にコンデンサをさらに１つ接続すると共
に、最小の被変換電圧に等しい電圧にあるコンデンサに
対応してそれぞれ論理値「１」に相当する信号を出力す
る転送比較手段と、前記転送比較手段の出力状態をｎビ
ットのディジタル信号に変換するエンコード手段と、前
記エンコード手段の出力信号を所定周期で取り込み、か
つ、次の信号取り込みまで保持するラッチ手段と、を具
備してなるものである。

【０００６】かかる構成においては、アナログ入力信号
は、サンプル・ホールド手段としての公知・周知のサン
プル・ホールド回路及び電圧・電流変換手段としての公
知・周知の電圧・電流変換回路を用いて、その電圧の大
きさに応じた電流に変換され転送比較手段に入力される
こととなる。この転送比較手段は、例えば、このアナロ
グ・ディジタル変換器の出力ビットをｎビットとすれ
ば、(2ⁿ-1)個のコンデンサを有するもので、しかも、各
コンデンサの端子電圧が、アナログ・ディジタル変換器
としての最小の被変換電圧に相当する電圧、換言すれ
ば、ディジタル出力の最小位ビット（ＬＳＢ）に対応す
る電圧となるまで電圧・電流変換回路からの電流を、各
コンデンサへ順次転送するようになっている。加えて、
この転送比較手段は、端子電圧が最小の被変換電圧とな
ったコンデンサの数に相当する論理値「１」の信号を出
力するようになっている。したがって、この転送比較手
段の出力状態がエンコード手段としてのエンコード回路
に入力される結果、ｎビットのディジタルデータに変換
されて、ラッチ手段としてのラッチ回路を介してｎビッ
トに表現された入力信号の大きさを表すディジタルデー
タが得られるようになっているものである。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１乃至図３を参照しつつ説明する。なお、以下に
説明する部材、配置等は本発明を限定するものではな
く、本発明の趣旨の範囲内で種々改変することができる
ものである。まず、この実施の形態における回路構成に
ついて、図１及び図２を参照しつつ説明する。

【０００８】この発明の実施の形態におけるアナログ・
ディジタル変換器には、被変換信号としてのアナログ信
号が入力される入力段に、サンプル・ホールド回路（図
１においては「Ｓ／Ｈ」と表記）１が設けられており、
所定の間隔で外部から入力されるサンプル信号に同期し
て、入力信号がいわゆるサンプリングされ、かつ、その
サンプリングされた信号が保持されるようになってい
る。なお、勿論サンプル信号の入力周期は、入力信号と
の関係を考慮して、いわゆるサンプリング定理を充足す
るように設定されたものである。

【０００９】このサンプル・ホールド回路１の出力側に
は、電圧・電流変換回路（図１においては「V/I CONV」
と表記）２が接続されており、サンプル・ホールド回路
１によりサンプリングされ、かつ、保持された入力信号
の電圧値に応じた電流が出力されるようになっている。
なお、これらサンプル・ホールド回路１及び電圧・電流
変換回路２のいずれも、公知・周知の回路構成のもので
よく、その形式等について特定のものに限定される必要
はないものなので、ここでの具体的な回路構成について
の説明は省略することとする。

【００１０】電圧・電流変換回路２の出力側には、比較
回路３が接続され、この比較回路３の出力側には、エン
コード回路４及び終段ラッチ回路５が順に接続されて、
この実施の形態におけるアナログ・ディジタル変換器が
構成されるようになっている。比較回路３は、このアナ
ログ・ディジタル変換器の最終出力ビット数がｎビット
であるとすると、(2ⁿ-1)個のコンデンサ６と、(2ⁿ-2)個
の次段接続用アナログスイッチ７と、１個のリセット用
アナログスイッチ８と、(2ⁿ-1)個の比較・ラッチ回路９
とを具備してなるものである。

【００１１】なお、以下の説明において、説明の都合上
いずれのコンデンサであるかを区別する必要がある場合
には、第１のコンデンサＣ1、第２のコンデンサＣ2・・
・第(2ⁿ-1)のコンデンサＣ(2ⁿ-1)のようにして各コンデ
ンサを区別するものとし、いずれのコンデンサかを区別
する必要のない場合には、コンデンサ６として表現する
ものとする。また、次段接続用アナログスイッチ７につ
いても、説明の都合上いずれの次段接続用アナログスイ
ッチであるかを区別する必要がある場合には、第１の次
段接続用アナログスイッチＳＷ1、第２の次段接続用ア
ナログスイッチＳＷ2・・・第(2ⁿ-2)のアナログスイッ
チＳＷ(2ⁿ-2)のようにして各次段接続用アナログスイッ
チを区別するものとし、特にいずれのものかを区別する
必要のない場合には、次段接続用アナログスイッチ７と
して表現するものとする。さらに、比較・ラッチ回路９
についても同様に、区別する必要がある場合には、第１
の比較・ラッチ回路COM1、第２の比較・ラッチ回路COM2
・・・第(2ⁿ-1)の比較・ラッチ回路COM(2ⁿ-1)のように
して各々を区別し、特にいずれのものかを区別する必要
のない場合には、比較・ラッチ回路９として表現するも
のとする。

【００１２】まず、同一容量を有する(2ⁿ-1)個のコンデ
ンサ６の内、第１のコンデンサＣ１は、電圧・電流変換
回路２の出力端子とアースとの間に直列接続されると共
に、この第１のコンデンサＣ１と並列にリセット用アナ
ログスイッチ８が接続されている。第２のコンデンサＣ
２は、一端がアースに接続される一方、他端は、第１の
次段接続用アナログスイッチＳＷ1を介して第１のコン
デンサＣ１の一端（電圧・電流変換回路２の入力段に接
続された端）と、接続されるようになっている。

【００１３】以下同様に、各コンデンサ６（図１におい
ては、第３のコンデンサＣ3以降第(2ⁿ-2)のコンデンサ
まで図示を省略）は、それぞれ一端がアースに接続され
る一方、他端は次段接続用アナログスイッチ７を介して
次段のコンデンサの他端（アースに接続される端子と反
対側の端）に接続されるような構成となっている。

【００１４】また、各コンデンサ６のアースに接続され
た側と反対側の端部（以下、この端部を説明の便宜上、
「電圧側端部」と言う）は、それぞれ各コンデンサ６毎
に設けられた比較・ラッチ回路９の入力段に接続される
一方、この各比較・ラッチ回路９の出力段は、それぞれ
対応する次段接続用アナログスイッチ７のゲートに接続
されるようになっている。

【００１５】すなわち、第１のコンデンサＣ１の電圧側
端部が入力段に接続された第１の比較・ラッチ回路COM1
の出力段は、第１のコンデンサＣ１と第２のコンデンサ
Ｃ２との電圧側端部を接続するよう設けられた第１の次
段接続用アナログスイッチＳＷ1のゲートに接続され、
第２のコンデンサＣ２の電圧側端部が入力段に接続され
た第２の比較・ラッチ回路COM2の出力段は、この第２の
コンデンサＣ２と第３のコンデンサＣ3（図１において
は図示を省略）の電圧側端部を接続するよう設けられた
第２の次段接続用アナログスイッチＳＷ2のゲートに接
続されるという具合にして、各比較・ラッチ回路９の出
力段は、その入力段に電圧側端部が接続されたコンデン
サ６と、当該コンデンサ６に対して次段に位置するコン
デンサとの電圧側端部を接続する次段接続用アナログス
イッチ７のゲートに接続されるように構成されている。
なお、最終段のコンデンサＣ(2ⁿ-1)の電圧側端部が接続
された第(2ⁿ-1)の比較・ラッチ回路COM(2ⁿ-1)の場合に
は、その出力段はエンコード回路４の入力段にのみ接続
されるようになっている。

【００１６】また、各比較・ラッチ回路９の出力段は、
それぞれエンコード回路４の入力段に接続されるように
なっている。したがって、エンコード回路４の入力数
は、比較・ラッチ回路９の数、すなわち(2ⁿ-1)となる。

【００１７】ここで、比較・ラッチ回路９の好適な一構
成例について、図２を参照しつつ説明すれば、この比較
・ラッチ回路の構成は、例えば、演算増幅器等を用いて
なる比較器１０と、ラッチ回路１１とを具備してなるも
のである。比較器１０の非反転入力端子には、コンデン
サ６の電圧側端部が接続される一方、比較器１０の反転
入力端子には基準電圧Ｖ_REFが印加されるように構成さ
れており、比較器１０の出力段は、ラッチ回路１１の入
力段に接続されている。そして、非反転入力端子側の電
圧が、反転入力端子側の基準電圧Ｖ_REF以上となり、比
較器１０から論理値「１」に相当する所定の信号が出力
されると、ラッチ回路１１にラッチされるようになって
いる。なお、ラッチ回路１１は、外部から入力されるリ
セット信号によりラッチ状態が解除されて、その出力は
論理値「０」に相当する状態となるものである。

【００１８】比較器１０の反転入力端子に印加される基
準電圧Ｖ_REFは、このアナログ・ディジタル変換器の出
力１ビット当たり、アナログ入力信号の何ボルトに対応
させるかに応じて設定されるものである（詳細は後
述）。

【００１９】エンコード回路４は、各比較・ラッチ回路
９からの入力信号の状態に応じて、所定のディジタルコ
ードを出力するようになっているもので、その出力信号
は、終段ラッチ回路５によりラッチされて、ｎビットの
ディジタル信号として出力されるようになっている。な
お、終段ラッチ回路５は、後述するようにラッチ信号に
同期して、エンコード回路４の出力信号を取り込み、次
のラッチ信号が入力されるまで、その取り込んだ信号を
保持するようになっているものである。

【００２０】次に、上記構成における動作について、図
１及び図３を参照しつつ説明する。まず、入力信号が例
えば、図３（ａ）に示されたような正弦波であるとし、
この例においては、アナログ・ディジタル変換器におけ
るサンプル・ホールド回路１に入力されるサンプル信号
は、正弦波のピーク時（図３において時刻ｔa，ｔbの時
点）に同期して入力されるようになっており、正弦波の
ピーク値がサンプリングされるものとする。

【００２１】また、このアナログ・ディジタル変換器に
よりｎビットのディジタル信号に変換され得るアナログ
入力信号の最大電圧が仮にＶａ（ｖ）であるとすると、
各比較・ラッチ回路９の比較器１０における基準電圧Ｖ
_REFは、Ｖ_REF＝Ｖａ／(2ⁿ-1)として算出される値に設定
されたものである。かかる前提の下、例えば、このアナ
ログ・ディジタル変換器によりディジタル変換可能な最
小電圧すなわち最小の被変換電圧として、ピーク値がＶ
ａ／(2ⁿ-1)の正弦波電圧が入力されたとする。

【００２２】サンプル・ホールド回路１において、時刻
ｔaにサンプル信号が入力されることで（図３（ａ）参
照）、入力信号のピーク値がサンプリングされ、かつホ
ールドされて、このホールドされた電圧は、電圧・電流
変換回路２によって対応する大きさの電流に変換されて
出力されることとなる。ここで、仮に、Ｖａ／(2ⁿ-1)の
大きさの入力電圧に対応する電圧・電流変換回路２の出
力電流をＩとすると、この出力電流Ｉが第１のコンデン
サＣ1に流れ込むこととなる。

【００２３】ところで、各コンデンサ６の値は、上述の
電流Ｉが流れ込んだ際に、その両端に生ずる電圧が、先
に述べた比較器１０の基準電圧Ｖ_REF（＝Ｖａ／(2ⁿ-
1)）となるように予め設定されているので、第１のコン
デンサＣ1には、電流Ｉの流入により電圧Ｖ_REFが生ずる
こととなる。その結果、この第１のコンデンサＣ1の電
圧側端部に接続された第１の比較・ラッチ回路COM1の比
較器１０からは、論理値「１」に相当する出力信号が出
力され、ラッチ回路１１によりラッチされて、エンコー
ド回路４に入力される。同時に、ラッチ回路１１の出力
信号は、第１の次段接続用アナログスイッチＳＷ1のゲ
ートに印加されることとなるので、第１の次段接続用ア
ナログスイッチＳＷ1が導通状態とされる。

【００２４】第１の次段接続用アナログスイッチＳＷ1
の導通により、第１のコンデンサＣ1と第２のコンデン
サＣ2とが並列接続状態となるため、第１のコンデンサ
Ｃ1に蓄積された電荷は、第１及び第２のコンデンサＣ
1，Ｃ2に等分されることとなる。すなわち、第１及び第
２のコンデンサＣ1，Ｃ2に蓄積される電荷は、先に、第
１のコンデンサＣ1において、電圧Ｖ_REFを生じた際の半
分となる。したがって、第１及び第２のコンデンサＣ
1，Ｃ2の端子電圧は、比較器１０の基準電圧Ｖ_REF以下
となり、第１のコンデンサＣ1の電圧側端部に接続され
た第１の比較・ラッチ回路COM1の出力は、先の状態すな
わち、論理値「１」の状態が保持されたままとなる。

【００２５】一方、第２のコンデンサＣ2に接続された
第２の比較・ラッチ回路COM2においては、比較器１０が
論理値「１」の信号を出力しないので、ラッチ回路１１
の出力は、論理値「０」の状態であり、この第２の比較
・ラッチ回路COM2の出力段に接続された第２の次段接続
用アナログスイッチＳＷ2は導通状態とされることな
い。結局、次段接続用アナログスイッチ７を介しての第
１のコンデンサＣ1の電荷の転送は、第２のコンデンサ
Ｃ2までとなる。

【００２６】上述の動作は、時刻ｔaにおいてサンプル
信号が入力され、その後、終段ラッチ回路５にリセット
信号（図３（ｄ）参照）が入力されるまでの間において
生ずるようになっており、ラッチ信号が入力されると、
その直前のエンコード回路４の出力信号の状態がラッチ
され、ｎビットのディジタル信号として出力されること
となる（図３（ｅ）のｍ番のデータ参照）。すなわち、
上述の例の場合、エンコード回路４には、入力段が第１
のコンデンサＣ1に接続された第１の比較・ラッチ回路C
OM1からの論理値「１」に相当する信号が入力されるの
みで、他の比較・ラッチ回路９からの入力信号は全て論
理値「０」に相当する信号であるため、終段ラッチ回路
５からはｎビットの最小位ビットのみが「１」のディジ
タル信号が出力されることとなる。

【００２７】そして、ラッチ信号の入力の後、リセット
信号が入力され（図３（ｃ），（ｄ）参照）、リセット
用アナログスイッチ８が導通状態となり、第１及び第２
のコンデンサＣ1，Ｃ2の蓄積電荷が放電されると共に、
このリセット信号の入力により比較・ラッチ回路９のラ
ッチ回路１１がリセットされて、その出力は論理値
「０」の状態に戻ることとなる。

【００２８】次に、入力信号として、例えば、ピーク値
がＶａ／ｋ（１≦ｋ＜(2ⁿ-1)）の大きさを有する電圧が
入力されたとする（図３（ａ）参照）。サンプル・ホー
ルド回路１に対して時刻ｔaにおいてサンプル信号が入
力されることにより、入力電圧のピーク値がサンプリン
グされると共に、ホールドされて、電圧・電流変換回路
２により、電圧値に対応した電流が出力されて、第１の
コンデンサＣ1に流れ込むこととなる。

【００２９】ここで、電圧・電流変換回路２は、上述し
た動作例で説明したように、電圧・電流変換回路２への
入力電圧値がＶａ／(2ⁿ-1)である場合に電流Ｉを出力す
るようになっているので、入力電圧値がＶａ／ｋの場
合、第１のコンデンサＣ1に流れ込む電流Ｉｋは、Ｉｋ
＝Ｉ×（Ｖａ／ｋ）／（Ｖａ／(2ⁿ-1)）となる。したが
って、この第１のコンデンサＣ1に生ずる電圧は、先に
説明したように電流Ｉのときに電圧Ｖ_REFであることか
ら、Ｉｋ×Ｖ_REF／Ｉと表される大きさとなる。

【００３０】この第１のコンデンサＣ1における電圧
は、Ｖ_REF以上であるために、第１のコンデンサＣ1の電
圧側端部に接続された第１の比較・ラッチ回路COM1から
は、先に説明したと同様にして論理値「１」に相当する
信号が出力され、第１の次段接続用アナログスイッチＳ
Ｗ1が導通状態とされて、第１のコンデンサＣ1の電荷
は、第１及び第２のコンデンサＣ1，Ｃ2により等分され
ることとなる。以下、先の例で説明したと同様にして各
比較・ラッチ回路９の動作により各次段接続用アナログ
スイッチ７が順に導通状態とされてゆくが、最終的に
は、各次段接続用アナログスイッチ７を介して並列接続
状態となっている複数のコンデンサ６における電圧が、
Ｖ_REFに等しくなるまで次段接続用アナログスイッチ７
を介してのコンデンサ６間の電荷転送がなされることと
なる。

【００３１】そして、電圧がＶ_REFに等しい状態の各コ
ンデンサ６にそれぞれ接続されている各比較・ラッチ回
路９の出力段のみが、論理値「１」に相当する信号を出
力し、この状態がエンコード回路４によりｎビットのデ
ィジタル信号に変換されることとなり、その直後に入力
されたラッチ信号（図３（ｄ）において時刻ｔaと時刻
ｔbとの間のラッチ信号参照）により終段ラッチ回路５
にラッチされて出力されることとなる（図３（ｅ）に示
されたｍ番のデータ参照）。

【００３２】上述のラッチ信号の入力の後、リセット信
号が入力されることで、リセット用アナログスイッチ８
が導通状態となり、充電状態にある各コンデンサ６がリ
セットされると共に、各比較・ラッチ回路９のラッチ回
路１１がリセットされることとなる。以下、サンプル信
号が入力される度毎に上述したような動作が繰り返され
ることととなる（図３参照）。

【００３３】上述した発明の実施の形態においては、サ
ンプル・ホールド手段はサンプル・ホールド回路１によ
り、電圧・電流変換手段は電圧・電流変換回路２によ
り、転送比較手段は比較回路３により、エンコード手段
はエンコード回路４により、そして、ラッチ手段は終段
ラッチ回路５により、それぞれ実現されている。

【００３４】

【発明の効果】以上、述べたように、本発明によれば、
アナログ入力信号の電圧値に応じた電荷を、出力ビット
数に応じて設けられたコンデンサに、その端子電圧が所
定の電圧となるまで順次転送させてゆき、所定電圧とな
ったコンデンサの数を基に、入力信号の電圧値を表すデ
ィジタルデータを得るような構成とすることにより、従
来と異なり、高精度の抵抗器を用いることなく構成でき
るので、安価なアナログ・ディジタル変換器を提供する
ことができる。また、従来と異なり、いわゆるＩＣ化に
おいて障害となる複数の高精度の抵抗器を必要としない
ので、一般的なＣＭＯＳプロセスを利用してのＩＣ化が
容易で、安価なものを提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるアナログ・ディジ
タル変換器の一構成例を示す構成図である。

【図２】図１に示されたアナログ・ディジタル変換器に
用いられる比較・ラッチ回路の一構成例を示す構成図で
ある。

【図３】図１に示されたアナログ・ディジタル変換器の
動作を説明するための主要部における信号のタイミング
を示すタイミングチャートである。

【符号の説明】

１…サンプル・ホールド回路２…電圧・電流変換回路３…比較回路４…エンコード回路５…終段ラッチ回路６…コンデンサ７…次段接続用アナログスイッチ８…リセット用アナログスイッチ９…比較・ラッチ回路１０…比較器１１…ラッチ回路

Claims

(57)【特許請求の範囲】

【請求項１】アナログ入力信号を所定周期でサンプリ
ングし、当該サンプリングされた信号を次のサンプリン
グ時まで保持するサンプル・ホールド手段と、前記サンプル・ホールド手段の出力電圧に応じた電流を
出力する電圧・電流変換手段と、前記電圧・電流変換手段の出力電流を、出力ビット数を
ｎとした場合に（２ⁿ−１）個設けられたコンデンサの
うち、前記電圧・電流変換手段に接続されたコンデンサ
に流入させ、該コンデンサの電圧が最小の被変換電圧以
上の場合、該コンデンサの電圧が最小の被変換電圧に等
しくなるまで、前記電圧・電流変換手段にコンデンサを
さらに１つ接続すると共に、最小の被変換電圧に等しい
電圧にあるコンデンサに対応してそれぞれ論理値「１」
に相当する信号を出力する転送比較手段と、前記転送比較手段の出力状態をｎビットのディジタル信
号に変換するエンコード手段と、前記エンコード手段の出力信号を所定周期で取り込み、
かつ、次の信号取り込みまで保持するラッチ手段と、を具備してなることを特徴とするアナログ・ディジタル
変換器。
【請求項２】転送比較手段は、電圧・電流変換手段の
出力端子とアース間に直列接続された第１のコンデンサ
に対して、(2ⁿ-2)個のコンデンサが、それぞれアナログ
スイッチを介してその導通時に前記第１のコンデンサに
対して並列接続となるように接続され、各コンデンサの
反アース側には、コンデンサの電圧が最小の被変換電圧
以上である場合に、当該コンデンサに接続されているア
ナログスイッチのゲート側及びエンコード手段に対して
論理値「１」に相当する信号を出力する比較・ラッチ回
路の入力段が接続され、前記第１のコンデンサには、外部からのリセット信号に
より導通状態となるリセット用のアナログスイッチが並
列接続されてなる、ことを特徴とする請求項１記載のア
ナログ・ディジタル変換器。