JPH08149006A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH08149006A JPH08149006A JP29010394A JP29010394A JPH08149006A JP H08149006 A JPH08149006 A JP H08149006A JP 29010394 A JP29010394 A JP 29010394A JP 29010394 A JP29010394 A JP 29010394A JP H08149006 A JPH08149006 A JP H08149006A
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- JP
- Japan
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- bits
- analog
- signals
- signal
- circuit
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Abstract
(57)【要約】
【目的】 簡単な回路構成で超高速なアナログ・ディジ
タル変換器を実現する。 【構成】 冗長ビットを発生させ、その発生パターンに
規則性があることに着目し、その発生パターンに基づい
て、例えば、あるビットに“1”を加えたり、減じたり
する簡単なアルゴリズムによりエラー補正を行う。アル
ゴリズムが簡単なので回路構成を簡単化することができ
る。また、小型化することもできる。さらに、最大入力
範囲を越えた入力または最小入力範囲に満たない入力を
検出したときには、下位ビットを“0”に設定し、最大
値または最小値を出力する。 【効果】 超高速なアナログ・ディジタル変換器が小型
化、省電力化できる。
タル変換器を実現する。 【構成】 冗長ビットを発生させ、その発生パターンに
規則性があることに着目し、その発生パターンに基づい
て、例えば、あるビットに“1”を加えたり、減じたり
する簡単なアルゴリズムによりエラー補正を行う。アル
ゴリズムが簡単なので回路構成を簡単化することができ
る。また、小型化することもできる。さらに、最大入力
範囲を越えた入力または最小入力範囲に満たない入力を
検出したときには、下位ビットを“0”に設定し、最大
値または最小値を出力する。 【効果】 超高速なアナログ・ディジタル変換器が小型
化、省電力化できる。
Description
【0001】
【産業上の利用分野】本発明は超高速のアナログ・ディ
ジタル変換に利用する。本発明はサンプリングオシロス
コープに利用するに適する。本発明はLSIテスタに利
用するに適する。特に、アナログ・ディジタル変換回路
の小型化および簡単化技術に関する。
ジタル変換に利用する。本発明はサンプリングオシロス
コープに利用するに適する。本発明はLSIテスタに利
用するに適する。特に、アナログ・ディジタル変換回路
の小型化および簡単化技術に関する。
【0002】
【従来の技術】超高速で動作するアナログ・ディジタル
変換器の構造として、並列型アナログ・ディジタル変換
器(Flash ADC) が知られており、これは、1クロックで
アナログ・ディジタル変換を行うものである。しかし、
これは、回路規模、消費電力、入力容量が膨大になって
しまう。
変換器の構造として、並列型アナログ・ディジタル変換
器(Flash ADC) が知られており、これは、1クロックで
アナログ・ディジタル変換を行うものである。しかし、
これは、回路規模、消費電力、入力容量が膨大になって
しまう。
【0003】これに対し、折り返し/補間型アナログ・
ディジタル変換器は並列型アナログ・ディジタル変換器
と同様に1クロックでアナログ・ディジタル変換を行う
もので超高速アナログ・ディジタル変換が可能であり、
また、回路規模、消費電力、入力容量も並列型アナログ
・ディジタル変換器に比べて激減するという利点があ
る。このため、さまざまなタイプの折り返し/補間型ア
ナログ・ディジタル変換器が実現されている(参考文
献: J.J.Corcoran et al.,"A 400MHz 6b ADC,"ISSCC,
Feb.1984./R.J.Grift,et al.,"An 8b Video ADC Inco
rporating Foldingand Interpolation Techniques,"J.o
f Solid-State Circuits,Dec.1987./R.J.Plassche e
t.al.,"An 8b 100MHz Full-Nyquist ADC,"J.of Solid-S
tate Circuits,Dec.1988./J.Valburg and R.J.Plassc
he,"An 8b 650MHz Folding ADC,"J.ofSolid-State Circ
uits,Dec.1992./W.Colleran and A.A.Abidi,"A 10b 7
5MHzTwo-Stage Pipelined Bipolar ADC,"J.of Solid-St
ate Circuits,Dec.1993./ R.E.J.van de Grift,"Anal
og-to-Digital Converter Circuit,"US Patent Number
4,456,904,Jun.1984.)。
ディジタル変換器は並列型アナログ・ディジタル変換器
と同様に1クロックでアナログ・ディジタル変換を行う
もので超高速アナログ・ディジタル変換が可能であり、
また、回路規模、消費電力、入力容量も並列型アナログ
・ディジタル変換器に比べて激減するという利点があ
る。このため、さまざまなタイプの折り返し/補間型ア
ナログ・ディジタル変換器が実現されている(参考文
献: J.J.Corcoran et al.,"A 400MHz 6b ADC,"ISSCC,
Feb.1984./R.J.Grift,et al.,"An 8b Video ADC Inco
rporating Foldingand Interpolation Techniques,"J.o
f Solid-State Circuits,Dec.1987./R.J.Plassche e
t.al.,"An 8b 100MHz Full-Nyquist ADC,"J.of Solid-S
tate Circuits,Dec.1988./J.Valburg and R.J.Plassc
he,"An 8b 650MHz Folding ADC,"J.ofSolid-State Circ
uits,Dec.1992./W.Colleran and A.A.Abidi,"A 10b 7
5MHzTwo-Stage Pipelined Bipolar ADC,"J.of Solid-St
ate Circuits,Dec.1993./ R.E.J.van de Grift,"Anal
og-to-Digital Converter Circuit,"US Patent Number
4,456,904,Jun.1984.)。
【0004】折り返し/補間型アナログ・ディジタル変
換器では入力信号が折り返し回路から補間回路に伝播す
る際の遅延を補正する必要がある。このエラーアルゴリ
ズムは、初期のタイプの折り返し/補間型アナログ・デ
ィジタル変換器(必ずしも高速化に適していない)につ
いては提案がなされ実現されている(R.J.Grift,et al.,
"An 8b Video ADC Incorporating Folding and Interpo
lation Techniques,"J.of Solid-State Circuits,Dec.1
987./P.G.Baltus,et.al.,"Circuit for Synchronizing
Transitions of Bits in a Digital Code,"US Patent N
umber 4,939,517,Jul.1990) 。この従来例を図18を参
照して説明する。図18は従来例の折り返し/補間型ア
ナログ・ディジタル変換器のチップ構成例を示す図であ
る(W.Colleran and A.A.Abidi,"A 10b 75MHz Two-Stag
e Pipelined Bipolar ADC,"J.ofSolid-State Circuits,
Dec.1993.)。
換器では入力信号が折り返し回路から補間回路に伝播す
る際の遅延を補正する必要がある。このエラーアルゴリ
ズムは、初期のタイプの折り返し/補間型アナログ・デ
ィジタル変換器(必ずしも高速化に適していない)につ
いては提案がなされ実現されている(R.J.Grift,et al.,
"An 8b Video ADC Incorporating Folding and Interpo
lation Techniques,"J.of Solid-State Circuits,Dec.1
987./P.G.Baltus,et.al.,"Circuit for Synchronizing
Transitions of Bits in a Digital Code,"US Patent N
umber 4,939,517,Jul.1990) 。この従来例を図18を参
照して説明する。図18は従来例の折り返し/補間型ア
ナログ・ディジタル変換器のチップ構成例を示す図であ
る(W.Colleran and A.A.Abidi,"A 10b 75MHz Two-Stag
e Pipelined Bipolar ADC,"J.ofSolid-State Circuits,
Dec.1993.)。
【0005】
【発明が解決しようとする課題】最近、提案され実現さ
れた折り返し/補間型アナログ・ディジタル変換器(高
速化に適している)では、図18に示したように、エラ
ー補正に大きなチップ面積を用いている。
れた折り返し/補間型アナログ・ディジタル変換器(高
速化に適している)では、図18に示したように、エラ
ー補正に大きなチップ面積を用いている。
【0006】本発明は、このような背景に行われたもの
であり、小型であり簡単な回路構成により折り返し/補
間型のアナログ・ディジタル変換を実現することができ
るアナログ・ディジタル変換器を提供することを目的と
する。
であり、小型であり簡単な回路構成により折り返し/補
間型のアナログ・ディジタル変換を実現することができ
るアナログ・ディジタル変換器を提供することを目的と
する。
【0007】
【課題を解決するための手段】本発明は、アナログ信号
を入力し上位mビットのディジタル信号を出力する折り
返し演算手段(3)と、前記アナログ信号を入力し下位
nビットのディジタル信号を出力する補間演算手段
(5)とを備え、グレーコード化されたm+nビットの
ディジタル信号を出力するアナログ・ディジタル変換器
である。
を入力し上位mビットのディジタル信号を出力する折り
返し演算手段(3)と、前記アナログ信号を入力し下位
nビットのディジタル信号を出力する補間演算手段
(5)とを備え、グレーコード化されたm+nビットの
ディジタル信号を出力するアナログ・ディジタル変換器
である。
【0008】ここで、本発明の特徴とするところは、前
記折り返し演算手段(3)および前記補間演算手段
(5)は、前記mビットのさらに上位側および前記nビ
ットのさらに下位側にそれぞれ冗長ビット(if,q
f;上位側、ii,qi;下位側)を発生させる手段を
含み、この冗長ビット(if,qf,ii,qi)の組
合せパターンにしたがって前記折り返し演算と前記補間
演算との処理時間差に起因する誤差を補正する手段
(7,9)を備えるところにある。
記折り返し演算手段(3)および前記補間演算手段
(5)は、前記mビットのさらに上位側および前記nビ
ットのさらに下位側にそれぞれ冗長ビット(if,q
f;上位側、ii,qi;下位側)を発生させる手段を
含み、この冗長ビット(if,qf,ii,qi)の組
合せパターンにしたがって前記折り返し演算と前記補間
演算との処理時間差に起因する誤差を補正する手段
(7,9)を備えるところにある。
【0009】前記補正する手段(7,9)は、前記折り
返し演算手段(3)および前記補間演算手段(5)でそ
れぞれ発生した前記冗長ビット(if,qf;上位側、
ii,qi;下位側)が等しいときには0を加算し、等
しくないときにはその冗長ビットの組合せパターンにつ
いてあらかじめ設定された論理にしたがって+1または
−1を上位mビットに加算する手段を含むことが望まし
い。
返し演算手段(3)および前記補間演算手段(5)でそ
れぞれ発生した前記冗長ビット(if,qf;上位側、
ii,qi;下位側)が等しいときには0を加算し、等
しくないときにはその冗長ビットの組合せパターンにつ
いてあらかじめ設定された論理にしたがって+1または
−1を上位mビットに加算する手段を含むことが望まし
い。
【0010】アナログ信号入力があらかじめ定められた
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段(4)を備え、前記
補正する手段(7,9)は、前記検出信号にしたがって
ディジタル信号出力の下位nビットを全て“0”に設定
する手段を含むことが望ましい。
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段(4)を備え、前記
補正する手段(7,9)は、前記検出信号にしたがって
ディジタル信号出力の下位nビットを全て“0”に設定
する手段を含むことが望ましい。
【0011】
【作用】冗長ビットを発生させ、その発生パターンに規
則性があることに着目し、その発生パターンに基づい
て、例えば、上位mビットに“1”を加えたり、減じた
りする簡単なアルゴリズムによりエラー補正を行う。グ
レーコード出力なので、“1”を加えたり、減じたりす
ることは、いずれか1ビットの“0”、“1”を反転さ
せればよい。アルゴリズムが簡単なので回路構成を簡単
化することができる。また、小型化することもできる。
則性があることに着目し、その発生パターンに基づい
て、例えば、上位mビットに“1”を加えたり、減じた
りする簡単なアルゴリズムによりエラー補正を行う。グ
レーコード出力なので、“1”を加えたり、減じたりす
ることは、いずれか1ビットの“0”、“1”を反転さ
せればよい。アルゴリズムが簡単なので回路構成を簡単
化することができる。また、小型化することもできる。
【0012】さらに、最大入力範囲を越えた入力または
最小入力範囲に満たない入力を検出したときには、下位
ビットを“0”に設定する。例えば、6bitのグレー
コードでは最大値は(1,0,0,0,0,0)であ
り、最小値は(0,0,0,0,0,0)である。すな
わち、いずれの場合も下位のビットは“0”である。こ
れにより、下位ビットを“0”に設定することにより、
最大入力範囲を越えた入力に対しては最大値が出力さ
れ、最小入力範囲に満たない入力に対しては最小値が出
力される。
最小入力範囲に満たない入力を検出したときには、下位
ビットを“0”に設定する。例えば、6bitのグレー
コードでは最大値は(1,0,0,0,0,0)であ
り、最小値は(0,0,0,0,0,0)である。すな
わち、いずれの場合も下位のビットは“0”である。こ
れにより、下位ビットを“0”に設定することにより、
最大入力範囲を越えた入力に対しては最大値が出力さ
れ、最小入力範囲に満たない入力に対しては最小値が出
力される。
【0013】
【実施例】本発明実施例の構成を図1を参照して説明す
る。図1は本発明実施例装置のブロック構成図である。
る。図1は本発明実施例装置のブロック構成図である。
【0014】本発明は、アナログ信号を入力し上位2ビ
ットのディジタル信号を出力する折り返し演算手段とし
ての折り返し演算回路31 、32 と、前記アナログ信号
を入力し下位4ビットのディジタル信号を出力する補間
演算手段としての折り返し演算回路34 、35 および補
間演算回路5とを備え、グレーコード化された6ビット
のディジタル信号を出力するアナログ・ディジタル変換
器である。
ットのディジタル信号を出力する折り返し演算手段とし
ての折り返し演算回路31 、32 と、前記アナログ信号
を入力し下位4ビットのディジタル信号を出力する補間
演算手段としての折り返し演算回路34 、35 および補
間演算回路5とを備え、グレーコード化された6ビット
のディジタル信号を出力するアナログ・ディジタル変換
器である。
【0015】ここで、本発明の特徴とするところは、前
記折り返し演算手段および前記補間演算手段は、前記2
ビットのさらに上位側および前記4ビットのさらに下位
側にそれぞれ冗長ビット(if,qf;上位側、ii,
qi;下位側)を発生させ、この冗長ビット(if,q
f,ii,qi)の組合せパターンにしたがって前記折
り返し演算と前記補間演算との処理時間差に起因する誤
差を補正する手段としての折り返し演算回路33 、補間
エラー補正回路7およびエラー補正回路9を備えるとこ
ろにある。
記折り返し演算手段および前記補間演算手段は、前記2
ビットのさらに上位側および前記4ビットのさらに下位
側にそれぞれ冗長ビット(if,qf;上位側、ii,
qi;下位側)を発生させ、この冗長ビット(if,q
f,ii,qi)の組合せパターンにしたがって前記折
り返し演算と前記補間演算との処理時間差に起因する誤
差を補正する手段としての折り返し演算回路33 、補間
エラー補正回路7およびエラー補正回路9を備えるとこ
ろにある。
【0016】アナログ信号入力があらかじめ定められた
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段としての入力レンジ
検出回路4を備え、補間エラー補正回路7およびエラー
補正回路9は、前記検出信号にしたがってディジタル信
号出力の下位複数ビットを全て“0”に設定する手段を
含む。
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段としての入力レンジ
検出回路4を備え、補間エラー補正回路7およびエラー
補正回路9は、前記検出信号にしたがってディジタル信
号出力の下位複数ビットを全て“0”に設定する手段を
含む。
【0017】各部の構成を図2ないし図11を参照して
説明する。図2に差動入力抵抗ストリング1のブロック
構成を示す。差動入力抵抗ストリング1では、入力され
るアナログ信号を段階的に抵抗値が異なる複数の抵抗器
を用いて電圧±vi0〜±vi9として抽出する。図3
に折り返し演算回路31 のブロック構成を示す。折り返
し演算回路31 では、差動入力抵抗ストリング1からの
電圧±vi0を入力し、ディジタル信号のMSBに相当
する信号gf5を発生する。図4に折り返し演算回路3
2 のブロック構成を示す。折り返し演算回路32 では、
差動入力抵抗ストリング1からの電圧±vi0、±vi
4を入力し、ディジタル信号のMSB−1に相当する信
号gf4を発生する。図5に折り返し演算回路33 のブ
ロック構成を示す。折り返し演算回路33 では、差動入
力抵抗ストリング1から電圧±vi0、±vi2、±v
i4、±vi6を入力し、ディジタル信号のMSB−2
に相当する信号gf3をここでは、冗長ビットqfとし
て発生する。図6に折り返し演算回路34 のブロック構
成を示す。折り返し演算回路34 では、差動入力抵抗ス
トリング1からの電圧−vi0、+vi1、−vi2、
+vi3、−vi4、+vi5、−vi6、+vi7、
−vi8、+vi9を入力し、補間演算で用いる信号
Q、〔外1〕を発生する。図7に折り返し演算回路35
のブロック構成を示す。折り返し演算回路35 では、差
動入力抵抗ストリング1からの電圧+vi0、−vi
1、+vi2、−vi3、+vi4、−vi5、+vi
6、−vi7、+vi8、−vi9を入力し、補間演算
で用いる信号I、〔外2〕を発生する。図8に補間演算
回路5のブロック構成を示す。補間演算回路5では、
Q、〔外1〕、I、〔外2〕を用いて、差動入力抵抗ス
トリング1により位相がずれた信号を発生させ、さらに
それらを比較器を用いて出力電圧vo0〜vofを発生
させる。図9に入力レンジ検出回路4のブロック構成を
示す。入力レンジ検出回路4では、差動入力抵抗ストリ
ング1からの電圧±vi0、±vi8を入力し、入力信
号が信号入力範囲に入っているか否か、すなわちオーバ
ーフローまたはアンダーフローを検出する。オーバーフ
ローまたはアンダーフローが検出されたときには“1”
を検出信号out−rngとして出力する。図10にエ
ラー補正回路9のブロック構成を示す。エラー補正回路
9では、信号qf(=gf3)、if、iiを用いて上
位2ビットの信号g4、g5をエラー補正して出力す
る。図11に補間エラー補正回路7のブロック構成を示
す。補間エラー補正回路7では、補間演算回路5から出
力された出力電圧vo0〜vofを入力し下位4ビット
の信号g0〜g3をエラー補正して出力する。ここで
は、冗長ビットqiを用いた信号g3のエラー補正およ
び検出信号out−rngを用いたオーバーフローまた
はアンダーフローの補正が行われる。
説明する。図2に差動入力抵抗ストリング1のブロック
構成を示す。差動入力抵抗ストリング1では、入力され
るアナログ信号を段階的に抵抗値が異なる複数の抵抗器
を用いて電圧±vi0〜±vi9として抽出する。図3
に折り返し演算回路31 のブロック構成を示す。折り返
し演算回路31 では、差動入力抵抗ストリング1からの
電圧±vi0を入力し、ディジタル信号のMSBに相当
する信号gf5を発生する。図4に折り返し演算回路3
2 のブロック構成を示す。折り返し演算回路32 では、
差動入力抵抗ストリング1からの電圧±vi0、±vi
4を入力し、ディジタル信号のMSB−1に相当する信
号gf4を発生する。図5に折り返し演算回路33 のブ
ロック構成を示す。折り返し演算回路33 では、差動入
力抵抗ストリング1から電圧±vi0、±vi2、±v
i4、±vi6を入力し、ディジタル信号のMSB−2
に相当する信号gf3をここでは、冗長ビットqfとし
て発生する。図6に折り返し演算回路34 のブロック構
成を示す。折り返し演算回路34 では、差動入力抵抗ス
トリング1からの電圧−vi0、+vi1、−vi2、
+vi3、−vi4、+vi5、−vi6、+vi7、
−vi8、+vi9を入力し、補間演算で用いる信号
Q、〔外1〕を発生する。図7に折り返し演算回路35
のブロック構成を示す。折り返し演算回路35 では、差
動入力抵抗ストリング1からの電圧+vi0、−vi
1、+vi2、−vi3、+vi4、−vi5、+vi
6、−vi7、+vi8、−vi9を入力し、補間演算
で用いる信号I、〔外2〕を発生する。図8に補間演算
回路5のブロック構成を示す。補間演算回路5では、
Q、〔外1〕、I、〔外2〕を用いて、差動入力抵抗ス
トリング1により位相がずれた信号を発生させ、さらに
それらを比較器を用いて出力電圧vo0〜vofを発生
させる。図9に入力レンジ検出回路4のブロック構成を
示す。入力レンジ検出回路4では、差動入力抵抗ストリ
ング1からの電圧±vi0、±vi8を入力し、入力信
号が信号入力範囲に入っているか否か、すなわちオーバ
ーフローまたはアンダーフローを検出する。オーバーフ
ローまたはアンダーフローが検出されたときには“1”
を検出信号out−rngとして出力する。図10にエ
ラー補正回路9のブロック構成を示す。エラー補正回路
9では、信号qf(=gf3)、if、iiを用いて上
位2ビットの信号g4、g5をエラー補正して出力す
る。図11に補間エラー補正回路7のブロック構成を示
す。補間エラー補正回路7では、補間演算回路5から出
力された出力電圧vo0〜vofを入力し下位4ビット
の信号g0〜g3をエラー補正して出力する。ここで
は、冗長ビットqiを用いた信号g3のエラー補正およ
び検出信号out−rngを用いたオーバーフローまた
はアンダーフローの補正が行われる。
【0018】
【外1】
【0019】
【外2】 次に、本発明実施例の動作を図12を参照して説明す
る。図12は各部の波形の状態を示す図である。折り返
し演算回路31 、32 は、それぞれ上位2ビットの信号
g5、g4を発生する。折り返し演算回路33 は、冗長
ビットの信号qf(=g3)を発生する。さらに折り返
し演算回路34 および35 は、π/2位相がずれた波を
発生する。それらは、 Q=cos[〔2πVin/(8RIb )〕+(5/4)π] I=cos[(2πVin/(8RIb )〕+(3/4)π] となる。図8の補間演算回路5は、このQ、Iから位相
がπ/8度ずれたことにより、上位3ビットに相当する
信号g3〜g5のグレーコードを発生する。図11に示
す補間エラー補正回路7は、補間演算回路5で発生され
た信号から下位の3ビットに相当する信号g0〜g2の
グレーコードを発生する。このようにして、図12に示
すように、各波形が生成される。図13は入力信号Vin
に対して発生されるディジタル信号グレーコードg0〜
g5の信号波形である。
る。図12は各部の波形の状態を示す図である。折り返
し演算回路31 、32 は、それぞれ上位2ビットの信号
g5、g4を発生する。折り返し演算回路33 は、冗長
ビットの信号qf(=g3)を発生する。さらに折り返
し演算回路34 および35 は、π/2位相がずれた波を
発生する。それらは、 Q=cos[〔2πVin/(8RIb )〕+(5/4)π] I=cos[(2πVin/(8RIb )〕+(3/4)π] となる。図8の補間演算回路5は、このQ、Iから位相
がπ/8度ずれたことにより、上位3ビットに相当する
信号g3〜g5のグレーコードを発生する。図11に示
す補間エラー補正回路7は、補間演算回路5で発生され
た信号から下位の3ビットに相当する信号g0〜g2の
グレーコードを発生する。このようにして、図12に示
すように、各波形が生成される。図13は入力信号Vin
に対して発生されるディジタル信号グレーコードg0〜
g5の信号波形である。
【0020】ここで、入力信号Vin(t)は折り返し演
算回路34 、35 から補間演算回路5への信号遅延δt
が存在する。すなわち、折り返し演算回路31 、32 が
Vin(nT)をアナログ・ディジタル変換して上位2ビ
ットを得るとすると、補間演算回路5はVin(nT+δ
t)をアナログ・ディジタル変換して下位3ビットを得
る。このため、結果をエラー補正する必要がある。
算回路34 、35 から補間演算回路5への信号遅延δt
が存在する。すなわち、折り返し演算回路31 、32 が
Vin(nT)をアナログ・ディジタル変換して上位2ビ
ットを得るとすると、補間演算回路5はVin(nT+δ
t)をアナログ・ディジタル変換して下位3ビットを得
る。このため、結果をエラー補正する必要がある。
【0021】本発明実施例におけるエラー補正アルゴリ
ズムを図14ないし図17を参照して説明する。図14
ないし図17は冗長ビットの発生パターンを示すテーブ
ルである。図14では、 Vin(nT+δt)−Vin(nT)=−3LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図15は、 Vin(nT+δt)−Vin(nT)=2LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図16は、 Vin(nT+δt)−Vin(nT)=−9LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。図17は、 Vin(nT+δt)−Vin(nT)=10LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。
ズムを図14ないし図17を参照して説明する。図14
ないし図17は冗長ビットの発生パターンを示すテーブ
ルである。図14では、 Vin(nT+δt)−Vin(nT)=−3LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図15は、 Vin(nT+δt)−Vin(nT)=2LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図16は、 Vin(nT+δt)−Vin(nT)=−9LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。図17は、 Vin(nT+δt)−Vin(nT)=10LSBs のときのVin(nT+δt),Vin(nT)のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。
【0022】本発明実施例では、図14〜図17から |Vin(nT+δt)−Vin(nT)|≦8LSBs となる範囲で、信号gf、if、qi、iiに基づいて
折り返し演算回路31 〜33 で発生された信号gf5、
gf4、gf3(=qf)に対してエラー補正を行うこ
とができる。本発明実施例では、信号gf、if、q
i、iiの発生パターンが、case1、2、3、4の
とき、ク゛レーコート゛ (g5、g4、g3)=ク゛レーコート゛(gf5、g
f4、gf3)+1 とし、case5、6、7、8のときク゛レーコート゛ (g5、g4、g3)=ク゛レーコート゛(gf5、g
f4、gf3)−1 とすることにより、エラー補正を行うことができる。こ
のとき、グレーコードの性質に注目すると、case
1、2、3、7、のときは、 g5=gf5、g4=gf4、g3=qi とし、case2、6のときは、
折り返し演算回路31 〜33 で発生された信号gf5、
gf4、gf3(=qf)に対してエラー補正を行うこ
とができる。本発明実施例では、信号gf、if、q
i、iiの発生パターンが、case1、2、3、4の
とき、ク゛レーコート゛ (g5、g4、g3)=ク゛レーコート゛(gf5、g
f4、gf3)+1 とし、case5、6、7、8のときク゛レーコート゛ (g5、g4、g3)=ク゛レーコート゛(gf5、g
f4、gf3)−1 とすることにより、エラー補正を行うことができる。こ
のとき、グレーコードの性質に注目すると、case
1、2、3、7、のときは、 g5=gf5、g4=gf4、g3=qi とし、case2、6のときは、
【0023】
【数1】 とし、case4、8のときは、
【0024】
【数2】 とすればよい。これを実現した回路が図10に示すエラ
ー補正回路9である。
ー補正回路9である。
【0025】また、入力が入力レンジの範囲を外れる
と、アンダーフローを起こしたときには、最小値を出力
し、オーバーフローを起こしたときには、最大値を出力
する必要がある。折り返し演算回路31 、32 で発生さ
れる上位2ビットは、自動的に最小値または最大値がセ
ットされるが、補間演算回路5の出力信号は周期的な性
質のため、これらの値に自動的にセットされない。
と、アンダーフローを起こしたときには、最小値を出力
し、オーバーフローを起こしたときには、最大値を出力
する必要がある。折り返し演算回路31 、32 で発生さ
れる上位2ビットは、自動的に最小値または最大値がセ
ットされるが、補間演算回路5の出力信号は周期的な性
質のため、これらの値に自動的にセットされない。
【0026】したがって、オーバーフローまたはアンダ
ーフローを検出し、オーバーフローまたはアンダーフロ
ーが生じたときに図8の補間演算回路5の出力信号を正
しい値に設定する必要がある。6ビットグレーコードで
は最大値は(1,0,0,0,0,0)、最小値は
(0,0,0,0,0,0)であるので下位のビットは
いずれのときも“0”であることに着目すると、オーバ
ーフローまたはアンダーフローが検出されたときは、下
位ビットは“0”に設定すればよいことがわかる。入力
レンジ検出回路4は、オーバーフローまたはアンダーフ
ローを検出すると“1”を出力する。このとき、補間エ
ラー補正回路7は下位の3ビットを“0”に設定する。
ーフローを検出し、オーバーフローまたはアンダーフロ
ーが生じたときに図8の補間演算回路5の出力信号を正
しい値に設定する必要がある。6ビットグレーコードで
は最大値は(1,0,0,0,0,0)、最小値は
(0,0,0,0,0,0)であるので下位のビットは
いずれのときも“0”であることに着目すると、オーバ
ーフローまたはアンダーフローが検出されたときは、下
位ビットは“0”に設定すればよいことがわかる。入力
レンジ検出回路4は、オーバーフローまたはアンダーフ
ローを検出すると“1”を出力する。このとき、補間エ
ラー補正回路7は下位の3ビットを“0”に設定する。
【0027】
【発明の効果】以上説明したように、本発明によれば、
小型であり簡単な回路構成により折り返し/補間型のア
ナログ・ディジタル変換のエラー補正回路を実現するこ
とができる。超高速なアナログ・ディジタル変換器が小
型化および省電力化できる。
小型であり簡単な回路構成により折り返し/補間型のア
ナログ・ディジタル変換のエラー補正回路を実現するこ
とができる。超高速なアナログ・ディジタル変換器が小
型化および省電力化できる。
【図1】本発明実施例装置のブロック構成図。
【図2】差動入力抵抗ストリングのブロック構成図。
【図3】折り返し演算回路のブロック構成図。
【図4】折り返し演算回路のブロック構成図。
【図5】折り返し演算回路のブロック構成図。
【図6】折り返し演算回路のブロック構成図。
【図7】折り返し演算回路のブロック構成図。
【図8】補間演算回路のブロック構成図。
【図9】入力レンジ検出回路のブロック構成図。
【図10】エラー補正回路のブロック構成図。
【図11】補間エラー補正回路のブロック構成図。
【図12】各部の波形の状態を示す図。
【図13】入力信号に対して発生されるディジタル信号
グレーコードの信号波形。
グレーコードの信号波形。
【図14】冗長ビットの発生パターンを示すテーブル。
【図15】冗長ビットの発生パターンを示すテーブル。
【図16】冗長ビットの発生パターンを示すテーブル。
【図17】冗長ビットの発生パターンを示すテーブル。
【図18】従来例の折り返し/補間型アナログ・ディジ
タル変換器のチップ構成例を示す図。
タル変換器のチップ構成例を示す図。
1 差動入力抵抗ストリング 31 〜35 折り返し演算回路 4 入力レンジ検出回路 5 補間演算回路 7 補間エラー補正回路 9 エラー補正回路
Claims (3)
- 【請求項1】 アナログ信号を入力し上位mビットのデ
ィジタル信号を出力する折り返し演算手段(3)と、前
記アナログ信号を入力し下位nビットのディジタル信号
を出力する補間演算手段(5)とを備え、グレーコード
化されたm+nビットのディジタル信号を出力するアナ
ログ・ディジタル変換器において、 前記折り返し演算手段(3)および前記補間演算手段
(5)は、前記mビットのさらに上位側および前記nビ
ットのさらに下位側にそれぞれ冗長ビット(if,q
f;上位側、ii,qi;下位側)を発生させる手段を
含み、 この冗長ビット(if,qf,ii,qi)の組合せパ
ターンにしたがって前記折り返し演算と前記補間演算と
の処理時間差に起因する誤差を補正する手段(7,9)
を備えたことを特徴とするアナログ・ディジタル変換
器。 - 【請求項2】 前記補正する手段(7,9)は、前記折
り返し演算手段(3)および前記補間演算手段(5)で
それぞれ発生した前記冗長ビット(if,qf;上位
側、ii,qi;下位側)が等しいときには0を加算
し、等しくないときにはその冗長ビットの組合せパター
ンについてあらかじめ設定された論理にしたがって+1
または−1を上位mビットに加算する手段を含む請求項
1記載のアナログ・ディジタル変換器。 - 【請求項3】 アナログ信号入力があらかじめ定められ
た入力範囲の最大値を越えたときあるいは最小値に達し
ないときには検出信号を出力する手段(4)を備え、前
記補正する手段(7,9)は、前記検出信号にしたがっ
てディジタル信号出力の下位nビットを全て“0”に設
定する手段を含む請求項1または2記載のアナログ・デ
ィジタル変換器。
Priority Applications (1)
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---|---|---|---|
JP29010394A JP3295564B2 (ja) | 1994-11-24 | 1994-11-24 | アナログ・ディジタル変換器 |
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JPH08149006A true JPH08149006A (ja) | 1996-06-07 |
JP3295564B2 JP3295564B2 (ja) | 2002-06-24 |
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ID=17751840
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JP29010394A Expired - Fee Related JP3295564B2 (ja) | 1994-11-24 | 1994-11-24 | アナログ・ディジタル変換器 |
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-
1994
- 1994-11-24 JP JP29010394A patent/JP3295564B2/ja not_active Expired - Fee Related
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