JPH08149006A - アナログ・ディジタル変換器 - Google Patents
アナログ・ディジタル変換器Info
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- JPH08149006A JPH08149006A JP29010394A JP29010394A JPH08149006A JP H08149006 A JPH08149006 A JP H08149006A JP 29010394 A JP29010394 A JP 29010394A JP 29010394 A JP29010394 A JP 29010394A JP H08149006 A JPH08149006 A JP H08149006A
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- JP
- Japan
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- bits
- analog
- signals
- signal
- circuit
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Abstract
(57)【要約】
【目的】 簡単な回路構成で超高速なアナログ・ディジ
タル変換器を実現する。 【構成】 冗長ビットを発生させ、その発生パターンに
規則性があることに着目し、その発生パターンに基づい
て、例えば、あるビットに“１”を加えたり、減じたり
する簡単なアルゴリズムによりエラー補正を行う。アル
ゴリズムが簡単なので回路構成を簡単化することができ
る。また、小型化することもできる。さらに、最大入力
範囲を越えた入力または最小入力範囲に満たない入力を
検出したときには、下位ビットを“０”に設定し、最大
値または最小値を出力する。 【効果】 超高速なアナログ・ディジタル変換器が小型
化、省電力化できる。
タル変換器を実現する。 【構成】 冗長ビットを発生させ、その発生パターンに
規則性があることに着目し、その発生パターンに基づい
て、例えば、あるビットに“１”を加えたり、減じたり
する簡単なアルゴリズムによりエラー補正を行う。アル
ゴリズムが簡単なので回路構成を簡単化することができ
る。また、小型化することもできる。さらに、最大入力
範囲を越えた入力または最小入力範囲に満たない入力を
検出したときには、下位ビットを“０”に設定し、最大
値または最小値を出力する。 【効果】 超高速なアナログ・ディジタル変換器が小型
化、省電力化できる。
Description
【０００１】
【産業上の利用分野】本発明は超高速のアナログ・ディ
ジタル変換に利用する。本発明はサンプリングオシロス
コープに利用するに適する。本発明はＬＳＩテスタに利
用するに適する。特に、アナログ・ディジタル変換回路
の小型化および簡単化技術に関する。
ジタル変換に利用する。本発明はサンプリングオシロス
コープに利用するに適する。本発明はＬＳＩテスタに利
用するに適する。特に、アナログ・ディジタル変換回路
の小型化および簡単化技術に関する。
【０００２】
【従来の技術】超高速で動作するアナログ・ディジタル
変換器の構造として、並列型アナログ・ディジタル変換
器(Flash ADC) が知られており、これは、１クロックで
アナログ・ディジタル変換を行うものである。しかし、
これは、回路規模、消費電力、入力容量が膨大になって
しまう。
変換器の構造として、並列型アナログ・ディジタル変換
器(Flash ADC) が知られており、これは、１クロックで
アナログ・ディジタル変換を行うものである。しかし、
これは、回路規模、消費電力、入力容量が膨大になって
しまう。
【０００３】これに対し、折り返し／補間型アナログ・
ディジタル変換器は並列型アナログ・ディジタル変換器
と同様に１クロックでアナログ・ディジタル変換を行う
もので超高速アナログ・ディジタル変換が可能であり、
また、回路規模、消費電力、入力容量も並列型アナログ
・ディジタル変換器に比べて激減するという利点があ
る。このため、さまざまなタイプの折り返し／補間型ア
ナログ・ディジタル変換器が実現されている（参考文
献: J.J.Corcoran et al.,"A 400MHz 6b ADC,"ISSCC,
Feb.1984./R.J.Grift,et al.,"An 8b Video ADC Inco
rporating Foldingand Interpolation Techniques,"J.o
f Solid-State Circuits,Dec.1987./R.J.Plassche e
t.al.,"An 8b 100MHz Full-Nyquist ADC,"J.of Solid-S
tate Circuits,Dec.1988./J.Valburg and R.J.Plassc
he,"An 8b 650MHz Folding ADC,"J.ofSolid-State Circ
uits,Dec.1992./W.Colleran and A.A.Abidi,"A 10b 7
5MHzTwo-Stage Pipelined Bipolar ADC,"J.of Solid-St
ate Circuits,Dec.1993./ R.E.J.van de Grift,"Anal
og-to-Digital Converter Circuit,"US Patent Number
4,456,904,Jun.1984.)。
ディジタル変換器は並列型アナログ・ディジタル変換器
と同様に１クロックでアナログ・ディジタル変換を行う
もので超高速アナログ・ディジタル変換が可能であり、
また、回路規模、消費電力、入力容量も並列型アナログ
・ディジタル変換器に比べて激減するという利点があ
る。このため、さまざまなタイプの折り返し／補間型ア
ナログ・ディジタル変換器が実現されている（参考文
献: J.J.Corcoran et al.,"A 400MHz 6b ADC,"ISSCC,
Feb.1984./R.J.Grift,et al.,"An 8b Video ADC Inco
rporating Foldingand Interpolation Techniques,"J.o
f Solid-State Circuits,Dec.1987./R.J.Plassche e
t.al.,"An 8b 100MHz Full-Nyquist ADC,"J.of Solid-S
tate Circuits,Dec.1988./J.Valburg and R.J.Plassc
he,"An 8b 650MHz Folding ADC,"J.ofSolid-State Circ
uits,Dec.1992./W.Colleran and A.A.Abidi,"A 10b 7
5MHzTwo-Stage Pipelined Bipolar ADC,"J.of Solid-St
ate Circuits,Dec.1993./ R.E.J.van de Grift,"Anal
og-to-Digital Converter Circuit,"US Patent Number
4,456,904,Jun.1984.)。
【０００４】折り返し／補間型アナログ・ディジタル変
換器では入力信号が折り返し回路から補間回路に伝播す
る際の遅延を補正する必要がある。このエラーアルゴリ
ズムは、初期のタイプの折り返し／補間型アナログ・デ
ィジタル変換器（必ずしも高速化に適していない）につ
いては提案がなされ実現されている(R.J.Grift,et al.,
"An 8b Video ADC Incorporating Folding and Interpo
lation Techniques,"J.of Solid-State Circuits,Dec.1
987./P.G.Baltus,et.al.,"Circuit for Synchronizing
Transitions of Bits in a Digital Code,"US Patent N
umber 4,939,517,Jul.1990) 。この従来例を図１８を参
照して説明する。図１８は従来例の折り返し／補間型ア
ナログ・ディジタル変換器のチップ構成例を示す図であ
る（W.Colleran and A.A.Abidi,"A 10b 75MHz Two-Stag
e Pipelined Bipolar ADC,"J.ofSolid-State Circuits,
Dec.1993.）。
換器では入力信号が折り返し回路から補間回路に伝播す
る際の遅延を補正する必要がある。このエラーアルゴリ
ズムは、初期のタイプの折り返し／補間型アナログ・デ
ィジタル変換器（必ずしも高速化に適していない）につ
いては提案がなされ実現されている(R.J.Grift,et al.,
"An 8b Video ADC Incorporating Folding and Interpo
lation Techniques,"J.of Solid-State Circuits,Dec.1
987./P.G.Baltus,et.al.,"Circuit for Synchronizing
Transitions of Bits in a Digital Code,"US Patent N
umber 4,939,517,Jul.1990) 。この従来例を図１８を参
照して説明する。図１８は従来例の折り返し／補間型ア
ナログ・ディジタル変換器のチップ構成例を示す図であ
る（W.Colleran and A.A.Abidi,"A 10b 75MHz Two-Stag
e Pipelined Bipolar ADC,"J.ofSolid-State Circuits,
Dec.1993.）。
【０００５】
【発明が解決しようとする課題】最近、提案され実現さ
れた折り返し／補間型アナログ・ディジタル変換器（高
速化に適している）では、図１８に示したように、エラ
ー補正に大きなチップ面積を用いている。
れた折り返し／補間型アナログ・ディジタル変換器（高
速化に適している）では、図１８に示したように、エラ
ー補正に大きなチップ面積を用いている。
【０００６】本発明は、このような背景に行われたもの
であり、小型であり簡単な回路構成により折り返し／補
間型のアナログ・ディジタル変換を実現することができ
るアナログ・ディジタル変換器を提供することを目的と
する。
であり、小型であり簡単な回路構成により折り返し／補
間型のアナログ・ディジタル変換を実現することができ
るアナログ・ディジタル変換器を提供することを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、アナログ信号
を入力し上位ｍビットのディジタル信号を出力する折り
返し演算手段（３）と、前記アナログ信号を入力し下位
ｎビットのディジタル信号を出力する補間演算手段
（５）とを備え、グレーコード化されたｍ＋ｎビットの
ディジタル信号を出力するアナログ・ディジタル変換器
である。
を入力し上位ｍビットのディジタル信号を出力する折り
返し演算手段（３）と、前記アナログ信号を入力し下位
ｎビットのディジタル信号を出力する補間演算手段
（５）とを備え、グレーコード化されたｍ＋ｎビットの
ディジタル信号を出力するアナログ・ディジタル変換器
である。
【０００８】ここで、本発明の特徴とするところは、前
記折り返し演算手段（３）および前記補間演算手段
（５）は、前記ｍビットのさらに上位側および前記ｎビ
ットのさらに下位側にそれぞれ冗長ビット（ｉｆ，ｑ
ｆ；上位側、ｉｉ，ｑｉ；下位側）を発生させる手段を
含み、この冗長ビット（ｉｆ，ｑｆ，ｉｉ，ｑｉ）の組
合せパターンにしたがって前記折り返し演算と前記補間
演算との処理時間差に起因する誤差を補正する手段
（７，９）を備えるところにある。
記折り返し演算手段（３）および前記補間演算手段
（５）は、前記ｍビットのさらに上位側および前記ｎビ
ットのさらに下位側にそれぞれ冗長ビット（ｉｆ，ｑ
ｆ；上位側、ｉｉ，ｑｉ；下位側）を発生させる手段を
含み、この冗長ビット（ｉｆ，ｑｆ，ｉｉ，ｑｉ）の組
合せパターンにしたがって前記折り返し演算と前記補間
演算との処理時間差に起因する誤差を補正する手段
（７，９）を備えるところにある。
【０００９】前記補正する手段（７，９）は、前記折り
返し演算手段（３）および前記補間演算手段（５）でそ
れぞれ発生した前記冗長ビット（ｉｆ，ｑｆ；上位側、
ｉｉ，ｑｉ；下位側）が等しいときには０を加算し、等
しくないときにはその冗長ビットの組合せパターンにつ
いてあらかじめ設定された論理にしたがって＋１または
−１を上位ｍビットに加算する手段を含むことが望まし
い。
返し演算手段（３）および前記補間演算手段（５）でそ
れぞれ発生した前記冗長ビット（ｉｆ，ｑｆ；上位側、
ｉｉ，ｑｉ；下位側）が等しいときには０を加算し、等
しくないときにはその冗長ビットの組合せパターンにつ
いてあらかじめ設定された論理にしたがって＋１または
−１を上位ｍビットに加算する手段を含むことが望まし
い。
【００１０】アナログ信号入力があらかじめ定められた
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段（４）を備え、前記
補正する手段（７，９）は、前記検出信号にしたがって
ディジタル信号出力の下位ｎビットを全て“０”に設定
する手段を含むことが望ましい。
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段（４）を備え、前記
補正する手段（７，９）は、前記検出信号にしたがって
ディジタル信号出力の下位ｎビットを全て“０”に設定
する手段を含むことが望ましい。
【００１１】
【作用】冗長ビットを発生させ、その発生パターンに規
則性があることに着目し、その発生パターンに基づい
て、例えば、上位ｍビットに“１”を加えたり、減じた
りする簡単なアルゴリズムによりエラー補正を行う。グ
レーコード出力なので、“１”を加えたり、減じたりす
ることは、いずれか１ビットの“０”、“１”を反転さ
せればよい。アルゴリズムが簡単なので回路構成を簡単
化することができる。また、小型化することもできる。
則性があることに着目し、その発生パターンに基づい
て、例えば、上位ｍビットに“１”を加えたり、減じた
りする簡単なアルゴリズムによりエラー補正を行う。グ
レーコード出力なので、“１”を加えたり、減じたりす
ることは、いずれか１ビットの“０”、“１”を反転さ
せればよい。アルゴリズムが簡単なので回路構成を簡単
化することができる。また、小型化することもできる。
【００１２】さらに、最大入力範囲を越えた入力または
最小入力範囲に満たない入力を検出したときには、下位
ビットを“０”に設定する。例えば、６ｂｉｔのグレー
コードでは最大値は（１，０，０，０，０，０）であ
り、最小値は（０，０，０，０，０，０）である。すな
わち、いずれの場合も下位のビットは“０”である。こ
れにより、下位ビットを“０”に設定することにより、
最大入力範囲を越えた入力に対しては最大値が出力さ
れ、最小入力範囲に満たない入力に対しては最小値が出
力される。
最小入力範囲に満たない入力を検出したときには、下位
ビットを“０”に設定する。例えば、６ｂｉｔのグレー
コードでは最大値は（１，０，０，０，０，０）であ
り、最小値は（０，０，０，０，０，０）である。すな
わち、いずれの場合も下位のビットは“０”である。こ
れにより、下位ビットを“０”に設定することにより、
最大入力範囲を越えた入力に対しては最大値が出力さ
れ、最小入力範囲に満たない入力に対しては最小値が出
力される。
【００１３】
【実施例】本発明実施例の構成を図１を参照して説明す
る。図１は本発明実施例装置のブロック構成図である。
る。図１は本発明実施例装置のブロック構成図である。
【００１４】本発明は、アナログ信号を入力し上位２ビ
ットのディジタル信号を出力する折り返し演算手段とし
ての折り返し演算回路３1 、３2 と、前記アナログ信号
を入力し下位４ビットのディジタル信号を出力する補間
演算手段としての折り返し演算回路３4 、３5 および補
間演算回路５とを備え、グレーコード化された６ビット
のディジタル信号を出力するアナログ・ディジタル変換
器である。
ットのディジタル信号を出力する折り返し演算手段とし
ての折り返し演算回路３1 、３2 と、前記アナログ信号
を入力し下位４ビットのディジタル信号を出力する補間
演算手段としての折り返し演算回路３4 、３5 および補
間演算回路５とを備え、グレーコード化された６ビット
のディジタル信号を出力するアナログ・ディジタル変換
器である。
【００１５】ここで、本発明の特徴とするところは、前
記折り返し演算手段および前記補間演算手段は、前記２
ビットのさらに上位側および前記４ビットのさらに下位
側にそれぞれ冗長ビット（ｉｆ，ｑｆ；上位側、ｉｉ，
ｑｉ；下位側）を発生させ、この冗長ビット（ｉｆ，ｑ
ｆ，ｉｉ，ｑｉ）の組合せパターンにしたがって前記折
り返し演算と前記補間演算との処理時間差に起因する誤
差を補正する手段としての折り返し演算回路３3 、補間
エラー補正回路７およびエラー補正回路９を備えるとこ
ろにある。
記折り返し演算手段および前記補間演算手段は、前記２
ビットのさらに上位側および前記４ビットのさらに下位
側にそれぞれ冗長ビット（ｉｆ，ｑｆ；上位側、ｉｉ，
ｑｉ；下位側）を発生させ、この冗長ビット（ｉｆ，ｑ
ｆ，ｉｉ，ｑｉ）の組合せパターンにしたがって前記折
り返し演算と前記補間演算との処理時間差に起因する誤
差を補正する手段としての折り返し演算回路３3 、補間
エラー補正回路７およびエラー補正回路９を備えるとこ
ろにある。
【００１６】アナログ信号入力があらかじめ定められた
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段としての入力レンジ
検出回路４を備え、補間エラー補正回路７およびエラー
補正回路９は、前記検出信号にしたがってディジタル信
号出力の下位複数ビットを全て“０”に設定する手段を
含む。
入力範囲の最大値を越えたときあるいは最小値に達しな
いときには検出信号を出力する手段としての入力レンジ
検出回路４を備え、補間エラー補正回路７およびエラー
補正回路９は、前記検出信号にしたがってディジタル信
号出力の下位複数ビットを全て“０”に設定する手段を
含む。
【００１７】各部の構成を図２ないし図１１を参照して
説明する。図２に差動入力抵抗ストリング１のブロック
構成を示す。差動入力抵抗ストリング１では、入力され
るアナログ信号を段階的に抵抗値が異なる複数の抵抗器
を用いて電圧±ｖｉ０〜±ｖｉ９として抽出する。図３
に折り返し演算回路３1 のブロック構成を示す。折り返
し演算回路３1 では、差動入力抵抗ストリング１からの
電圧±ｖｉ０を入力し、ディジタル信号のＭＳＢに相当
する信号ｇｆ５を発生する。図４に折り返し演算回路３
2 のブロック構成を示す。折り返し演算回路３2 では、
差動入力抵抗ストリング１からの電圧±ｖｉ０、±ｖｉ
４を入力し、ディジタル信号のＭＳＢ−１に相当する信
号ｇｆ４を発生する。図５に折り返し演算回路３3 のブ
ロック構成を示す。折り返し演算回路３3 では、差動入
力抵抗ストリング１から電圧±ｖｉ０、±ｖｉ２、±ｖ
ｉ４、±ｖｉ６を入力し、ディジタル信号のＭＳＢ−２
に相当する信号ｇｆ３をここでは、冗長ビットｑｆとし
て発生する。図６に折り返し演算回路３4 のブロック構
成を示す。折り返し演算回路３4 では、差動入力抵抗ス
トリング１からの電圧−ｖｉ０、＋ｖｉ１、−ｖｉ２、
＋ｖｉ３、−ｖｉ４、＋ｖｉ５、−ｖｉ６、＋ｖｉ７、
−ｖｉ８、＋ｖｉ９を入力し、補間演算で用いる信号
Ｑ、〔外１〕を発生する。図７に折り返し演算回路３5
のブロック構成を示す。折り返し演算回路３5 では、差
動入力抵抗ストリング１からの電圧＋ｖｉ０、−ｖｉ
１、＋ｖｉ２、−ｖｉ３、＋ｖｉ４、−ｖｉ５、＋ｖｉ
６、−ｖｉ７、＋ｖｉ８、−ｖｉ９を入力し、補間演算
で用いる信号Ｉ、〔外２〕を発生する。図８に補間演算
回路５のブロック構成を示す。補間演算回路５では、
Ｑ、〔外１〕、Ｉ、〔外２〕を用いて、差動入力抵抗ス
トリング１により位相がずれた信号を発生させ、さらに
それらを比較器を用いて出力電圧ｖｏ０〜ｖｏｆを発生
させる。図９に入力レンジ検出回路４のブロック構成を
示す。入力レンジ検出回路４では、差動入力抵抗ストリ
ング１からの電圧±ｖｉ０、±ｖｉ８を入力し、入力信
号が信号入力範囲に入っているか否か、すなわちオーバ
ーフローまたはアンダーフローを検出する。オーバーフ
ローまたはアンダーフローが検出されたときには“１”
を検出信号ｏｕｔ−ｒｎｇとして出力する。図１０にエ
ラー補正回路９のブロック構成を示す。エラー補正回路
９では、信号ｑｆ（＝ｇｆ３）、ｉｆ、ｉｉを用いて上
位２ビットの信号ｇ４、ｇ５をエラー補正して出力す
る。図１１に補間エラー補正回路７のブロック構成を示
す。補間エラー補正回路７では、補間演算回路５から出
力された出力電圧ｖｏ０〜ｖｏｆを入力し下位４ビット
の信号ｇ０〜ｇ３をエラー補正して出力する。ここで
は、冗長ビットｑｉを用いた信号ｇ３のエラー補正およ
び検出信号ｏｕｔ−ｒｎｇを用いたオーバーフローまた
はアンダーフローの補正が行われる。
説明する。図２に差動入力抵抗ストリング１のブロック
構成を示す。差動入力抵抗ストリング１では、入力され
るアナログ信号を段階的に抵抗値が異なる複数の抵抗器
を用いて電圧±ｖｉ０〜±ｖｉ９として抽出する。図３
に折り返し演算回路３1 のブロック構成を示す。折り返
し演算回路３1 では、差動入力抵抗ストリング１からの
電圧±ｖｉ０を入力し、ディジタル信号のＭＳＢに相当
する信号ｇｆ５を発生する。図４に折り返し演算回路３
2 のブロック構成を示す。折り返し演算回路３2 では、
差動入力抵抗ストリング１からの電圧±ｖｉ０、±ｖｉ
４を入力し、ディジタル信号のＭＳＢ−１に相当する信
号ｇｆ４を発生する。図５に折り返し演算回路３3 のブ
ロック構成を示す。折り返し演算回路３3 では、差動入
力抵抗ストリング１から電圧±ｖｉ０、±ｖｉ２、±ｖ
ｉ４、±ｖｉ６を入力し、ディジタル信号のＭＳＢ−２
に相当する信号ｇｆ３をここでは、冗長ビットｑｆとし
て発生する。図６に折り返し演算回路３4 のブロック構
成を示す。折り返し演算回路３4 では、差動入力抵抗ス
トリング１からの電圧−ｖｉ０、＋ｖｉ１、−ｖｉ２、
＋ｖｉ３、−ｖｉ４、＋ｖｉ５、−ｖｉ６、＋ｖｉ７、
−ｖｉ８、＋ｖｉ９を入力し、補間演算で用いる信号
Ｑ、〔外１〕を発生する。図７に折り返し演算回路３5
のブロック構成を示す。折り返し演算回路３5 では、差
動入力抵抗ストリング１からの電圧＋ｖｉ０、−ｖｉ
１、＋ｖｉ２、−ｖｉ３、＋ｖｉ４、−ｖｉ５、＋ｖｉ
６、−ｖｉ７、＋ｖｉ８、−ｖｉ９を入力し、補間演算
で用いる信号Ｉ、〔外２〕を発生する。図８に補間演算
回路５のブロック構成を示す。補間演算回路５では、
Ｑ、〔外１〕、Ｉ、〔外２〕を用いて、差動入力抵抗ス
トリング１により位相がずれた信号を発生させ、さらに
それらを比較器を用いて出力電圧ｖｏ０〜ｖｏｆを発生
させる。図９に入力レンジ検出回路４のブロック構成を
示す。入力レンジ検出回路４では、差動入力抵抗ストリ
ング１からの電圧±ｖｉ０、±ｖｉ８を入力し、入力信
号が信号入力範囲に入っているか否か、すなわちオーバ
ーフローまたはアンダーフローを検出する。オーバーフ
ローまたはアンダーフローが検出されたときには“１”
を検出信号ｏｕｔ−ｒｎｇとして出力する。図１０にエ
ラー補正回路９のブロック構成を示す。エラー補正回路
９では、信号ｑｆ（＝ｇｆ３）、ｉｆ、ｉｉを用いて上
位２ビットの信号ｇ４、ｇ５をエラー補正して出力す
る。図１１に補間エラー補正回路７のブロック構成を示
す。補間エラー補正回路７では、補間演算回路５から出
力された出力電圧ｖｏ０〜ｖｏｆを入力し下位４ビット
の信号ｇ０〜ｇ３をエラー補正して出力する。ここで
は、冗長ビットｑｉを用いた信号ｇ３のエラー補正およ
び検出信号ｏｕｔ−ｒｎｇを用いたオーバーフローまた
はアンダーフローの補正が行われる。
【００１８】
【外１】
【００１９】
【外２】 次に、本発明実施例の動作を図１２を参照して説明す
る。図１２は各部の波形の状態を示す図である。折り返
し演算回路３1 、３2 は、それぞれ上位２ビットの信号
ｇ５、ｇ４を発生する。折り返し演算回路３3 は、冗長
ビットの信号ｑｆ（＝ｇ３）を発生する。さらに折り返
し演算回路３4 および３5 は、π／２位相がずれた波を
発生する。それらは、 Ｑ＝ｃｏｓ［〔２πＶin／（８ＲＩb ）〕＋（５／４）π］ Ｉ＝ｃｏｓ［（２πＶin／（８ＲＩb ）〕＋（３／４）π］ となる。図８の補間演算回路５は、このＱ、Ｉから位相
がπ／８度ずれたことにより、上位３ビットに相当する
信号ｇ３〜ｇ５のグレーコードを発生する。図１１に示
す補間エラー補正回路７は、補間演算回路５で発生され
た信号から下位の３ビットに相当する信号ｇ０〜ｇ２の
グレーコードを発生する。このようにして、図１２に示
すように、各波形が生成される。図１３は入力信号Ｖin
に対して発生されるディジタル信号グレーコードｇ０〜
ｇ５の信号波形である。
る。図１２は各部の波形の状態を示す図である。折り返
し演算回路３1 、３2 は、それぞれ上位２ビットの信号
ｇ５、ｇ４を発生する。折り返し演算回路３3 は、冗長
ビットの信号ｑｆ（＝ｇ３）を発生する。さらに折り返
し演算回路３4 および３5 は、π／２位相がずれた波を
発生する。それらは、 Ｑ＝ｃｏｓ［〔２πＶin／（８ＲＩb ）〕＋（５／４）π］ Ｉ＝ｃｏｓ［（２πＶin／（８ＲＩb ）〕＋（３／４）π］ となる。図８の補間演算回路５は、このＱ、Ｉから位相
がπ／８度ずれたことにより、上位３ビットに相当する
信号ｇ３〜ｇ５のグレーコードを発生する。図１１に示
す補間エラー補正回路７は、補間演算回路５で発生され
た信号から下位の３ビットに相当する信号ｇ０〜ｇ２の
グレーコードを発生する。このようにして、図１２に示
すように、各波形が生成される。図１３は入力信号Ｖin
に対して発生されるディジタル信号グレーコードｇ０〜
ｇ５の信号波形である。
【００２０】ここで、入力信号Ｖin（ｔ）は折り返し演
算回路３4 、３5 から補間演算回路５への信号遅延δｔ
が存在する。すなわち、折り返し演算回路３1 、３2 が
Ｖin（ｎＴ）をアナログ・ディジタル変換して上位２ビ
ットを得るとすると、補間演算回路５はＶin（ｎＴ＋δ
ｔ）をアナログ・ディジタル変換して下位３ビットを得
る。このため、結果をエラー補正する必要がある。
算回路３4 、３5 から補間演算回路５への信号遅延δｔ
が存在する。すなわち、折り返し演算回路３1 、３2 が
Ｖin（ｎＴ）をアナログ・ディジタル変換して上位２ビ
ットを得るとすると、補間演算回路５はＶin（ｎＴ＋δ
ｔ）をアナログ・ディジタル変換して下位３ビットを得
る。このため、結果をエラー補正する必要がある。
【００２１】本発明実施例におけるエラー補正アルゴリ
ズムを図１４ないし図１７を参照して説明する。図１４
ないし図１７は冗長ビットの発生パターンを示すテーブ
ルである。図１４では、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝−３ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図１５は、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝２ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図１６は、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝−９ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。図１７は、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝１０ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。
ズムを図１４ないし図１７を参照して説明する。図１４
ないし図１７は冗長ビットの発生パターンを示すテーブ
ルである。図１４では、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝−３ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図１５は、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝２ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延については従来か
らもエラー補正は可能である。図１６は、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝−９ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。図１７は、 Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）＝１０ＬＳＢｓ のときのＶin（ｎＴ＋δｔ），Ｖin（ｎＴ）のグレーコ
ードパターンを示す。この程度の遅延になると従来はエ
ラー補正不可能である。
【００２２】本発明実施例では、図１４〜図１７から ｜Ｖin（ｎＴ＋δｔ）−Ｖin（ｎＴ）｜≦８ＬＳＢｓ となる範囲で、信号ｇｆ、ｉｆ、ｑｉ、ｉｉに基づいて
折り返し演算回路３1 〜３3 で発生された信号ｇｆ５、
ｇｆ４、ｇｆ３（＝ｑｆ）に対してエラー補正を行うこ
とができる。本発明実施例では、信号ｇｆ、ｉｆ、ｑ
ｉ、ｉｉの発生パターンが、ｃａｓｅ１、２、３、４の
とき、ク゛レーコート゛ （ｇ５、ｇ４、ｇ３）＝ク゛レーコート゛（ｇｆ５、ｇ
ｆ４、ｇｆ３）＋１ とし、ｃａｓｅ５、６、７、８のときク゛レーコート゛ （ｇ５、ｇ４、ｇ３）＝ク゛レーコート゛（ｇｆ５、ｇ
ｆ４、ｇｆ３）−１ とすることにより、エラー補正を行うことができる。こ
のとき、グレーコードの性質に注目すると、ｃａｓｅ
１、２、３、７、のときは、 ｇ５＝ｇｆ５、ｇ４＝ｇｆ４、ｇ３＝ｑｉ とし、ｃａｓｅ２、６のときは、
折り返し演算回路３1 〜３3 で発生された信号ｇｆ５、
ｇｆ４、ｇｆ３（＝ｑｆ）に対してエラー補正を行うこ
とができる。本発明実施例では、信号ｇｆ、ｉｆ、ｑ
ｉ、ｉｉの発生パターンが、ｃａｓｅ１、２、３、４の
とき、ク゛レーコート゛ （ｇ５、ｇ４、ｇ３）＝ク゛レーコート゛（ｇｆ５、ｇ
ｆ４、ｇｆ３）＋１ とし、ｃａｓｅ５、６、７、８のときク゛レーコート゛ （ｇ５、ｇ４、ｇ３）＝ク゛レーコート゛（ｇｆ５、ｇ
ｆ４、ｇｆ３）−１ とすることにより、エラー補正を行うことができる。こ
のとき、グレーコードの性質に注目すると、ｃａｓｅ
１、２、３、７、のときは、 ｇ５＝ｇｆ５、ｇ４＝ｇｆ４、ｇ３＝ｑｉ とし、ｃａｓｅ２、６のときは、
【００２３】
【数１】 とし、ｃａｓｅ４、８のときは、
【００２４】
【数２】 とすればよい。これを実現した回路が図１０に示すエラ
ー補正回路９である。
ー補正回路９である。
【００２５】また、入力が入力レンジの範囲を外れる
と、アンダーフローを起こしたときには、最小値を出力
し、オーバーフローを起こしたときには、最大値を出力
する必要がある。折り返し演算回路３1 、３2 で発生さ
れる上位２ビットは、自動的に最小値または最大値がセ
ットされるが、補間演算回路５の出力信号は周期的な性
質のため、これらの値に自動的にセットされない。
と、アンダーフローを起こしたときには、最小値を出力
し、オーバーフローを起こしたときには、最大値を出力
する必要がある。折り返し演算回路３1 、３2 で発生さ
れる上位２ビットは、自動的に最小値または最大値がセ
ットされるが、補間演算回路５の出力信号は周期的な性
質のため、これらの値に自動的にセットされない。
【００２６】したがって、オーバーフローまたはアンダ
ーフローを検出し、オーバーフローまたはアンダーフロ
ーが生じたときに図８の補間演算回路５の出力信号を正
しい値に設定する必要がある。６ビットグレーコードで
は最大値は（１，０，０，０，０，０）、最小値は
（０，０，０，０，０，０）であるので下位のビットは
いずれのときも“０”であることに着目すると、オーバ
ーフローまたはアンダーフローが検出されたときは、下
位ビットは“０”に設定すればよいことがわかる。入力
レンジ検出回路４は、オーバーフローまたはアンダーフ
ローを検出すると“１”を出力する。このとき、補間エ
ラー補正回路７は下位の３ビットを“０”に設定する。
ーフローを検出し、オーバーフローまたはアンダーフロ
ーが生じたときに図８の補間演算回路５の出力信号を正
しい値に設定する必要がある。６ビットグレーコードで
は最大値は（１，０，０，０，０，０）、最小値は
（０，０，０，０，０，０）であるので下位のビットは
いずれのときも“０”であることに着目すると、オーバ
ーフローまたはアンダーフローが検出されたときは、下
位ビットは“０”に設定すればよいことがわかる。入力
レンジ検出回路４は、オーバーフローまたはアンダーフ
ローを検出すると“１”を出力する。このとき、補間エ
ラー補正回路７は下位の３ビットを“０”に設定する。
【００２７】
【発明の効果】以上説明したように、本発明によれば、
小型であり簡単な回路構成により折り返し／補間型のア
ナログ・ディジタル変換のエラー補正回路を実現するこ
とができる。超高速なアナログ・ディジタル変換器が小
型化および省電力化できる。
小型であり簡単な回路構成により折り返し／補間型のア
ナログ・ディジタル変換のエラー補正回路を実現するこ
とができる。超高速なアナログ・ディジタル変換器が小
型化および省電力化できる。
【図１】本発明実施例装置のブロック構成図。
【図２】差動入力抵抗ストリングのブロック構成図。
【図３】折り返し演算回路のブロック構成図。
【図４】折り返し演算回路のブロック構成図。
【図５】折り返し演算回路のブロック構成図。
【図６】折り返し演算回路のブロック構成図。
【図７】折り返し演算回路のブロック構成図。
【図８】補間演算回路のブロック構成図。
【図９】入力レンジ検出回路のブロック構成図。
【図１０】エラー補正回路のブロック構成図。
【図１１】補間エラー補正回路のブロック構成図。
【図１２】各部の波形の状態を示す図。
【図１３】入力信号に対して発生されるディジタル信号
グレーコードの信号波形。
グレーコードの信号波形。
【図１４】冗長ビットの発生パターンを示すテーブル。
【図１５】冗長ビットの発生パターンを示すテーブル。
【図１６】冗長ビットの発生パターンを示すテーブル。
【図１７】冗長ビットの発生パターンを示すテーブル。
【図１８】従来例の折り返し／補間型アナログ・ディジ
タル変換器のチップ構成例を示す図。
タル変換器のチップ構成例を示す図。
１ 差動入力抵抗ストリング ３1 〜３5 折り返し演算回路 ４ 入力レンジ検出回路 ５ 補間演算回路 ７ 補間エラー補正回路 ９ エラー補正回路
Claims (3)
- 【請求項１】 アナログ信号を入力し上位ｍビットのデ
ィジタル信号を出力する折り返し演算手段（３）と、前
記アナログ信号を入力し下位ｎビットのディジタル信号
を出力する補間演算手段（５）とを備え、グレーコード
化されたｍ＋ｎビットのディジタル信号を出力するアナ
ログ・ディジタル変換器において、 前記折り返し演算手段（３）および前記補間演算手段
（５）は、前記ｍビットのさらに上位側および前記ｎビ
ットのさらに下位側にそれぞれ冗長ビット（ｉｆ，ｑ
ｆ；上位側、ｉｉ，ｑｉ；下位側）を発生させる手段を
含み、 この冗長ビット（ｉｆ，ｑｆ，ｉｉ，ｑｉ）の組合せパ
ターンにしたがって前記折り返し演算と前記補間演算と
の処理時間差に起因する誤差を補正する手段（７，９）
を備えたことを特徴とするアナログ・ディジタル変換
器。 - 【請求項２】 前記補正する手段（７，９）は、前記折
り返し演算手段（３）および前記補間演算手段（５）で
それぞれ発生した前記冗長ビット（ｉｆ，ｑｆ；上位
側、ｉｉ，ｑｉ；下位側）が等しいときには０を加算
し、等しくないときにはその冗長ビットの組合せパター
ンについてあらかじめ設定された論理にしたがって＋１
または−１を上位ｍビットに加算する手段を含む請求項
１記載のアナログ・ディジタル変換器。 - 【請求項３】 アナログ信号入力があらかじめ定められ
た入力範囲の最大値を越えたときあるいは最小値に達し
ないときには検出信号を出力する手段（４）を備え、前
記補正する手段（７，９）は、前記検出信号にしたがっ
てディジタル信号出力の下位ｎビットを全て“０”に設
定する手段を含む請求項１または２記載のアナログ・デ
ィジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29010394A JP3295564B2 (ja) | 1994-11-24 | 1994-11-24 | アナログ・ディジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29010394A JP3295564B2 (ja) | 1994-11-24 | 1994-11-24 | アナログ・ディジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08149006A true JPH08149006A (ja) | 1996-06-07 |
| JP3295564B2 JP3295564B2 (ja) | 2002-06-24 |
Family
ID=17751840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29010394A Expired - Fee Related JP3295564B2 (ja) | 1994-11-24 | 1994-11-24 | アナログ・ディジタル変換器 |
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| JP (1) | JP3295564B2 (ja) |
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| WO2020084286A1 (en) * | 2018-10-26 | 2020-04-30 | Cirrus Logic International Semiconductor Limited | Force sensing system and method |
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| US10828672B2 (en) | 2019-03-29 | 2020-11-10 | Cirrus Logic, Inc. | Driver circuitry |
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-
1994
- 1994-11-24 JP JP29010394A patent/JP3295564B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP3295564B2 (ja) | 2002-06-24 |
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