KR100405992B1 - 전류구동 폴딩·인터폴레이팅 아날로그/디지털 변환기 - Google Patents

전류구동 폴딩·인터폴레이팅 아날로그/디지털 변환기 Download PDF

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Abstract

전류구동 폴딩·인터폴레이팅 아날로그/디지털 변환기가 개시된다.
본 발명에 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기는, 폴딩증폭단의 아날로그 입력과 비교하기 위한 기준전압을 발생하는 기준전압 발생부; 아날로그 신호를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩신호로 전처리 하여 양과 음의 파형을 쌍으로 출력하는 복수개의 산술폴딩블록을 갖는 산술폴딩부; 상기 산술폴딩부의 임의의 두 인접 산술폴딩블록에서 발생한 폴딩 신호로부터 추가 등간격의 교차점을 갖는 폴딩신호들을 출력시키는 전류구동 인터폴레이팅회로; 상기 인터폴레이팅회로에서 얻어진 복수의 완전차동 폴딩전류신호를 복수개의 순환코드로 변환시키는 전류 비교기부; 및 상기 전류비교부로부터의 복수개의 순환코드를 입력받아 이를 부호화된 디지털 신호로 변환하여 출력하는 디지털 인코더부;를 포함하는 것을 특징으로 하는 전류구동 폴딩·인터폴레이팅 에이디 변환기를 포함한다.
이와 같은 본 발명에 의하면, 고속처리능력, 낮은 소모전력 및 작은 칩면적의 장점이 있어 고부가가치를 창출할 수 있을 것으로 기대된다.

Description

전류구동 폴딩·인터폴레이팅 아날로그/디지털 변환기{THE CURRENT-MODE FOLDING AND INTERPOLATING A/D CONVERTER}
본 발명은 A/D(analog-to-digital) 변환기에 관한 것으로, 더 상세하게는 작은 면적과 저전력 소모를 가지면서 영상신호처리에 응용할 수 있는 2단 산술 폴딩증폭블록 및 전류구동 인터폴레이팅회로를 사용하는 전류구동 폴딩·인터폴레이팅 A/D 변환기에 관한 것이다.
최근 컴퓨터 및 통신장비 등의 분야에서, 데이터 변환기의 수요가 매우 증대되고 있다. 특히 멀티미디어 시대를 맞이하여 영상신호처리 분야에서 고속의 데이터 변환기를 요구하고 있고, 관련된 응용분야를 살펴보면 HDTV, 스캐너, CCD 카메라, 캠코더, DSP관련 영상신호처리 시스템, 원격의료 진료시스템 등 매우 다양하다. 또한 전자제품 및 통신 장비 등의 소형화 및 경량화 및 휴대형 추세에 따라 복잡한 시스템을 한 개의 칩에 집적화하는 추세가 뚜렷하다. 따라서, 시스템 집적화를 이루기 위해서는 혼합신호 시스템 설계에 필수적인 아식(ASIC)설계 기술이 요구된다.
종래의 고성능 영상신호처리용 시스템에서 주로 사용되는 A/D 변환기는 크게 1단(one-step)방식과 다단(multi-step)방식으로 분류할 수 있다. 풀 플래쉬(Full Flash) 구조, 폴딩(Folding) 구조 및 인터플레이팅 구조는 1단방식에 속하며, 2단 플래쉬(2-step Flash) 구조, 파이프라인(Pipeline) 구조 및 축차 비교(Successive Approximation) 구조는 다단방식에 속한다. 이와 같은 변환기들은 전압구동 방식으로 설계되어 있는 바, 칩면적을 크게 차지하고, 고전력 소모를 요구하여 휴대용 시스템 집적화에 적용시키기 어려운 문제점을 가지고 있다.
한편, 상기 전압구동 방식과 다른 전류구동 알고리즘 방식은 작은 칩면적을차지하고 저전력소모의 특징을 가지나, 1Msample/s 이하의 낮은 변환속도를 가지기 때문에 음성, 데이터, 영상신호를 동시에 처리 할 수 있는 멀티미디어 정보 및 신호처리가 가능한 차세대 휴대용 이동통신 시스템에 적용하기가 어렵다. 따라서, 사용자가 멀티미디어의 정보를 단말기에서 받고자 하는 욕구가 생겼지만, 기존의 단말기가 제공하는 데이터의 전송속도는 초당 수천 비트 정도에 불과하기 때문에 빠른 전송속도를 요구하는 멀티미디어 서비스를 제공할 수 없는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 창출한 것으로서, 칩면적이 작고, 소모전력이 적으며, 신호처리 속도가 빠른 전류구동 폴딩·인터폴레이팅 A/D 변환기를 제공함에 있다.
도 1은 본 발명에서 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기의 개략적인 시스템 구성도.
도 2는 도 1에 도시된 A/D 변환기의 산술폴딩부의 내부회로 구성도.
도 3은 도 2에 도시된 회로도에서의 폴딩증폭기의 내부회로 구성도.
도 4는 도 1에 도시된 회로도에서의 폴딩증폭기의 내부회로 구성도.
도 5는 도 2에 도시된 회로도에서의 산술전류미러의 내부회로 구성도.
도 6은 도 1에 도시된 A/D 변환기의 전류구동 인터폴레이팅회로도.
* 도면의 주요 부분에 대한 부호의 설명*
10 : 기준 전압 발생부 20 : 산술폴딩부
30 : 인터폴레이팅회로 40 : 전류 비교기부
50 : 디지털 인코더
상기의 목적을 달성하기 위하여 본 발명에 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기는 폴딩증폭단의 아날로그 입력과 비교하기 위한 기준전압을 발생하는 기준 전압 발생부; 아날로그 신호를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩신호로 전처리 하여 양과 음의 파형을 쌍으로 출력하는 복수개의 산술폴딩블록을 갖는 산술폴딩부; 상기 산술폴딩부의 임의의 두 인접 산술폴딩블록에서 발생한 폴딩 신호로부터 추가 등간격의 교차점을 갖는 폴딩신호들을 출력시키는 전류구동 인터폴레이팅회로; 상기 인터폴레이팅회로에서 얻어진 복수의 완전차동 폴딩전류신호를 복수개의 순환코드로 변환시키는 전류 비교기부; 및 상기 전류비교부로부터의 복수개의 순환코드를 입력받아 이를 부호화된 디지털 신호로 변환하여 출력하는 디지털 인코더부;를 포함하는 점에 그 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명에 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기의 개략적인 시스템 구성도이다.
도 1을 참조하면, 본 발명에 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기는 기준전압 발생부(10), 산술폴딩부(20), 전류구동 인터폴레이팅회로(30), 전류비교기부(40), 디지털인코더(50)를 포함하여 구성된다.
상기 기준전압 발생부(10)는 후술되는 폴딩증폭단의 아날로그 입력과 비교하기 위한 기준전압을 발생한다.
상기 산술폴딩부(20)는 아날로그 신호를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩신호를 전처리하여 양과 음의 파형을 쌍으로 출력하는 복수(예컨대, 9개)의 산술폴딩블록(AFB1~AFB9)으로 구성된다. 여기서, 이와같은 산술폴딩부(20)는 도2에 도시된 바와 같이, 복수(예컨대, 8개)의 폴딩증폭기(21,22,23,24)와 산술 전류미러(25)의 구성으로 등가화 될 수 있다.
도 2를 참조하면, 상기 산술폴딩부(20)는 폴딩율이 2인 상기 2단 폴딩증폭기(21,22,23,24) 8개로 구성되고, 상기 폴딩증폭기(21,22,23,24)의 출력 폴딩파형은 산술전류미러부(25)로 입력된다.
상기 폴딩증폭기(21,22,23,24)에서는 양의 폴딩파형과 음의 폴딩파형 즉 차동의 서로 반대 부호의 폴딩파형이 발생한다. 첫 단의 상기 폴딩증폭기(21) FA1의 양의 폴딩 파형 IOUT1과, 둘째 단의 폴딩증폭기(22) FA2의 음의 폴딩 파형 IOUT2을 산술하게 되면, 기준 폴딩신호보다 폴딩율이 2배의 폴딩신호가 발생하게 된다. 여기서, 상기 폴딩증폭기 FA1(21)과 FA2(22)의 등간격 교차점은 폴딩율이 16을 발생시키는데 만족하도록 설계하여야 한다.
도 4는 상기 산술폴딩부의 폴딩신호 처리 방법을 보여주는 도면이다.
도 4를 참조하면, 그래프는 2단 폴딩증폭기로부터 발생한 폴딩율 2를 가진 기준 폴딩신호로부터 8배의 폴딩율 16을 갖는 폴딩신호를 발생시키기 위해, 산술적 기능에 의한 폴딩신호처리 방법을 보여준다. If,i(FR=16)는 기준 등간격 교차점이 다른 각각의 8개의 2단 폴딩증폭기로부터 발생된 기준 폴딩신호를 사용하여 다음과 같은 수학식 1로 표현할 수 있다.
한편, 도 5는 상기 산술 전류미러부의 내부 회로 구성도이다.
도 5를 참조하면, 산술전류미러부(25)는 양 사이드로 와이드 스윙 전류미러블록(26,27)을 구비하며, 각 전류미러 블록(26,27)은 상기 도 3의 제1 및 제2 PMOS 트랜지스터(PM1,PM2)의 게이트로 각각 연결된다. 그리고 이 산술전류미러부(25)의 출력전류(28)는 후술되는 도 6의 인터폴레이팅 회로(30)의 입력(IIN)으로 제공된다. 이와 같은 산술전류미러부(25)는 폴딩신호의 스윙을 향상시키고 이 신호들이 선형영역에서 위치하도록 하여, 3.3V의 전원(VDD)공급에서도 디지털 코드 출력전압의 출력범위를 높이는 역할을 한다. 한편, 상기 각 폴딩증폭기(21,22,23,24)는 도 3에 도시된 바와 같은 회로구성을 갖는다.
도 3을 참조하면, 상기 폴딩증폭기(21,22,23,24)는 소스는 전원전압과 연결되고, 게이트는 와이드 스윙 전류미러 블록(2,3)과 연결되며, 상기 게이트와 상호 연결된 드레인은 출력 폴딩전류단으로 연결되는 제1 및 제2 PMOS 트랜지스터(PM1,PM2)와; 드레인이 상기 제2 PMOS 트랜지스터(PM2)의 드레인과 연결되고, 게이트로 입력전압(VIN)이 연결되며, 소스는 상호 공통으로 바이어스전류(ISS)를 입력받는 상호 병렬접속된 제1 및 제2 NMOS 트랜지스터(NM1,NM2)와; 드레인은 제1 및 제2 NMOS 트랜지스터(NM1,NM2)와 직렬로 연결되고, 게이트는 입력전압(VIN)과 연결되며, 소스는 바이어스전류(ISS)와 연결되는 제3 및 제 4 NMOS 트랜지스터(NM3,NM4)와; 드레인은 제1 PMOS 트랜지스터(PM1)의 드레인과 연결되고, 게이트는 기준전압(Vref,i+1)과 연결되며, 소스는 제2 NMOS 트랜지스터(NM1)의 소스와 상호 연결되는 제5 NMOS 트랜지스터(NM5)와; 드레인은 제2 PMOS 트랜지스터(PM2)의 드레인과 연결되고, 게이트는 기준전압(Vref,i+1,Vref,i)과 각각 연결되며, 소스는 바이어스전류(ISS)와 직렬연결되는 제6 NMOS 트랜지스트(NM6)와; 게이트는 제6 NMOS 트랜지스터(NM6)의 소스와 연결되고, 게이트는 기준전압(Vref,i)과 연결되며, 소스는바이어스전류(ISS)와 연결되는 제7 NMOS 트랜지스터(NM7)로 구성된다.
이상과 같은 상기 폴딩증폭기(21,22,23,24)에 있어서, 상기 입력전압(VIN)이 증가함에 따라 두 기준전압(Vref,i+1,Vref,i) 사이에서 폴딩파형(IOUT,i,)이 발생하며, 2개의 등간격교차점을 갖는 즉, 폴딩율 2인 차동 폴딩 전류가 발생하여 산술폴딩증폭단(20)의 기준산술신호를 이루게된다. 이와 같이, 폴딩증폭기(21,22,23,24)는 폴딩율이 2인 차동 폴딩전류(IOUT,i,)를 발생기키므로, 종래 폴딩블록에서 병렬로 2개의 기존 폴딩증폭기를 대체할 수 있으며, 바이어스전류(ISS)의 수를 1/2로 줄일 수 있다. 완전 차동 폴딩전류(IOUT,i,)를 발생시키기 위해서는 한 폴딩증폭기에서 인접 두 기준전압(Vref,i+1,Vref,i)의 차가 아래의 수학식 2를 만족하도록 설계하여야 한다.
상기 수학식2에서 Iss는 바이어스 전류를, βn은 K'(Wn/Ln)에 해당하는 NMOS 트랜지스터의 이득 변수를 표시한다. 전자의 이동도가 정공(hole)의 이동도보다 크기 때문에 즉, βn이 βp보다 크므로 저전압 동작을 위해 폴딩블록의 입력 트랜지스터를 NMOS 트랜지스터로 사용한다.
상기 전류구동 인터폴레이팅회로(30)는 상기 산술폴딩부(20)의 임의의 두 인접 산술폴딩블록에서 발생한 폴딩 신호로부터 추가 등간격의 교차점을 갖는 폴딩신호들을 출력한다. 도 6은 이와 같은 전류구동 인터폴레이팅회로(30)의 구성을 보여주는 도면이다.
도 6을 참조하면, 인터폴레이팅회로(30)는 회로의 양 사이드에 와이드 스윙 전류구동블록(31,32)이 마련되고, 전체적으로는 상기 산술폴딩부(20)로부터 제공된 폴딩전류(28)를 입력전류(IIN)로 하여 추가의 폴딩전류를 인터폴레이팅하여 분해능을 증가시키게 된다. 또한 전체적으로 출력저항을 증가시키기 위하여 트랜지스터를 직렬로 연결한 캐스코드 전류미러가 채용된다. 여기서, 상기 와이드 스윙 전류 구동을 채용한 것은 공급전원에 근접되도록 전압을 작게 유지하여 전류 비교기부(40)의 구동을 수월하게 하기 위해서이다.
상기 수학식 2에 의한 제1 폴딩전류 If,1과 제2 폴딩전류 If,2에서 인터폴레이션으로 얻어진 폴딩전류 Iint(1/2)i는 다음과 같은 수학식 3으로 표현될 수 있다.
i=0,1,2,···,IR IR=2,4,8···
본 발명에 있어서, 상기 인터폴레이팅회로(30)의 인터폴레이팅율은 8이므로, IR=8이다. 수학식 3에서 i=0과 i=IR에 해당하는 폴딩전류는 원래의 폴딩전류를 의미하며, i=1부터 i=IR-1까지에 해당하는 폴딩전류는 인터폴레이팅으로 얻어진 폴딩전류를 나타낸다. 같은 방법으로 추가의 차동 폴딩전류를 발생시킨다. 이와 같은전류구동 인터폴레이팅 방식은 저항성 인터폴레이팅 방식과 용량성 인터폴레이팅 방식보다 고속 및 선형성 특성이 우수하며, 다음단의 비교기 블록(40)을 고분해능 및 작은 옵셋의 특징을 가지는 전류비교기로 구현할 수 있는 장점을 가진다.
상기 전류비교기(40)는 상기 인터폴레이팅회로(30)에서 얻어진 복수의 완전차동 폴딩전류신호를 복수개의 순환코드로 변환시킨다.
상기 디지털 인코더(50)는 상기 전류 비교기(40)로부터의 복수개의 순환코드를 입력받아 이를 부호화된 디지털 신호로 변환하여 출력한다.
그러면, 이상과 같은 본 발명의 전류구동 폴딩 인터폴레이팅 A/D 변환기의 전체적인 동작에 대해 간략히 설명해 보기로 한다.
상기 기준전압 발생부(10)에서 선형적으로 증가하는 아날로그 입력전압신호(Vin)를 상기 제2 블록(20)의 9개의 오프셋 병렬 산술폴딩블록에서 폴딩율이 16인 전체 9쌍의 완전차동 폴딩전류신호로 전처리하고, 상기 폴딩전류신호를 입력으로 한 제3 블록(30)에서 인터폴레이팅율이 8인 전류구동 인터폴레이팅회로를 사용하여 전체 64쌍의 완전차동 폴딩전류신호를 생성하며, 제4 블록(40)에서 전류 비교기부를 통하여 64개의 순환코드로 변환하고, 상기 변환된 64개의 순환코드는 제5 블록(50)의 인코더에 인가되어 출력인가신호에 의해 동기화되어 전체 10비트(10-LSBs)로 인코딩되어 출력된다.
이상의 설명에서와 같은 본 발명에 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기를 0.6μm N-well double-poly Three-metal CMOS 공정의 모델변수를 가지고 HSPICE 모의 실험을 한 결과, +3.3V 단일 공급전압원을 이용하였을 때 40Msample/s이상의 변환속도를 가지면서도 125mW이하로 전력소모가 작게 나타남을 알 수 있었다. 또한 패드부분을 제외한 코아부분은 3㎟이하의 작은 칩면적을 가지며, DNL, INL이 각각 0.5LSB 이하, 1LSB이하의 값을 나타내는 특성을 얻었다.
상술한 바와 같이, 본 발명에 따른 A/D 변환기는 고속(40M Samples/s), 저전력(125mW) 및 작은 칩 면적(2.8mm×2.5mm)을 이룸을 장점으로 하여, 휴대용 영상신호처리 시스템과 무선통신용 수신시스템에 집적화할 수 있을 것으로 기대된다.
또한, 본 발명의 일실시예는 1단 방식의 변환구조를 가지므로 다단으로 확장할 경우 12비트 이상의 고분해능을 얻는데 유용하게 응용 변경될 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 전류구동 폴딩·인터폴레이팅 A/D 변환기는, 고속처리능력, 낮은 소모전력 및 작은 칩면적이 장점이 있으므로, 반도체 아식설계 제조분야에 본 발명이 채용될 경우 큰 효과를 기대할 수 있고, 특히, 영상신호처리 시스템의 집적화에 기여함으로써 시스템의 소형화 저전력화, 경량화에 따른 고부가가치를 창출할 수 있을 것으로 기대된다.

Claims (4)

  1. 삭제
  2. 기준전압 발생부와, 아날로그 신호를 입력받아 양과 음의 파형을 쌍으로 출력하는 복수개의 산술폴딩블록을 갖는 산술폴딩부와, 상기 산술폴딩블록에서 발생한 폴딩 신호로부터 폴딩신호들을 출력시키는 전류구동 인터폴레이팅회로와, 상기 인터폴레이팅회로에서 얻어진 복수의 완전차동 폴딩전류신호를 복수개의 순환코드로 변환시키는 전류 비교기부와, 상기 복수개의 순환코드를 입력받아 부호화된 디지털 신호로 변환하여 출력하는 디지털 인코더부를 가지는 전류구동 폴딩·인터폴레이팅 에이디 변환기에 있어서,
    상기 산술폴딩부는 복수의 폴딩 증폭기로 구성되며,
    상기 폴딩증폭기(21,22,23,24)는 소스는 전원전압과 연결되고, 게이트는 와이드 스윙 전류미러 블록(2,3)과 연결되며, 상기 게이트와 상호 연결된 드레인은 출력 폴딩전류단으로 연결되는 제1 및 제2 PMOS 트랜지스터(PM1,PM2)와,
    드레인이 상기 제2 PMOS 트랜지스터(PM2)의 드레인과 연결되고, 게이트로 입력전압(VIN)이 연결되며, 소스는 상호 공통으로 바이어스전류(ISS)를 입력받는 상호 병렬접속된 제1 및 제2 NMOS 트랜지스터(NM1,NM2)와,
    드레인은 제1 및 제2 NMOS 트랜지스터(NM1,NM2)와 직렬로 연결되고, 게이트는 입력전압(VIN)과 연결되며, 소스는 바이어스전류(ISS)와 연결되는 제3 및 제 4 NMOS 트랜지스터(NM3,NM4)와,
    드레인은 제1 PMOS 트랜지스터(PM1)의 드레인과 연결되고, 게이트는 기준전압(Vref,i+1)과 연결되며, 소스는 제2 NMOS 트랜지스터(NM2)의 소스와 상호 연결되는 제5 NMOS 트랜지스터(NM5)와,
    드레인은 제2 PMOS 트랜지스터(PM2)의 드레인과 연결되고, 게이트는 기준전압(Vref,i+1,Vref,i)과 각각 연결되며, 소스는 바이어스전류(ISS)와 직렬연결되는 제6 NMOS 트랜지스트(NM6)와,
    게이트는 제6 NMOS 트랜지스터(NM6)의 소스와 연결되고, 게이트는 기준전압(Vref,i)과 연결되며, 소스는 바이어스전류(ISS)와 연결되는 제7 NMOS 트랜지스터(NM7)로 구성되는 것을 특징으로 하는 전류구동 폴딩·인터폴레이팅 A/D 변환기.
  3. 제 2항에 있어서, 상기 전류구동 인터폴레이팅회로는 와이드 스윙 캐스코드 전류미러를 포함하는 것을 특징으로 하는 전류구동 폴딩·인터폴레이팅 A/D 변환기.
  4. 제 2항에 있어서, 상기 전류구동 폴딩·인터폴레이팅 A/D 변환기의 구성으로, 10비트의 분해능을 얻기 위해 폴딩율(FR)은 16과, 옵셋 병렬 폴딩블록수(NFB)는 9 및 인터폴레이팅율(IR) 8로 상기 폴딩블록과 인터폴레이팅블록이 구성됨을 특징으로 하는 전류구동 폴딩·인터폴레이팅 A/D 변환기.
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