KR20000027231A - 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기 - Google Patents
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Abstract
본 발명은 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기에 관한 것으로, 상기 종래의 아날로그-디지털 변환기에 있어서는 폴딩부, 인터폴레이션부 및 비교부가 전압모드로 신호를 처리하기 때문에 폴딩부와 인터폴레이션부 사이에는 버퍼회로가 추가 되어야 하며 저항 어레이로 구성된 인터폴레이션부는 다음단 비교부의 입력 커패시턴스와 결합되어 RC시정수에 의한 발진을 하여 속도에 제한을 받게되며 저항들 사이의 부정합으로 선형성 오차를 증가시키고, 비교부는 정적 바이어스 전류를 공급해야 하므로 전체 시스템의 전력소모를 증가시키게 되는 문제점이 있었다. 따라서, 본 발명은 종래의 표준 디지털 씨모스 공정의 변화없이 전류모드로 신호를 처리함으로써, 고속의 처리속도와 저전력 소모 및 칩면적을 줄일 수 있는 효과가 있다.
Description
본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 종래의 표준 디지털 씨모스 공정의 변화없이 트랜지스터와 저항만을 사용하여 전류모드로 신호를 처리하는 폴딩 인터폴레이션 구조의 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기에 관한 것이다.
일반적으로, 영상신호 처리용 아날로그-디지털 변환기의 종류는 플래쉬 아날로그-디지털 변환기, 파이프라인 아날로그-디지털 변환기, 폴딩 인터폴레이션 아날로그-디지털 변환기 등이 있다.
최근들어 휴대용 영상신호 처리 시스템의 응용 분야가 확대됨에 따라 아날로그-디지털 변환기에서 고속의 변환속도와 함께 밧데리를 오래 사용하기 위해 전력소모 감소의 필요성이 증대되고 있으며, 특히 폴딩 인터폴레이션 구조의 아날로그-디지털 변환기가 고속 및 저전력 동작에 가장 적합한 구조로 연구되어 오고 있다.
여기서, 폴딩 인터폴레이션 아날로그-디지털 변환기는 비교기의 수를 줄이기 위해 입력된 아날로그 신호를 전처리하기 위한 폴딩기법과 분해능을 증가시키기 위한 인터폴레이션 기법을 결합한 아날로그-디지털 변환기이다.
도1은 종래의 폴딩 인터폴레이션 아날로그-디지털 변환기의 개략적인 구성도로서, 이에 도시된 바와 같이 아날로그 신호(Ain)를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩전압 신호로 전처리 하여 양과 음의 파형을 쌍으로 출력하는 복수의 폴딩부(1~4)와; 상기 폴딩부(1∼4)의 두 인접 폴딩부에서 발생한 폴딩전압 신호로부터 추가의 등간격의 교차점을 갖는 폴딩전압 신호들을 출력시키는 인터폴레이션부(5)와; 상기 인터폴레이션부(5)의 폴딩전압쌍의 출력신호를 기준신호와 비교하여 하위레벨의 신호를 출력하는 비교부(6)와; 상기 아날로그 신호(Ain)를 기준신호와 비교하여 상위비트 신호를 출력하는 상위비트 에이디 변환부(7)와; 상기 비교부(6)에서 출력하는 하위비트 신호와 상기 상위비트 에이디 변환부(7)의 출력신호간의 지연차를 검출하여 두 신호간의 지연차를 제거하여 출력하는 지연시간 오차 보정부(8)와; 상기 비교부(6)의 출력신호를 입력받아 이를 부호화한 디지털 신호(Dout)로 출력하는 디지털 엔코더(9)로 구성된다.
여기서, 상기 폴딩부(1∼4)는 도 2에 도시된 바와 같이 아날로그 신호(Ain)를 게이트에 공통으로 입력받고, 각 소오스가 전류원(I)에 연결되며 드레인이 각각 교번으로 제1,제2 저항(R1),(R2)을 통해 전원전압(VCC)을 입력받는 복수의 엔모스 트랜지스터(NM1∼NM9)와; 게이트에 각각 기준전압(Vref1∼Vref9)을 입력받고, 그 소오스는 전류원(I)에 연결되며 드레인이 각각 교번으로 상기 복수의 엔모스 트랜지스터(NM1∼NM9)와 반대되게 제2,제1 저항(R2),(R1)을 통해 전원전압(VCC)을 입력받는 복수의 엔모스 트랜지스터(NM11∼NM19)로 구성되었다.
이하 상기와 같이 구성된 종래 아날로그-디지털 변환기의 동작 및 작용을 설명하면 다음과 같다.
먼저, 폴딩부(1~4)에서는 선형적으로 증가하는 아날로그 입력신호를 다중의 교차점을 갖는 정현파 형태의 폴딩전압 신호로 전처리하여 각각 양(Positive)과 음(Negative)의 파형을 한쌍으로 하여 출력한다.
이러한 폴딩기법은 한 개의 비교기로 다중 비교를 할 수 있게 하는 방법으로 비교기의 수를 아날로그 신호가 폴딩된 양만큼 감소시킬 수 있는 효과가 있으며 도2와 같은 폴딩회로 여러개를 병렬로 접속하여 사용한다.
이때 상기 폴딩회로에는 인터폴레이션을 위해서 기준전압 발생부(미도시)에서 발생된 등간격의 오프셋을 갖는 기준전압(Vref1∼Vref9)들과 아날로그 신호(Vin)가 입력되며, 입력된 기준전압(Vref1∼Vref9)에서 영점 교차점을 갖는 폴딩전압 신호를 출력시킨다.
인터폴레이션부(5)는 전형적으로 전압 분압기 형태로 구성되며, 두 인접 폴딩부에서 발생한 폴딩전압 신호로부터 추가의 등간격의 교차점을 갖는 폴딩전압 신호들을 발생시키게 되고, 비교부(6)는 상기 인터폴레이션부(5)에서 출력되는 32쌍의 각 폴딩전압 신호의 영점 교차점들을 감지하여 32개의 디지털 신호로 변환한다.
이에 따라 디지털 엔코더(9)는 비교부(6)에서 만들어낸 디지털 신호를 2진 코드 형식의 신호로 변환하여 출력하고, 상위비트 에이디 변환부(7)에서 발생된 상위비트는 지연시간 오차 보정부(8)에서 상위비트와 하위비트의 지연시간 오차를 보정한 후 폴딩 인터폴레이션으로 발생시킨 하위비트와 함께 최종 디지털 코드로 출력된다.
그러나, 상기 종래의 아날로그-디지털 변환기에 있어서는 폴딩부, 인터폴레이션부 및 비교부가 전압모드로 신호를 처리하기 때문에 폴딩부와 인터폴레이션부 사이에는 버퍼회로가 추가 되어야 하며 저항 어레이로 구성된 인터폴레이션부는 다음단 비교부의 입력 커패시턴스와 결합되어 RC시정수에 의한 발진을 하여 속도에 제한을 받게되며 저항들 사이의 부정합으로 선형성 오차를 증가시키고, 비교부는 정적 바이어스 전류를 공급해야 하므로 전체 시스템의 전력소모를 증가시키게 되는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 종래의 표준 디지털 씨모스 공정의 변화없이 전류모드로 신호를 처리함으로써, 고속의 처리속도와 저전력 소모 및 칩면적을 줄일 수 있는 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기를 제공 하는데 그 목적이 있다.
도 1은 종래의 폴딩 인터폴레이션 아날로그-디지털 변환기의 개략적인 구성도.
도 2는 상기 도 1에서 폴딩부의 상세 회로도.
도 3은 본 발명 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기의 구성도.
도 4는 상기 도 3에서 폴딩부의 상세 회로도.
***도면의 주요 부분에 대한 부호의 설명***
100 : 전류비교부 PM1,PM2 : 피모스 트랜지스터
NM1∼NM19 : 엔모스 트랜지스터
이와 같은 목적을 달성하기 위한 본 발명은, 아날로그 신호(Ain)를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩 신호로 전처리 하여 양과 음의 파형을 쌍으로 출력하는 복수의 폴딩부와; 상기 폴딩부의 두 인접 폴딩부에서 발생한 폴딩 신호로부터 추가의 등간격의 교차점을 갖는 폴딩 신호들을 출력시키는 인터폴레이션부와; 상기 인터폴레이션부의 쌍의 폴딩신호를 기준신호와 비교하여 하위레벨의 신호를 출력하는 비교부와; 상기 아날로그 신호(Ain)를 기준신호와 비교하여 상위비트 신호를 출력하는 상위비트 에이디 변환부와; 상기 비교부에서 출력하는 하위비트 신호와 상기 상위비트 에이디 변환부의 출력신호간의 지연차를 검출하여 두 신호간의 시간차를 제거하여 출력하는 지연시간 오차 보정부와; 상기 비교부의 출력신호를 입력받아 이를 부호화한 디지털 신호(Dout)를 출력하는 디지털 엔코더로 구성된 아날로그-디지털 변환기에 있어서, 상위비트 에이디 변환부에서 출력되는 상위레벨의 신호를 디지털 신호로 바꾸어 지연시간 오차 보정부에 출력하는 전류비교부를 더 포함하여 구성함으로써 달성되는 것으로, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도3은 본 발명 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기의 구성도로서, 이에 도시한 바와 같이 아날로그 신호(Ain)를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩 신호로 전처리 하여 양과 음의 파형을 쌍으로 출력하는 복수의 폴딩부(1∼4)와; 상기 폴딩부(1∼4)의 두 인접 폴딩부에서 발생한 폴딩 신호로부터 추가의 등간격의 교차점을 갖는 폴딩 신호들을 출력시키는 인터폴레이션부(5)와; 상기 인터폴레이션부(5)의 쌍의 폴딩신호를 기준신호와 비교하여 하위레벨의 신호를 출력하는 비교부(6)와; 상기 아날로그 신호(Ain)를 기준신호와 비교하여 상위비트 신호를 출력하는 상위비트 에이디 변환부(7)와; 상기 비교부(6)에서 출력하는 하위비트 신호와 상기 상위비트 에이디 변환부(7)의 출력신호간의 지연차를 검출하여 두 신호간의 시간차를 제거하여 출력하는 지연시간 오차 보정부(8)와; 상기 비교부(6)의 출력신호를 입력받아 이를 부호화한 디지털 신호(Dout)를 출력하는 디지털 엔코더(9)로 구성된 아날로그-디지털 변환기에 있어서, 상위비트 에이디 변환부(7)에서 출력되는 상위레벨의 신호를 디지털 신호로 바꾸어 지연시간 오차 보정부(8)에 출력하는 전류비교부(100)를 더 포함하여 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 설명한다.
참고로, 폴딩 인터폴레이션 구조의 아날로그-디지털 변환기를 설계하는데는 폴딩레이트, 폴딩부의 수, 인터폴레이션 레이트 등의 세가지 요소의 설계 변수가 있는데 그 중 폴딩레이트는 아날로그 입력신호가 폴딩되어 영점교차점을 갖는 수를 나타내고, 인터폴레이션 레이트는 인접한 두 개의 폴딩부로부터 추가로 발생되는 폴딩신호의 비율을 나타낸다.
도3의 실시예에서는 영상신호 처리용으로 일반적인 8비트의 분해능을 얻기 위해 폴딩레이트가 8인 4개의 폴딩부를 병렬로 연결하여 사용하고, 인터폴레이션 레이트가 8인 인터폴레이션부로 구성되어 있다.
도4는 본 발명에 의한 폴딩회로의 상세 회로도로서, 종래 폴딩 회로와의 큰 차이점은 폴딩전류 신호를 다음단의 인터폴레이션부에서 그대로 사용하기 위해 트랜지스터의 능동부하를 사용한 것이다. 즉, 아날로그 신호(Ain)를 게이트에 공통으로 입력받고, 각 소오스가 전류원(I)에 연결되며 드레인이 각각 교번으로 게이트와 드레인이 공통접속된 제1,제2 피모스 트랜지스터(PM1),(PM2)을 통해 전원전압(VCC)을 입력받는 복수의 엔모스 트랜지스터(NM1∼NM9)와; 게이트에 각각 기준전압(Vref1∼Vref9)을 입력받고, 그 소오스는 전류원(I)에 연결되며 드레인이 각각 교번으로 상기 복수의 엔모스 트랜지스터(NM1∼NM9)와 반대되게 제2,제1 피모스 트랜지스터(PM2),(PM1)을 통해 전원전압(VCC)을 입력받는 복수의 엔모스 트랜지스터(NM11∼NM19)로 구성되었다.
이와 같이 종래의 저항부하를 능동부하로 대체함으로써 폴딩전류 신호를 다음단의 인터폴레이션부(5)에 그대로 사용할 수 있게 되고, 서로 교차 연결된 두 출력 마디에서 차동 폴딩전류 신호를 발생시키고, 이 차동 폴딩전류 신호는 인가된 기준전압(Vref1∼Vref9)에서 서로 교차하게 된다.
이와 같은 4개의 폴딩부(1∼4)를 이용하여 등간격의 교차점을 갖는 차동 폴딩전류 신호 4개를 발생 시킨다.
다음, 상기 4개의 폴딩부(1∼4)에서 발생된 폴딩전류 신호들을 인터폴레이션부(5)에 인가함으로써 인접 두 폴딩부의 폴딩전류 신호사이에서 교차점들을 갖는 추가의 폴딩전류 신호를 발생시킨다.
상기에서 언급한 바와 같이 본 실시예의 회로는 폴딩레이트가 8, 폴딩부의 수가 4 그리고 인터폴레이션 레이트가 8이 되도록 설계되어 있으므로 입력된 아날로그 신호(Ain)가 폴딩 및 인터폴레이션 기법으로 8개의 등간격의 교차점을 갖는 총 32쌍의 차동 폴딩전류 신호로 변환된다.
이에 따라 전류비교부(100)는 상기 32쌍의 차동 폴딩전류 신호들을 32개의 순환코드 형식의 디지털 신호로 변환하며, 디지털 엔코더(9)를 통해 6비트의 디지털 신호가 얻어진다.
한편, 상위비트 에이디 변환부(7)는 상위 3비트(MSB', MSB-1', MSB-2')를 전류비교부(100)를 통해 만들어 내며, 이 3비트중 MSB-2'코드는 폴딩 인터폴레이션으로 얻어진 하위 6비트중 최상위 비트와 동일한 코드 패턴을 갖지만, 지연시간 차가 있는 두 코드를 만들어 냄으로써 지연시간 오차 보정부(8)에서 상위비트와 하위비트의 지연시간을 보정하여 코드들을 시간적으로 동기화 시킨다.
이상에서 설명한 바와 같이 본 발명 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기는 종래의 표준 디지털 씨모스 공정의 변화없이 전류모드로 신호를 처리함으로써, 고속의 처리속도와 저전력 소모 및 칩면적을 줄일 수 있는 효과가 있다.
Claims (2)
- 아날로그 신호(Ain)를 입력받아 다중의 교차점을 갖는 정현파 형태의 폴딩 신호로 전처리 하여 양과 음의 파형을 쌍으로 출력하는 복수의 폴딩부와; 상기 폴딩부의 두 인접 폴딩부에서 발생한 폴딩 신호로부터 추가의 등간격의 교차점을 갖는 폴딩 신호들을 출력시키는 인터폴레이션부와; 상기 인터폴레이션부의 쌍의 폴딩신호를 기준신호와 비교하여 하위레벨의 신호를 출력하는 비교부와; 상기 아날로그 신호(Ain)를 기준신호와 비교하여 상위비트 신호를 출력하는 상위비트 에이디 변환부와; 상기 비교부에서 출력하는 하위비트 신호와 상기 상위비트 에이디 변환부의 출력신호간의 지연차를 검출하여 두 신호간의 시간차를 제거하여 출력하는 지연시간 오차 보정부와; 상기 비교부의 출력신호를 입력받아 이를 부호화한 디지털 신호(Dout)를 출력하는 디지털 엔코더로 구성된 아날로그-디지털 변환기에 있어서, 상위비트 에이디 변환부에서 출력되는 상위레벨의 신호를 디지털 신호로 바꾸어 지연시간 오차 보정부에 출력하는 전류비교부를 더 포함하여 구성된 것을 특징으로 하는 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기.
- 제1항에 있어서, 상기 폴딩부는 아날로그 신호(Ain)를 게이트에 공통으로 입력받고, 각 소오스가 전류원(I)에 연결되며 드레인이 각각 교번으로 게이트와 드레인이 공통접속된 제1,제2 피모스 트랜지스터(PM1),(PM2)을 통해 전원전압(VCC)을 입력받는 복수의 엔모스 트랜지스터(NM1∼NM9)와; 게이트에 각각 기준전압(Vref1∼Vref9)을 입력받고, 그 소오스는 전류원(I)에 연결되며 드레인이 각각 교번으로 상기 복수의 엔모스 트랜지스터(NM1∼NM9)와 반대되게 제2,제1 피모스 트랜지스터(PM2),(PM1)을 통해 전원전압(VCC)을 입력받는 복수의 엔모스 트랜지스터(NM11∼NM19)로 구성된 것을 특징으로 하는 고속 저전력 폴딩 인터폴레이션 아날로그-디지털 변환기.
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| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |