CN115529043B - 多位量化器电路、调制器和模数转换器 - Google Patents

多位量化器电路、调制器和模数转换器 Download PDF

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CN115529043B CN202211372904.8A CN202211372904A CN115529043B CN 115529043 B CN115529043 B CN 115529043B CN 202211372904 A CN202211372904 A CN 202211372904A CN 115529043 B CN115529043 B CN 115529043B
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Abstract

本申请涉及一种多位量化器电路、调制器和模数转换器。该多位量化器电路包括：压时转换电路，用于接入模拟电压信号，并将模拟电压信号转换为对应的采样时间信号；恒定延迟电路，用于生成预设电压范围对应的多个基准时间信号；相位检测电路，包括多个检测单元，每一检测单元的第一输入端连接压时转换电路，每一检测单元的第二输入端对应接入一基准时间信号；检测单元用于检测采样时间信号和所接入的基准时间信号是否匹配，并通过输出端输出对应的检测信号；编码电路，与相位检测电路的各检测单元的输出端连接，用于将多个检测信号转换为多位数字信号并输出。量化过程中不需要多位的比较电压，提高多位量化器电路的精度和信噪比。

Description

多位量化器电路、调制器和模数转换器
技术领域
本申请涉及集成电路技术领域，特别是涉及一种多位量化器电路、调制器和模数转换器。
背景技术
模数转换器(Analog-to-digital Converter，ADC)用于将模拟信号转换为数字信号。Sigma-delta模数转换器(Σ-ΔADC)利用过采样、噪声整形以及数字滤波技术，降低对模拟电路的设计要求，实现了其他类型ADC无法达到的高精度、低功耗的效果，在各种模数转换器中脱颖而出。其中，采用多位量化器是提高Σ-ΔADC分辨率和信噪比的技术手段之一。传统的多位量化器电路多采用电压比较的方式，需要在基准电压的基础上通过DAC(Digital to Analog Converter，数模转换器）产生多位的比较电压，然而比较电压受工艺、噪声等影响，精度会降低，从而影响多位量化器的精度。
发明内容
基于此，有必要针对上述技术问题，提供一种高精度的多位量化器电路、调制器和模数转换器。
一种多位量化器电路，包括：
压时转换电路，用于接入模拟电压信号，并将所述模拟电压信号转换为对应的采样时间信号；
恒定延迟电路，用于生成预设电压范围对应的多个基准时间信号；
相位检测电路，包括多个检测单元，每一所述检测单元的第一输入端连接压时转换电路，每一所述检测单元的第二输入端对应接入一所述基准时间信号；所述检测单元用于检测所述采样时间信号和所接入的基准时间信号是否匹配，并通过输出端输出对应的检测信号；
编码电路，与所述相位检测电路的各所述检测单元的输出端连接，用于将多个所述检测信号转换为多位数字信号并输出。
在其中一个实施例中，所述压时转换电路还用于接入时钟信号，并根据所述时钟信号将所述模拟电压信号转换为对应的采样时间信号；所述恒定延迟电路还用于接入所述时钟信号，并根据所述时钟信号生成预设电压范围对应的多个基准时间信号。
在其中一个实施例中，所述恒定延迟电路包括缓冲器和延时电路；所述缓冲器的输入端接入所述时钟信号，所述缓冲器的输出端连接所述延时电路的输入端，所述延时电路的各输出端分别连接对应检测单元的第二输入端；所述延时电路用于根据所述缓冲器输出的时钟信号生成预设电压范围对应的多个基准时间信号。
在其中一个实施例中，所述延时电路包括多个依次连接的延时单元；其中，位于首端的所述延时单元的输入端连接所述缓冲器的输出端，且各所述延时单元的输出端分别连接对应检测单元的第二输入端。
在其中一个实施例中，所述延时单元包括第一晶体管、第二晶体管、第三晶体管、负载电容和开关；所述第一晶体管的控制端和所述第二晶体管的控制端连接作为所述延时单元的输入端；所述第一晶体管的第一端连接电源，所述第一晶体管的第二端、所述第二晶体管的第二端和所述第三晶体管的第二端连接作为所述延时单元的输出端；所述第二晶体管的第一端接地，所述第三晶体管的第一端通过所述负载电容接地，所述第三晶体管的控制端连接所述开关。
在其中一个实施例中，所述压时转换电路包括相连接的转换延迟电路和信号线性调制电路；所述信号线性调制电路用于输出调制信号；所述转换延迟电路接收模拟电压信号和所述调制信号，并根据所述调制信号输出与所述模拟电压信号对应的采样时间信号，且所述采样时间信号与所述模拟电压信号线性相关。
在其中一个实施例中，所述压时转换电路还包括与所述信号线性调制电路连接的功耗控制电路，所述功耗控制电路接入时钟信号，并根据所述时钟信号控制所述信号线性调制电路的静态功耗。
在其中一个实施例中，所述检测单元为相位比较器。
一种调制器，包括：
处理电路，所述处理电路的第一输入端用于接收输入信号，所述处理电路的第二输入端用于接收反馈信号，所述处理电路用于根据所述输入信号和所述反馈信号输出模拟电压信号；
多位量化器电路，所述多位量化器电路连接所述处理电路的输出端，所述多位量化器电路用于将所述模拟电压信号转换为多位数字信号并输出；
数模转换器，所述数模转换器连接所述多位量化器电路，用于接收所述多位量化器电路的输出，并提供反馈信号至所述处理电路；
其中，所述多位量化器电路为如上述的多位量化器电路。
一种模数转换器，包括如上述的调制器。
上述多位量化器电路、调制器和模数转换器，通过恒定延迟电路生成与预设电压范围对应的多个基准时间信号，通过压时转换电路将模拟电压信号转换为对应的采样时间信号；相位检测电路对采样时间信号和基准时间信号是否匹配进行检测，并输出多个检测信号至编码电路，由编码电路译至多位数字输出。从而使得量化过程中不需要多位的比较电压，降低电路实现工艺和噪声等对性能的影响，提高多位量化器电路的精度和信噪比。并且不再需要产生分压，减少了大量电阻的使用，更利于集成。
附图说明
图1为一个实施例中多位量化器电路的模块示意图；
图2为一个实施例中采样时间信号和多个基准时间信号的波形示意图；
图3为另一个实施例中多位量化器电路的模块示意图；
图4为又一个实施例中多位量化器电路的模块示意图；
图5为一个实施例中延时单元的电路结构示意图；
图6为一个实施例中压时转换电路的模块示意图；
图7为一个实施例中压时转换电路的电路结构示意图；
图8为一个实施例中检测单元的结构示意图；
图9为一个实施例中编码电路的结构示意图；
图10为一个实施例中调制器的模块示意图；
图11为一个实施例中模数转换器的模块示意图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
在一个实施例中，如图1所示，提供了一种多位量化器电路，包括压时转换电路100、恒定延迟电路200、相位检测电路300和编码电路400。压时转换电路100用于接入模拟电压信号Vi，并将模拟电压信号Vi转换为对应的采样时间信号；恒定延迟电路200用于生成预设电压范围对应的多个基准时间信号；相位检测电路300包括多个检测单元31，每一检测单元31的第一输入端连接压时转换电路100，每一检测单元31的第二输入端对应接入一基准时间信号；每一检测单元31用于检测采样时间信号和所接入的基准时间信号是否匹配，并通过输出端输出对应的检测信号；编码电路400与相位检测电路300的各检测单元31的输出端连接，用于将多个检测信号转换为多位数字信号并输出。
其中，相位检测电路300中检测单元31的个数与编码电路400输出的多位数字信号的位数之间存在一定的数量关系，检测单元31的个数可以为2的编码电路400的编码位数次方，假设编码电路400输出的编码信号的位数为a，检测单元31的个数为b，则b等于2的a次方。可以理解的，图1中以编码电路400编码位数为4（B0、B1、B2、B3）示意，对应的，检测单元31的个数为16，在实际设计时，编码电路400可以有更多或更少的位数。
预设电压范围可以根据实际需要进行设置，如结合接入的模拟电压信号Vi的范围进行设置。恒定延迟电路200生成的基准时间信号的个数与检测单元31的个数相同，各基准时间信号都不相等。可以是每个基准时间信号对应一个电压值，多个基准时间信号对应的多个电压值为预设电压范围的离散电压值。例如，预设电压范围为0-5V，检测单元31的个数为16，16个基准时间信号分别对应5/16V，2倍的5/16V，3倍的5/16V......16倍的5/16V。或者根据预设电压范围得到总的延迟时间范围，再分别确定各基准时间信号。
相位检测电路300分别连接压时转换电路100和恒定延迟电路200，接收采样时间信号和多个基准时间信号，并将采样时间信号和各基准时间信号的延迟时间进行对比，以确定采样时间信号具体匹配哪个基准时间信号。如图2所示，假设三个基准时间信号的延迟时间分别为Td、2Td、3Td，那么图2所示采样时间信号匹配3Td对应的基准时间信号。
具体的，相位检测电路300中检测单元31检测采样时间信号和所接入的基准时间信号是否匹配，并输出对应的检测信号的工作过程可以不唯一。在一实施例中，相位检测电路300接收到采样时间信号，所有的检测单元31均检测采样时间信号和所接入的基准时间信号是否匹配，并在检测到匹配时输出第一检测信号，在未检测到匹配时输出第二检测信号。
在另一实施例中，相位检测电路300中检测单元31逐次进行检测，检测顺序不需要限定。例如，从接入基准时间信号的延迟时间最短的检测单元31开始检测，若接入基准时间信号的延迟时间最短的检测单元31检测到匹配时，其输出第一检测信号；其余检测单元31不再进行检测，同时均输出第二检测信号。若接入基准时间信号的延迟时间最短的检测单元31未检测到匹配，则其输出第二检测信号，由接入基准时间信号的延迟时间次短的检测单元31进行检测，依此类推。之后由编码电路300对相位检测电路300的输出的多位检测信号进行编码，转换为多位数字信号并输出。
上述多位量化器电路，通过恒定延迟电路200生成与预设电压范围对应的多个基准时间信号，通过压时转换电路100将模拟电压信号Vi转换为对应的采样时间信号；相位检测电路300对采样时间信号和各基准时间信号是否匹配进行检测，并输出多个检测信号至编码电路400，由编码电路400译至多位数字输出。从而使得量化过程中不需要多位的比较电压，降低电路实现工艺和噪声等对性能的影响，提高多位量化器电路的精度和信噪比。并且传统的量化器电路中，多位的比较电压的精度要求较高，用于分压的电阻数量多，不利于集成。本实施例中，多位量化器电路不需要产生分压，更利于集成。
在一个实施例中，如图3所示，压时转换电路100还用于接入时钟信号CLK，并根据时钟信号CLK将模拟电压信号Vi转换为对应的采样时间信号。恒定延迟电路200还用于接入时钟信号CLK，并根据时钟信号CLK生成预设电压范围对应的多个基准时间信号。
可以理解的，多位量化器电路可以用于调制器、模数转换器等，时钟信号CLK可以由调制器或模数转换器中的时钟信号生成电路提供；或者多位量化器电路还可以包括时钟信号生成电路，提供时钟信号CLK。通过接入同一时钟信号CLK，压时转换电路100和恒定延迟电路200具有相同的工作时序，相位检测电路300接收采样时间信号和各基准时间信号的过程更同步，检测更准确，使得量化的结果更准确。
在一个实施例中，如图4所示，恒定延迟电路200包括缓冲器201和延时电路202；缓冲器201的输入端接入时钟信号CLK，缓冲器201的输出端连接延时电路202的输入端，延时电路202的各输出端分别连接对应检测单元31的第二输入端；延时电路202用于根据缓冲器201输出的时钟信号生成预设电压范围对应的多个基准时间信号。
可以理解的，延时电路202具有多个输出端，对应输出多个基准时间信号；相位检测电路300中多个检测单元31的第二输入端与延时电路202的多个输出端一一对应连接，以接收对应的基准时间信号。
本实施例中，利用缓冲器201把时钟信号CLK进行缓冲、锁定，使输入至延时电路202的时钟信号更稳定，从而使得延时电路203输出的基准时间信号更准确。
在一个实施例中，延时电路202包括多个依次连接的延时单元22；其中，位于首端的延时单元22的输入端连接缓冲器201的输出端，且各延时单元22的输出端分别连接对应检测单元31的第二输入端。
其中，延时单元22的数量与检测单元31的数量相同，根据信号的流向，位于首端的延时单元22的输入端为延时电路202的输入端，接入缓冲器201输出的时钟信号；其输出端连接下一延时单元22的输入端，从而各延时单元22依次连接。
各延时单元22分别用于生成对应的基准时间信号，并通过输出端输出至对应的检测单元31。各延时单元22的结构可以结合实际需要进行设置，可以具有相同的结构，产生相同的延迟时间；也可以具有不同的结构，分别产生不同的延迟时间。
如图4所示实施例中，编码电路400编码位数为4，对应的，检测单元31和延时单元22的数量均为16。各延时单元22的结构相同，每一个延时单元22产生的延迟时间为Td，各延时单元22输出的基准时间信号的延迟时间分别为Td、2Td、3Td，依次类推，从而对应预设电压范围得到的延迟时间范围。
在一个实施例中，如图5所示，延时单元22包括第一晶体管M201、第二晶体管M202、第三晶体管M203、负载电容CL和开关S1；第一晶体管M201的控制端和第二晶体管M202的控制端连接作为延时单元22的输入端；第一晶体管M201的第一端连接电源VDD，第一晶体管M201的第二端、第二晶体管M202的第二端和第三晶体管M203的第二端连接作为延时单元22的输出端；第二晶体管M202的第一端接地，第三晶体管M203的第一端通过负载电容CL接地，第三晶体管M203的控制端连接开关S1。
第一晶体管M201、第二晶体管M202、第三晶体管M203的类型可以结合实际需要进行选取，如第一晶体管M201选用P-MOS（Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化物半导体场效应晶体管），第二晶体管M202和第三晶体管M203选用N-MOS管，其中,MOS管的源极作为晶体管的第一端，漏极作为晶体管的第二端，栅极作为晶体管的控制端。开关S1可以采用开关晶体管，从而构成带负载电容CL的CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）反相器结构。
该带负载电容CL的CMOS反相器结构的延时单元22，延时时间取决于工作在饱和区的MOS管给负载电容CL充放电的时间，具体的，延时时长可以表示为：
Figure 236054DEST_PATH_IMAGE002
其中，td表示延时时长，CL表示负载电容CL的容值，Ip和In分别表示P-MOS管（图示为M1）给负载电容CL充电电流和N-MOS管（图示为M2和M3）给负载电容CL放电电流，μp和μn分别表示P-MOS和N-MOS管中的电子迁移率，WP和Lp分别表示P-MOS管的宽度和长度，WN和LN分别表示P-MOS管的宽度和长度，Cox为单位面积栅氧化层电容，VGS表示MOS管栅源极电压，VTHP和VTHN分别表示P-MOS和N-MOS管的阈值电压。
从上式可以看出，当输入信号电平（即VDD）固定时，可以有三个途径对该CMOS反相器结构的延时单元进行延时调节：调节MOS管给负载电容充放电的电流、调节负载电容的大小以及调节晶体管的阈值电压。本实施例中，通过控制开关S1，控制负载电容CL是否接入电路，从而改变电路中负载电容的大小，进而改变基准时间信号的延时时长。
还需要注意，在设计包括多个延时单元22的多通道恒定延迟电路200时，位于首位的延时单元22中反相器的晶体管的尺寸必须选择得足够大，以防止输出上的大失配效应。而且，由于两个连续的基准时间信号之间的差异非常小，因此需要大长度晶体管来实现这些精确时间。此外，时钟信号应该能够驱动大的电容性负载，可以采用时钟树来改善基准时钟信号的上升沿。
本实施例中，利用反相器阵列实现与预设电压范围相对应的多个基准时间信号，从而使得电路不需要多位的比较电压，降低电路受实现工艺和噪声等性能的影响。
在一个实施例中，如图6所示，压时转换电路100包括相连接的转换延迟电路11和信号线性调制电路12；信号线性调制电路12用于输出调制信号；转换延迟电路11接收模拟电压信号Vi和调制信号，并根据调制信号输出与模拟电压信号Vi对应的采样时间信号Ti，且采样时间信号Ti与模拟电压信号Vi线性相关。
其中，转换延迟电路11的输入端为压时转换电路100的输入端，接入模拟电压信号Vi，输出端用于输出采样时间信号Ti，反馈端连接信号线性调制电路12，信号线性调制电路12也接收模拟电压信号Vi，并输出调制信号，调整转换延迟电路11输出的采样时间信号Ti根据模拟电压信号Vi做线性变化，以提高采样时间信号Ti的延迟时间的线性度，使得压时转换电路100输出的采样时间信号Ti的延迟与输入的模拟电压信号Vi之间呈现单调线性的关系，最终的量化结果更准确。
进一步地，转换延迟电路11还接入时钟信号CLK，并根据时钟信号CLK和调制信号输出与模拟电压信号Vi对应的采样时间信号Ti。
在一个实施例中，压时转换电路100还包括与信号线性调制电路12连接的功耗控制电路13，功耗控制电路13接入时钟信号CLK，并根据时钟信号CLK控制信号线性调制电路的静态功耗。从而通过设置功耗控制电路13降低多位量化器电路的功耗。
进一步地，功耗控制电路13连接转换延迟电路11的采样端，并根据采集到的初始时间信号和时钟信号CLK控制信号线性调制电路12的静态功耗，以提高对线性调制电路12控制的精确性。
在一个实施例中，如图7所示，转换延迟电路11包括MOS管M1、MOS管M2、MOS管M4、MOS管M5、电容C1和缓冲器101。MOS管M1的栅极为转换延迟电路11的输入端，接入模拟电压信号Vi；MOS管M1的源极接地，漏极分别连接MOS管M2的源极和MOS管M5的源极；MOS管M2的漏极接地，栅极作为转换延迟电路11的反馈端；MOS管M5的栅极和MOS管M4的栅极连接，连接的公共端用于接入时钟信号CLK；MOS管M4的源极连接电源VDD，MOS管M5的漏极和MOS管M4的漏极极连接，连接的公共端分别与电容C1的第一端和缓冲器101的输入端连接，电容C1的第二端接地，缓冲器101的输出端作为转换延迟电路11的输出端。当转换延迟电路11与功耗控制电路13连接时，电容C1的第一端可以作为转换延迟电路11的采样端。
信号线性调制电路12包括MOS管M3、MOS管M6、MOS管M7、MOS管M8和MOS管M9。MOS管M3的栅极与MOS管M2的栅极连接，源极接地，漏极分别与栅极和MOS管M6的漏极连接；MOS管M6的栅极分别连接MOS管M7的漏极、MOS管M8的漏极和MOS管M9的漏极；MOS管M7的栅极和MOS管M9的栅极分别接入控制信号CLKQ，MOS管M8的栅极接入模拟电压信号Vi；MOS管M6的源极、MOS管M7的源极和MOS管M8的源极均连接电源VDD。
功耗控制电路13包括MOS管M10、MOS管M11、MOS管M12、MOS管M13、MOS管M14、MOS管M15。MOS管M10的栅极连接时钟信号CLK，源极接地，漏极连接MOS管M11的源极；MOS管M11的栅极和MOS管M12的栅极连接，连接的公共端与电容C1的第一端连接。MOS管M12的源极连接电源VDD；MOS管M11的漏极分别连接MOS管M12的漏极、MOS管M13的漏极、MOS管M14的栅极和MOS管M15的栅极；MOS管M13的源极和MOS管M15的源极连接电源VDD，MOS管M13的栅极连接时钟信号CLK；MOS管M14的漏极和MOS管M15的漏极连接，MOS管M14的源极接地；MOS管M14和M15组成反相器，MOS管M14和M15的漏极连接的公共端输出控制信号CLKQ。
本实施例中，采用基于电压-时间转换器的转换延迟电路11将输入的模拟电压信号Vi转换为线性的延迟时间，即采样时间信号Ti；采用由MOS管M8和MOS管M9组成的信号线性调制电路12，使输出的延迟时间与输入信号Vi之间呈现线性的关系。具体的，处于三极管区的MOS管M9充当电阻，MOS管M8充当模拟反相共源电路。因此，当模拟电压信号Vi同时作用于MOS管M1和MOS管M8时，由于决定电路延时时间的MOS管M5电流由MOS管M1电流和MOS管M6电流组成，使得电路的线性度得到显著提高。
具体的，模拟电压信号Vi低于阈值电压Vth(即Vi<Vth)时，MOS管M1工作在亚阈值区域，其电流以及电路的延迟是模拟电压信号Vi电压的高度非线性函数。同时，MOS管M6工作在饱和状态，因此提高了电压延迟曲线的线性度。同样，对于接近电源VDD电压的模拟电压信号Vi，即Vi>VDD-Vth时，MOS管M8被关断，因此MOS管M6的电流饱和到一个恒定值，与模拟电压信号Vi无关。因此，电路的延迟是由工作在饱和区域的MOS管M1的电流控制的。当输入的模拟电压信号Vi电压在Vth<Vi<VDD-Vth范围内时，输入器件M1和M6都处于饱和区域。这种结构使得电路输出的采样时间信号Vi的延迟与模拟电压信号Vi之间呈现单调线性的关系，从而采样时间信号Vi通过与各基准时间信号比较产生最后的量化码，不需要多位的比较电压。
需要说明的是，输入至信号线性调制电路12的控制信号还可以根据实际需要设置为电源VDD或时钟信号CLK，考虑到静态电流不仅流经MOS管M8和M9，还流经MOS管M3和M6，为了降低静态功率，用时钟信号CLK作为控制信号时，在时钟信号CLK的半周期内，MOS管M9将被关闭，从而降低了信号线性调制电路12的整体功耗。然而，当CLK为“高”时，电源电压仍然产生静态电流，为了进一步降低电路的功耗，只在时钟信号CLK由低电平到高电平的过渡时间消耗动态功率，而不消耗任何静态功率，因此，本实施例中，将MOS管M7和M9的栅极连接到由功耗控制电路13产生的控制信号CLKQ上，CLKQ只在CLK由低到高转换后的短暂过渡时间内保持“高”状态，因此，MOS管M9和M6将只在所需的过渡时间打开。之后，由于CLKQ处于“低”状态，MOS管M9和M7的栅极向地面放电，MOS管M9和M6将被关闭，该电路不消耗任何静态功率。
具体工作过程为：在复位阶段(即CLK为“低”)，MOS管M5和M10被关闭，MOS管M4和M13被打开，节点Out1和Q1都被上拉到VDD，从而CLKQ被下拉到“低”。当CLK变为“高”时，MOS管M4和M5分别关闭和打开，因此节点Out1逐渐下拉，CLK的电平逻辑与节点Out1不一致；在此期间，MOS管M10和M11同时打开，因此节点Q1下拉，即CLKQ为“高”。当节点Out1向地面放电时，MOS管M10和M12分别关闭和打开，节点Q1被拉起，因此CLKQ将变为“低”。因此，CLK由低到高跃迁后，CLKQ只在很短的过渡时间内保持“高”状态，从而降低了信号线性调制电路12的静态功耗，进而降低该多位量化器电路的功耗。
本实施例提供的转换延迟电路11利用适当线性度的轨到轨延迟元件将输入的模拟电压信号转换为延迟时间，可以有效提高模拟电压信号的输入范围，提高输入的模拟电压信号的加载效果，通过信号线性调制电路12提高采样时间信号的线性度，同时通过功耗控制电路13降低电路的功耗。
在一个实施例中，如图8所示，检测单元31为相位比较器301。相位比较器301的第一输入端为检测单元31的第一输入端，相位比较器301的第二输入端为检测单元31的第二输入端，相位比较器301的输出端为检测单元31的输出端。从而对应于每个需要被量化的电平，经过压时转换电路100转换后输出的采样时间信号；都采用了低压高速的相位比较器301来检测采样时间信号和相应基准时间信号之间的较快信号，并输出对应的比特位Bo。例如，相位比较器301在检测到采样时间信号快于接入的相应的基准时间信号时，确定匹配，输出比特位为“1”的第一检测信号；未检测到匹配时，输出比特位为“0”的第二检测信号。从而实现对采样时间信号的检测，进而将多个相位比较器301的输出连接到多位的编码电路400，以获得二进制输出。
在一个实施例中，如图9所示，编码电路400可以为二进制译码器41，该二进制译码器41的多个输入端分别连接各相位比较器301的输出端，通过二进制译码器41将多个相位比较器301的输出转换为二进制形式的格雷码。如图9所示为，二进制译码器41的编码位数为4（B0、B1、B2、B3），其16个输入端对应接收16个相位比较器301输出的比特位Bo1、Bo2......Bo16。
该二进制译码器41可以采用CML（CurrentMode Logic，电流模式逻辑）电路，可避免多个相位比较器301电路引起的残余误差，且，大大提升编码速度，从而提高系统的工作频率。
上述多位量化器电路将模拟电压信号转换为线性的时间延迟，与多个基准时间信号的的延迟相比较产生最后的量化码，该量化过程高效准确，不需要多位的比较电压，可以降低电路实现工艺和噪声等性能的影响，并且减少了大量电阻的使用，更利于集成。
在一个实施例中，如图10所示，提供了一种调制器，包括：处理电路1、多位量化器电路2和数模转换器3。处理电路1的第一输入端用于接收输入信号Vin，处理电路1的第二输入端用于接收反馈信号；处理电路1用于根据输入信号Vin和反馈信号输出模拟电压信号。
调制器具体可以为Sigma-delta调制器，根据实际需要，处理电路1具体可以包括环路滤波器等用于对输入信号Vin进行处理的电路，图示H（Z）表示其传递函数。多位量化器电路2连接处理电路1的输出端，多位量化器电路2用于将模拟电压信号转换为多位数字信号并输出。数模转换器3连接多位量化器电路2，用于接收多位量化器电路2的输出，并提供反馈信号至处理电路1。其中，多位量化器电路2的输出端为该调制器的输出端，其输出的多位数字信号作为调制器的输出。多位量化器电路2的结构可以参照上述实施例中的多位量化器电路进行设置，从而提高该调制器的精度和信噪比。
在一个实施例中，提供了一种模数转换器，包括调制器，调制器的结构可以参照上述实施例的调制器设置。
具体的，如图11所示，该模数转换器还可以包括抗混叠滤波器、采样/保持电路、低通滤波器和降采样滤波器等，本领域技术人员可以结合实际需要进行设置。由于该调制器可以降低电路实现工艺和噪声等对性能的影响，从而提高该多位量化的模数转换器的精度和信噪比。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种多位量化器电路，其特征在于，包括：
压时转换电路，用于接入模拟电压信号，并将所述模拟电压信号转换为对应的采样时间信号；
恒定延迟电路，用于生成预设电压范围对应的多个基准时间信号；
相位检测电路，包括多个检测单元，每一所述检测单元的第一输入端连接压时转换电路，每一所述检测单元的第二输入端对应接入一所述基准时间信号；所述检测单元用于检测所述采样时间信号和所接入的基准时间信号是否匹配，并通过输出端输出对应的检测信号；
编码电路，与所述相位检测电路的各所述检测单元的输出端连接，用于将多个所述检测信号转换为多位数字信号并输出。
2.根据权利要求1所述的多位量化器电路，其特征在于，
所述压时转换电路还用于接入时钟信号，并根据所述时钟信号将所述模拟电压信号转换为对应的采样时间信号；
所述恒定延迟电路还用于接入所述时钟信号，并根据所述时钟信号生成预设电压范围对应的多个基准时间信号。
3.根据权利要求2所述的多位量化器电路，其特征在于，所述恒定延迟电路包括缓冲器和延时电路；所述缓冲器的输入端接入所述时钟信号，所述缓冲器的输出端连接所述延时电路的输入端，所述延时电路的各输出端分别连接对应检测单元的第二输入端；所述延时电路用于根据所述缓冲器输出的时钟信号生成预设电压范围对应的多个基准时间信号。
4.根据权利要求3所述的多位量化器电路，其特征在于，所述延时电路包括多个依次连接的延时单元；其中，位于首端的所述延时单元的输入端连接所述缓冲器的输出端，且各所述延时单元的输出端分别连接对应检测单元的第二输入端。
5.根据权利要求4所述的多位量化器电路，其特征在于，所述延时单元包括第一晶体管、第二晶体管、第三晶体管、负载电容和开关；所述第一晶体管的控制端和所述第二晶体管的控制端连接作为所述延时单元的输入端；所述第一晶体管的第一端连接电源，所述第一晶体管的第二端、所述第二晶体管的第二端和所述第三晶体管的第二端连接作为所述延时单元的输出端；所述第二晶体管的第一端接地，所述第三晶体管的第一端通过所述负载电容接地，所述第三晶体管的控制端连接所述开关。
6.根据权利要求1所述的多位量化器电路，其特征在于，所述压时转换电路包括相连接的转换延迟电路和信号线性调制电路；
所述信号线性调制电路用于输出调制信号；所述转换延迟电路接收模拟电压信号和所述调制信号，并根据所述调制信号输出与所述模拟电压信号对应的采样时间信号，且所述采样时间信号与所述模拟电压信号线性相关。
7.根据权利要求6所述的多位量化器电路，其特征在于，所述压时转换电路还包括与所述信号线性调制电路连接的功耗控制电路，所述功耗控制电路接入时钟信号，并根据所述时钟信号控制所述信号线性调制电路的静态功耗。
8.根据权利要求1所述的多位量化器电路，其特征在于，所述检测单元为相位比较器。
9.一种调制器，其特征在于，包括：
处理电路，所述处理电路的第一输入端用于接收输入信号，所述处理电路的第二输入端用于接收反馈信号，所述处理电路用于根据所述输入信号和所述反馈信号输出模拟电压信号；
多位量化器电路，所述多位量化器电路连接所述处理电路的输出端，所述多位量化器电路用于将所述模拟电压信号转换为多位数字信号并输出；
数模转换器，所述数模转换器连接所述多位量化器电路，用于接收所述多位量化器电路的输出，并提供反馈信号至所述处理电路；
其中，所述多位量化器电路为如权利要求1-8任意一项所述的多位量化器电路。
10.一种模数转换器，其特征在于，包括如权利要求9所述的调制器。
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