KR20060088972A - 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인아날로그/디지털 변환장치 - Google Patents

스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인아날로그/디지털 변환장치 Download PDF

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Abstract

본 발명은 전원전압과 접지전압 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압에 응답하는 제 1 트랜지스터들; 상기 제 1 트랜지스터들과 병렬로 연결되되 제 1 트랜지스터들과 일대일로 대응되어 소정의 스위치를 통해 입력단이 상호 연결되는 제 2 트랜지스터들; 상기 전원전압과 접지전압 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압에 응답하는 제 3 트랜지스터들; 상기 제 3 트랜지스터들과 병렬로 연결되되 제 3 트랜지스터들과 일대일로 대응되어 소정의 스위치를 통해 입력단이 상호 연결되는 제 4 트랜지스터들; 상기 제 1 트랜지스터들 중 풀-업 트랜지스터 사이의 전류통로와 제 1 노드 사이에 전류통로가 연결되고 제 1 입력전압에 응답하는 N형 트랜지스터; 상기 제 3 트랜지스터들 중 풀-업 트랜지스터 사이의 전류통로와 제 1 노드 사이에 전류통로가 연결되고 제 2 입력전압에 응답하는 N형 트랜지스터; 및 상기 제 1 노드와 접지전압 사이에 전류통로가 연결되고 바이어스 전압에 응답하는 N형 트랜지스터;로 이루어진 스위칭 기법을 이용한 연산증폭기를 A/D변환기에 적용함으로써, 전력소모가 작고 고속 및 고해상도를 유지하므로 시스템의 소형화와 경량화로 휴대용 영상신호처리용 시스템의 구현이 용이한 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치를 제공한다.

Description

스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치{PIPELINE A/D CONVERTER USING A LOW POWER OPERATIONAL AMPLIFIER WITH A SWITCHING TECHNIQUE}
도 1은 일반적인 파이프라인 CMOS A/D변환기를 도시한 블록도이다.
도 2는 일반적인 파이프라인 A/D변환기내에 한 스테이지의 내부 구조를 도시한 블록도이다.
도 3a 및 도 3b는 일반적인 연산증폭기를 이용한 MDAC의 두가지 상태도를 나타낸 블록도로서, 도 3a는 증폭 모드이고, 도 3b는 샘플링 모드를 나타낸 것이다.
도 4는 종래의 연산증폭기를 도시한 회로도이다.
도 5는 본 발명에 의한 스위칭 기법을 이용한 연산증폭기를 나타낸 회로도이다.
도 6은 본 발명이 적용된 스위칭 기법을 이용한 연산증폭기를 이용해서 설계한 A/D변환기를 도시한 블록도이다.
* 도면의 주요 부분에 대한 부호의 설명
110∼180: MADC 스테이지 190: 프래시 A/D변환기
111,112: 샘플 및 홀드 증폭기 113: 디코더
114: 멀티플렉서 CLK: 스위치
Cs,Cf: 커패시터 115: 연산증폭기
M1∼M4: 제 1 트랜지스터들 M11∼M44: 제 2 트랜지스터들
M5∼M8: 제 1 트랜지스터들 M55∼M88: 제 4 트랜지스터들
본 발명은 파이프라인 A/D변환기에 관한 것으로, 특히 스위칭 기법을 이용한 연산증폭기를 이용함으로써, 전력소모가 작고 고속 및 고해상도를 유지하므로 시스템의 소형화와 경량화로 휴대용 영상신호처리용 시스템의 구현이 용이한 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치에 관한 것이다.
최근 무선통신 시스템(Wireless Communication System)의 발달은 많은 정보 처리량과 휴대용이라는 점에서 A/D변환기의 성능이 중요시 되었다.
상기 A/D변환기의 성능은 크게 정적 성능과 동적 성능으로 나누어진다. 정적 성능에는 소비전력, 선형성, 해상도 등이 있으며, 동적 특성으로는 신호대 잡음비(Signal to Noise Ratio; SNR), 신호대 잡음과 왜곡비(Signal to Noise and Distortion Ratio; SNDR), 글리치 에너지 등이 있다.
여러 가지 구조 중에 파이프라인 CMOS A/D변환기는 고속의 동작이 가능하며, 전체 시스템의 면적 및 전력소모를 최적화할 수 있는 구조이지만, 파이프라인 CMOS A/D변환기에서 대부분의 전력소모는 연산증폭기에서 발생하기 때문에 전력소모를 줄이는 데는 제한이 있다.
상기 연산증폭기는 A/D변환기의 서브 블록에 해당하는 MDAC(Multiplying Digital to Analog Converter)에서 감산기와 증폭기로 동작을 하게 된다. 상기 MDAC의 성능이 연산증폭기의 성능에 좌우되기 때문에 연산증폭기의 전력소모를 감소시키게 되면 전체 시스템의 성능이 감소하게 되므로, 연산증폭기의 전력소모를 줄이는 데는 그 한계가 있었고, 이에 따라 A/D변환기의 전력소모와 성능 간에 절충을 할 수 밖에 없었다.
따라서, 본 발명의 목적은 전력소모와 성능 간에 절충을 거친 후 연산증폭기의 전력소모를 최소화하기 위하여 스위칭 기법을 이용하여 전력소모 감소 효과를 볼 수 있도록 연산증폭기를 개발하여 적용한 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치를 제공하는 데 있다.
본 발명의 다른 목적은, 스위칭 기법을 이용한 연산증폭기를 이용함으로써, 전력소모가 작고 고속 및 고해상도를 유지하므로 시스템의 소형화와 경량화로 휴대용 영상신호처리용 시스템의 구현이 용이한 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치를 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 기술적 수단은, Sub-아날로그/디지털변환기와 디지털/아날로그변환기 및 연산증폭기로 이루어진 단위 스테이지를 다단으로 구성하되, 상기 제 1 스테이지로 입력된 입력신호를 처리하여 디지털신호를 래치회로로 출력함과 아울러 잔류전압을 제 2 스테이지로 출력하고, 상기 제 2 스테이지는 제 1 스테이지로부터 입력된 신호를 처리하여 디지털신호를 래치회로로 출력함과 아울러 잔류전압을 제 3 스테이지로 전달하는 방식의 다단의 스테이지와, 래치회로 및 디지털오차보정회로를 갖는 파이프라인 구조의 A/D변환기에 있어서: 상기 단위 스테이지는, 소정의 입력단을 통해 입력신호를 각각 제공받아 샘플링 및 홀딩하는 복수의 증폭기; 상기 증폭기로부터 출력된 신호를 각각 제공받아 낮은 해상도의 디지털신호로 변환하여 래치회로로 출력하는 디코더; 상기 디코더로부터 출력되는 복수의 디지털신호를 제공받아 소정의 기준신호에 따라 특정신호를 선택 출력하는 멀티플렉서; 상기 입력단과 연산증폭기의 반전단자 사이에 직렬로 연결된 제 1 스위치 및 제 1 커패시터; 상기 멀티플렉서의 출력단과 제 1 스위치의 출력단 사이에 설치된 제 2 스위치; 상기 제 1 스위치와 제 1 커패시터에 병렬로 연결된 제 3 스위치 및 제 2 커패시터; 상기 입력단과 연산증폭기의 출력단 사이에 연결된 제 4 스위치; 상기 연산증폭기의 반전단자와 비반전단자 사이에 연결된 제 5 스위치; 및 상기 제 1 내지 제 5 스위치의 개폐에 따라 입력단과 멀티플렉서로부터 인가되는 신호를 각각 제공받아 증폭한 후 다음 스테이지로 출력하는 연산증폭기;로 이루어진 것을 특징으로 한다.
구체적으로, 상기 단위 스테이지의 연산증폭기는 스위칭 기법의 CMOS 저전력 연산증폭기이며, 상기 저전력 연산증폭기는 다단의 스테이지 중 후단의 스테이지에만 적용한 것을 특징으로 한다.
또한, 저전력 연산증폭기는, 전원전압과 접지전압 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압에 응답하는 제 1 트랜지스터들; 상기 제 1 트랜지스터들과 병렬로 연결되되 제 1 트랜지스터들과 일대일로 대응되어 소정의 스위치를 통해 입력단이 상호 연결되는 제 2 트랜지스터들; 상기 전원전압과 접지전압 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압에 응답하는 제 3 트랜지스터들; 상기 제 3 트랜지스터들과 병렬로 연결되되 제 3 트랜지스터들과 일대일로 대응되어 소정의 스위치를 통해 입력단이 상호 연결되는 제 4 트랜지스터들; 상기 제 1 트랜지스터들 중 풀-업 트랜지스터 사이의 전류통로와 제 1 노드 사이에 전류통로가 연결되고 제 1 입력전압에 응답하는 N형 트랜지스터; 상기 제 3 트랜지스터들 중 풀-업 트랜지스터 사이의 전류통로와 제 1 노드 사이에 전류통로가 연결되고 제 2 입력전압에 응답하는 N형 트랜지스터; 및 상기 제 1 노드와 접지전압 사이에 전류통로가 연결되고 바이어스 전압에 응답하는 N형 트랜지스터;로 이루어진 것을 특징으로 한다.
구체적으로, 상기 제 1 내지 제 4 트랜지스터들은, 전원전압 측에 직렬로 연결된 복수의 풀-업 트랜지스터, 및 상기 풀-업 트랜지스터의 컬렉터 스테이지와 접지전압 사이에 직렬로 연결된 복수의 풀-다운 트랜지스터,로 이루어져 있고, 상기 제 2 및 제 4 트랜지스터들의 각 입력단은 그에 대응되어 설치된 제 1 및 제 3 트 랜지스터들의 각 입력단과 동일 클록신호에 따라 작동하는 스위치를 통해 상호 연결된 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 살펴보고자 한다.
도 1은 일반적인 파이프라인 CMOS A/D변환기를 도시한 구조 블록도로이고, 도 2는 파이프라인 A/D변환기내에 일반적인 단위 스테이지의 내부 구조를 도시한 블록도이다.
일반적으로 1.5bit의 파이프라인 CMOS A/D변환기에서 10bit의 출력을 얻기 위해서는 도면에서 보는바와 같이 9개의 스테이지(110∼180, 190)를 구비하여야 한다.
상기 파이프라인 CMOS A/D변환기는 도 1에서와 같이 Sub-아날로그/디지털변환기(111∼113)와 디지털/아날로그변환기(114) 및 연산증폭기(115) 등으로 이루어진 단위 스테이지(Stage)를 다단으로 구성하되, 상기 제 1 스테이지(110)로 입력된 입력신호를 처리하여 디지털신호를 래치회로(200; Latch Array)로 출력함과 아울러 잔류전압을 제 2 스테이지(120)로 출력하고, 상기 제 2 스테이지(120)는 제 1 스테이지(110)로부터 입력된 신호를 처리하여 디지털신호를 래치회로(200)로 출력함과 아울러 잔류전압을 제 3 스테이지(130)로 전달하는 방식의 다단의 스테이지(110∼180)와, 상기 다단 스테이지(110∼180)로부터 각각 디지털데이터를 제공받아 일정시간 유지한 후 출력하는 래치회로(200; Latch Array), 및 상기 래치회로(200)로부 터 출력되는 디지털데이터를 제공받아 오차를 보정한 후 보다 완벽한 디지털데이터를 출력하는 디지털오차보정회로(300; Digital Correction Logic)로 구성되어 있다.
그리고, 각 스테이지(110∼180)는 도 2에 도시된 바와 같이 샘플 및 홀드 증폭기(111, 112; Sample and Hold Amplifier), 디코더(113; Decoder), 멀티플렉서(114; MUX), 및 고정된 이득을 가진 연산증폭기(115) 등을 포함하고 있다.
즉, 도 2는 Sub-ADC(111, 112, 113)와 MDAC(114, 115)로 이루어진 단위 스테이지의 구조를 보여준다.
상기 Sub-ADC(111, 112, 113)는 1.5bit 출력을 가지는 Flash ADC로서, 두개의 동적 비교기(111, 112)와 온도계코드를 이진코드로 바꿔주는 디코더(113)로 구성되어 있다. 상기 Sub-ADC(113)의 출력은 래치회로(200)와 디지털오차보정회로(300)를 거쳐 최종 디지털 출력이 된다.
MDAC의 일부분인 DAC부분인 멀티플렉서(114)는 디코더(113)의 출력을 입력으로 받아서 -Vref, Vcm, Vref 중 한 값을 MDAC의 각 스위치(CLK1∼CLK5)로 보내어 1.5bit MDAC의 출력을 발생하게 된다.
기본적인 파이프라인 CMOS A/D변환기의 동작을 살펴보면, 먼저 각 스테이지(110∼180)는 앞단의 출력을 샘플 및 홀드 증폭기(111, 112)를 통해 샘플링하고 홀딩한다.
상위 스테이지의 A/D변환기는 샘플 및 홀드 증폭기(111, 112)가 홀딩한 입력에 대해 낮은 해상도의 디지털 신호를 출력하고 출력된 디지털 신호는 다시 D/A변 환기에 의해 양자화된 아날로그 신호로 바뀐다.
마지막으로 연산증폭기(115)는 샘플 및 홀드 증폭기(111, 112)에 의해 홀딩된 신호와 D/A변환기(114)의 출력의 차이인 잔류전압을 증폭하여 다음 스테이지에 보낸다. 다음 스테이지는 앞단 스테이지에서 증폭된 잔류전압을 입력으로 받아서 디지털신호를 출력하고, 동시에 앞단 스테이지는 새로운 입력을 받아들여 위와 같은 동작을 반복한다.
결국 첫 스테이지는 새로운 입력을 연속적으로 받아들이고, 각 스테이지에서 생성된 잔류전압은 계속 다음 스테이지로 전달되기 때문에 일정한 시간이 지나간 뒤에는 모든 스테이지에서 각각 다른 입력에 대하여 동시에 디지털 신호를 출력하게 된다.
동시에 출력된 디지털 출력 신호들은 래치회로(200; Latch Array)를 거쳐 디지털오차보정회로(300; Digital Correction Logic)를 거쳐 오차를 보정한 뒤에 완벽한 디지털 신호를 출력하게 된다.
도 3a 및 도 3b는 스테이지당 1.5bit의 출력을 가지고 있는 파이프라인 CMOS A/D변환기의 MDAC의 두 가지 상태를 나타낸 블록도이다.
상기 MDAC은 도 2를 참조해서 보면 SC(Switched-Capacitor) 회로로 구현된다. 이 회로는 연산증폭기(115)와 몇 개의 스위치(CLK1∼CLK5), 및 커패시터(Cs, Cf)로 이루어진다.
상기 연산증폭기(115)는 A/D변환기에서 전체 전력소모의 90%를 소모하게 되며, 이에 따라 상기 연산증폭기(115)는 MDAC 회로의 정확도 및 전체 A/D변환기의 속도를 결정하게 되므로 높은 설계 사양을 필요하게 된다. 그러나, 연산증폭기(115)의 높은 설계 사양에 따라 전력소모가 크게 증가하므로 속도 및 정확도와 전력소모 사이의 관계를 최적화해야 한다.
두 가지 상태란, 도 3a와 같은 증폭모드와 도 3b와 같은 샘플링 모드를 나타내는 것이다. MDAC에서 연산증폭기(115)의 역할은 샘플링 모드일 때는 연산증폭기(115)의 입력이 가상접지가 되어 MDAC의 입력신호가 커패시터(Cs)에 샘플링되도록 하는 것이고, 증폭 모드일 때는 샘플링된 커패시터(Cs)가 클록에 의해 연산증폭기(115)에 피드백(Cf)으로 구성이 되어 샘플링된 입력을 증폭하게 된다.
Figure 112005006300996-PAT00001
상기 수학식 1은 MDAC의 증폭 모드일 때 전달 함수를 이상적으로 나타낸 것이다. 수학식 1과 같은 증폭이 이루어질 때 연산증폭기(115)의 성능에 따라 MDAC의 동작 제한이 있다. 즉, 연산증폭기(115)의 단위이득 주파수 범위에 따른 MDAC의 동작 주파수 범위, 연산증폭기(115)의 DC 이득에 따른 증폭의 정확도가 결정이 된다.
도 4는 폴디드 캐스코드 구조를 갖는 종래의 연산증폭기의 회로를 나타낸 것이고, 도 5는 본 발명에 의한 스위칭 기법을 이용한 연산증폭기를 나타낸 것이다.
상기 도 4의 연산증폭기(115)는, 전원전압(VDD)과 접지전압(VSS) 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압(Vbias1∼Vbias3, Vcmfb)에 응답하는 제 1 트랜지스터들(M1∼M4)과, 상기 전원전압(VDD)과 접지전압 (VSS) 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압(Vbias1∼Vbias3, Vcmfb)에 응답하는 제 2 트랜지스터들(M5∼M8)과, 상기 제 1 트랜지스터들(M1∼M4) 중 풀-업 트랜지스터(M1, M2) 사이의 전류통로와 제 1 노드(Nd1) 사이에 전류통로가 연결되고 제 1 입력전압(Vin+)에 응답하는 N형 트랜지스터(MN1)와, 상기 제 2 트랜지스터들(M5∼M8) 중 풀-업 트랜지스터(M5, M6) 사이의 전류통로와 제 1 노드(Nd1) 사이에 전류통로가 연결되고 제 2 입력전압(Vin-)에 응답하는 N형 트랜지스터(MN2), 및 상기 제 1 노드(Nd1)와 접지전압(VSS) 사이에 전류통로가 연결되고 바이어스 전압(Vbias4)에 응답하는 N형 트랜지스터(MN3)로 이루어져 있다.
그리고, 본 발명에 의한 연산증폭기(115)는 도 5에 도시된 바와 같이, 전원전압(VDD)과 접지전압(VSS) 사이에 전류통로가 직렬로 연결되고 입력단에 인가되는 각 바이어스 전압(Vbias1∼Vbias3, Vcmfb)에 응답하는 제 1 트랜지스터들(M1∼M4)과, 상기 제 1 트랜지스터들(M1∼M4)과 병렬로 연결되되 제 1 트랜지스터들(M1∼M4)과 일대일로 대응되어 소정의 스위치(CLK1)를 통해 입력단이 상호 연결되는 제 2 트랜지스터들(M11∼M44)과, 상기 전원전압(VDD)과 접지전압(VSS) 사이에 전류통로가 직렬로 연결되고 입력단에 인가되는 각 바이어스 전압(Vbias1∼Vbias3, Vcmfb)에 응답하는 제 3 트랜지스터들(M5∼M8)과, 상기 제 3 트랜지스터들(M5∼M8)과 병렬로 연결되되 제 3 트랜지스터들(M5∼M8)과 일대일로 대응되어 소정의 스위치(CLK1)를 통해 입력단이 상호 연결되는 제 4 트랜지스터들(M55∼M88)과, 상기 제 1 트랜지스터들(M1∼M4) 중 풀-업 트랜지스터(M1, M2) 사이의 전류통로와 제 1 노 드(Nd1) 사이에 전류통로가 연결되고 제 1 입력전압(Vin+)에 응답하는 N형 트랜지스터(MN1)와, 상기 제 3 트랜지스터들(M5∼M8) 중 풀-업 트랜지스터(M5, M6) 사이의 전류통로와 제 1 노드(Nd1) 사이에 전류통로가 연결되고 제 2 입력전압(Vin-)에 응답하는 N형 트랜지스터(MN2), 및 상기 제 1 노드(Nd1)와 접지전압(VSS) 사이에 전류통로가 연결되고 바이어스 전압(Vbias4)에 응답하는 N형 트랜지스터(MN3)로 이루어져 있다.
상기 제 1 내지 제 4 트랜지스터들(M1∼M88)은, 전원전압(VDD) 측에 직렬로 연결된 복수의 풀-업 트랜지스터(M1,M2,M11,M22,M5,M6,M55,M66), 및 상기 풀-업 트랜지스터의 각 컬렉터단과 접지전압(VSS) 사이에 직렬로 연결된 복수의 풀-다운 트랜지스터(M3,M4,M33,M44,M7,M8,M77,M88)로 이루어져 있으며, 상기 제 2 트랜지스터들(M11∼M44)의 각 입력단은 그에 대응되어 설치된 제 1 트랜지스터들(M1∼M4)의 각 입력단과 스위치(CLK1∼CLK4)를 통해 상호 연결되어 있고, 상기 제 4 트랜지스터들(M55∼M88)의 각 입력단은 그에 대응되어 설치된 제 3 트랜지스터들(M5∼M8)의 각 입력단과 스위치(CLK5∼CLK8)를 통해 상호 연결되어 있다.
그리고, 연산증폭기(115)의 각 스위치(clk1∼clk8)로는 동일한 클록 신호가 인가되는데, 상기 각 스위치(clk1∼clk8)로 인가되는 클록신호가 '0'이면 동작하지 않고, 클록신호가 '1'일 경우에는 정상적으로 동작하도록 구성되어 있다.
즉, 도 5의 연산증폭기(115)는 일반적인 폴디드 캐스코드 형태의 연산증폭기(115)의 출력단에 스위치(CLK)를 설치하였다. 스위칭 기법을 이용한 도 5의 연산증폭기(115)가 도 4의 일반 연산증폭기(115)와의 차이점은 출력단이 두 부분으로 나 누어지고, 스위치 동작에 의해 출력단에 위치한 트랜지스터의 폭(Width)이 바뀌게 된다. 결론적으로 폭(Width)의 변화에 의해 출력단에 흐르는 전류값이 변하게 된다. 이러한 출력단의 전류의 변화는 직접적으로 전력소모 변화에 영향을 미치게 된다.
아래 수학식 2는 MOS 트랜지스터(M1∼M88)에 흐르는 전류를 나타낸 것이다.
Figure 112005006300996-PAT00002
단: W는 width이고, L은 length이고, VGS는 게이트 소오스간 전압이고, VDS는 드레인 소오스간 전압이고, Vtn는 문턱전압이며, Vdsat는 VGS의 Vtn이다.
상기 수학식 2에서 폭(Width)의 변화에 의해 전류가 변화됨을 확인할 수 있다.
그리고, 회로의 전력소모는 수학식 3과 같다.
Pdissipation = Vdd(Power_Supply)×Isum(Sum_of_Current)
상기 수학식 3은 회로의 전력소모를 계산할 때 이용되는 식으로, 회로에서 전력소모는 회로 동작을 위해 이용되는 전류들의 합과 사용하는 공급 전원의 곱으로 계산되어 진다. 수학식 3에서 보는 바와 같이 줄어든 전류로 인해 전력소모의 감소됨을 충분히 예상할 수 있다.
상기 수학식들에서 전력소모는 회로에 흐르는 전류의 양에 의해 결정됨을 알 수 있고, 도 5에서 보는 바와 같이 출력단이 스위치(CLK)가 오프되면서 폭(Width)이 절반으로 줄어든다.
줄어든 폭에 의해 출력단에 절반의 전류가 흐르게 되고, 줄어든 전류 양만큼 전력소모가 감소하게 된다.
출력단의 전류의 양을 조절하는 스위치(CLK)는 MDAC의 두 가지 모드(샘플링, 증폭 모드)를 동작시키는 비중첩 클록에 의해 동작된다. MDAC가 증폭모드로 동작을 할 경우, 정상적인 동작을 하는 연산증폭기(115)를 필요로 하기에 연산증폭기(115) 내의 스위치(CLK)는 온이 되고, 샘플링 모드로 동작을 할 때는 연산증폭기(115)가 리셋되기 위해 필요한 전류만을 사용하면 되기에 스위치(CLK)가 오프되면서 출력단의 전류가 줄어든다.
이러한 MDAC의 두 가지 상태에 대한 특성과 각 상태에 따른 연산증폭기(115)의 역할을 바탕으로 하여 스위칭 기법을 이용해 전력소모를 감소시킬 수 있다.
그리고, 도 5와 같은 스위칭 기법을 이용한 연산증폭기(115)를 도 6의 10bit 파이프라인 CMOS A/D변환기에 적용할 경우, 처음 4개의 스테이지(110∼180)와 마지막 플래시 A/D변환기(190)를 제외한 후단 4개의 스테이지(150∼180)에서 MDAC을 설계하는데 이용할 수 있다. 즉, 도 5의 연산증폭기(115)는 도 6에서 후단 스테이지(150∼180)에 적용하게 되는 데, 상기 각 스위치(clk1∼clk8)로 인가되는 클록신호가 '0'이면 전단 스테이지(110∼140)만 동작하고, 후단 스테이지(150∼180)는 동작하지 않는다. 따라서 클록신호가 '0'일 경우 ADC의 전력소모를 최소화할 수 있다.
물론, 클록신호가 '1'일 경우에는 모든 스테이지(110∼190)가 정상 동작하므 로 ADC의 모든 디지털 출력 코드가 정상적으로 발생한다.
상기 파이프라인 CMOS A/D변환기는 도 6에서와 같이 Sub-아날로그/디지털변환기(111∼113)와 디지털/아날로그변환기(114) 및 연산증폭기(115)로 이루어진 단위 스테이지를 다단으로 구성하되, 상기 제 1 스테이지(110)로 입력된 입력신호를 처리하여 디지털신호를 래치회로(200)로 출력함과 아울러 잔류전압을 제 2 스테이지(120)로 출력하고, 상기 제 2 스테이지(120)는 제 1 스테이지(110)로부터 입력된 신호를 처리하여 디지털신호를 래치회로(200)로 출력함과 아울러 잔류전압을 제 3 스테이지(130)로 전달하는 방식의 다단의 스테이지(110∼180)와, 상기 다단 스테이지(110∼180)로부터 각각 디지털데이터를 제공받아 일정시간 유지한 후 출력하는 래치회로(200; Latch Array), 및 상기 래치회로(200)로부터 출력되는 디지털데이터를 제공받아 오차를 보정한 후 디지털데이터를 출력하는 디지털오차보정회로(300)로 구성되어 있다.
상기 단위 스테이지(110 등)는, 도 2와 같이 소정의 입력단을 통해 입력신호를 각각 제공받아 샘플링 및 홀딩하는 복수의 증폭기(111, 112)와, 상기 증폭기(111, 112)로부터 출력된 신호를 각각 제공받아 낮은 해상도의 디지털신호로 변환하여 래치회로(200)로 출력하는 디코더(113; Decoder)와, 상기 디코더(113)로부터 출력되는 복수의 디지털신호를 제공받아 소정의 기준신호에 따라 특정신호를 선택 출력하는 멀티플렉서(114; MUX)와, 상기 입력단과 연산증폭기(115)의 반전단자 사이에 직렬로 연결된 제 1 스위치(CLK1) 및 제 1 커패시터(Cs)와, 상기 멀티플렉서의 출력단과 제 1 스위치의 출력단 사이에 설치된 제 2 스위치(CLK2)와, 상기 제 1 스위치(CLK1)와 제 1 커패시터(Cs)에 병렬로 연결된 제 3 스위치(CLK3) 및 제 2 커패시터(Cf)와, 상기 입력단과 연산증폭기(115)의 출력단 사이에 연결된 제 4 스위치(CLK4)와, 상기 연산증폭기(115)의 반전단자와 비반전단자 사이에 연결된 제 5 스위치(CLK5), 및 상기 제 1 내지 제 5 스위치(CLK1∼CLK5)의 개폐에 따라 입력단과 멀티플렉서(114)로부터 인가되는 신호를 각각 제공받아 증폭한 후 다음 스테이지로 출력하는 연산증폭기(115)로 이루어져 있으며, 상기 단위 스테이지 중 후단의 4개의 스테이지(150∼180)의 연산증폭기(115)는 스위칭 기법의 CMOS 저전력 연산증폭기(115)를 사용한다.
즉, 도 5와 같은 저전력 연산증폭기(115)는 다단의 스테이지(110∼180) 중 후단의 스테이지(150∼180)에만 적용한다. 1.5bit 구조의 파이프라인 A/D변환기에서 상위 디지털 출력값을 생성하는 곳에서 에러가 발생할 경우 이득허용 오차가 작아서 A/D변환기의 전체 선형성에 큰 영향을 주기 때문에, 이득허용 오차가 큰 하위 디지털 출력값을 생성하는 후단의 4개 스테이지(150∼180)에서만 도 5와 같은 스위칭 기법을 이용한 연산증폭기(115)를 이용하였다.
다시말해 10bit 파이프라인 CMOS A/D변환기는 1.5bit의 디지털 출력값을 생성하여 래치회로(200)로 출력하는 8개의 스테이지(110∼180)와, 2bit의 출력값을 생성하는 플래시 A/D변환기로 구성되어 있고, 이중 8개의 스테이지(110∼180)에 각각 하나의 연산증폭기(115)가 이용된다.
상기 8개의 연산증폭기 중에 후단 스테이지(150∼180)에 사용되는 연산증폭기를 도 5와 같은 스위칭 기법을 이용한 연산증폭기(115)를 이용함으로써, 대략 20% 정도의 전력소모를 감소시킬 수 있다.
상기에서 본 발명의 특정한 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 청구범위 안에 속한다고 해야 할 것이다.
따라서, 본 발명에서는 전력소모와 성능 간에 절충을 거친 후 연산증폭기의 전력소모를 최소화하기 위하여 스위칭 기법을 이용한 연산증폭기를 CMOS A/D변환기에 이용함으로써, A/D변환기의 전력소모가 작을 뿐만 아니라 데이터의 고속처리 및 고해상도를 유지할 수 있는 이점이 있다.
이에 따라 시스템의 소형화와 경량화가 가능하여 휴대용 영상신호처리용 시스템의 구현이 용이한 이점이 있다.

Claims (6)

  1. Sub-아날로그/디지털변환기와 디지털/아날로그변환기 및 연산증폭기로 이루어진 단위 스테이지를 다단으로 구성하되, 상기 제 1 스테이지로 입력된 입력신호를 처리하여 디지털신호를 래치회로로 출력함과 아울러 잔류전압을 제 2 스테이지로 출력하고, 상기 제 2 스테이지는 제 1 스테이지로부터 입력된 신호를 처리하여 디지털신호를 래치회로로 출력함과 아울러 잔류전압을 제 3 스테이지로 전달하는 방식의 다단의 스테이지와, 래치회로 및 디지털오차보정회로를 갖는 파이프라인 구조의 A/D변환기에 있어서:
    상기 단위 스테이지는, 소정의 입력단을 통해 입력신호를 각각 제공받아 샘플링 및 홀딩하는 복수의 증폭기; 상기 증폭기로부터 출력된 신호를 각각 제공받아 낮은 해상도의 디지털신호로 변환하여 래치회로로 출력하는 디코더; 상기 디코더로부터 출력되는 복수의 디지털신호를 제공받아 소정의 기준신호에 따라 특정신호를 선택 출력하는 멀티플렉서; 상기 입력단과 연산증폭기의 반전단자 사이에 직렬로 연결된 제 1 스위치 및 제 1 커패시터; 상기 멀티플렉서의 출력단과 제 1 스위치의 출력단 사이에 설치된 제 2 스위치; 상기 제 1 스위치와 제 1 커패시터에 병렬로 연결된 제 3 스위치 및 제 2 커패시터; 상기 입력단과 연산증폭기의 출력단 사이에 연결된 제 4 스위치; 상기 연산증폭기의 반전단자와 비반전단자 사이에 연결된 제 5 스위치; 및 상기 제 1 내지 제 5 스위치의 개폐에 따라 입력단과 멀티플렉서로부터 인가되는 신호를 각각 제공받아 증폭한 후 다음 스테이지로 출력하는 연산증폭 기;로 이루어진 것을 특징으로 하는 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치.
  2. 청구항 1에 있어서,
    상기 단위 스테이지의 연산증폭기는 스위칭 기법의 CMOS 저전력 연산증폭기인 것을 특징으로 하는 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 저전력 연산증폭기는 다단의 스테이지 중 후단의 스테이지에만 적용한 것을 특징으로 하는 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    상기 저전력 연산증폭기는, 전원전압과 접지전압 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압에 응답하는 제 1 트랜지스터들; 상기 제 1 트랜지스터들과 병렬로 연결되되 제 1 트랜지스터들과 일대일로 대응되어 소정의 스위치를 통해 입력단이 상호 연결되는 제 2 트랜지스터들; 상기 전원전압과 접지전압 사이에 전류통로가 직렬로 연결되고, 입력단에 인가되는 각 바이어스 전압에 응답하는 제 3 트랜지스터들; 상기 제 3 트랜지스터들과 병렬로 연결되되 제 3 트랜지스터들과 일대일로 대응되어 소정의 스위치를 통해 입력단이 상호 연결되는 제 4 트랜지스터들; 상기 제 1 트랜지스터들 중 풀-업 트랜지스터 사이의 전류통로와 제 1 노드 사이에 전류통로가 연결되고 제 1 입력전압에 응답하는 N형 트랜지스터; 상기 제 3 트랜지스터들 중 풀-업 트랜지스터 사이의 전류통로와 제 1 노드 사이에 전류통로가 연결되고 제 2 입력전압에 응답하는 N형 트랜지스터; 및 상기 제 1 노드와 접지전압 사이에 전류통로가 연결되고 바이어스 전압에 응답하는 N형 트랜지스터;로 이루어진 것을 특징으로 하는 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치.
  5. 청구항 4에 있어서,
    상기 제 1 내지 제 4 트랜지스터들은, 전원전압 측에 직렬로 연결된 복수의 풀-업 트랜지스터; 및 상기 풀-업 트랜지스터의 컬렉터 스테이지와 접지전압 사이에 직렬로 연결된 복수의 풀-다운 트랜지스터;로 각각 이루어진 것을 특징으로 하는 스위칭 기법의 저전력 연산증폭기를 이용한 파이프라인 아날로그/디지털 변환장치.
  6. 청구항 4 또는 청구항 5에 있어서,
    상기 제 1 및 제 3 트랜지스터들의 각 입력단은 그에 대응되어 설치된 제 2 및 제 4 트랜지스터들의 각 입력단과 동일 클록신호에 따라 동작하는 스위치를 통해 상호 연결된 것을 특징으로 하는 스위칭 기법의 저전력 연산증폭기를 이용한 파 이프라인 아날로그/디지털 변환장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100898914B1 (ko) * 2007-08-01 2009-05-27 한국전자통신연구원 파이프라인 아날로그-디지털 변환기 제어 방법 및 이를구현한 파이프라인 아날로그-디지털 변환기
CN103066966A (zh) * 2012-12-27 2013-04-24 成都锐成芯微科技有限责任公司 变共模宽电源范围的高速比较器
US8963640B2 (en) 2012-03-21 2015-02-24 Samsung Electronics Co., Ltd. Amplifier for output buffer and signal processing apparatus using the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100898914B1 (ko) * 2007-08-01 2009-05-27 한국전자통신연구원 파이프라인 아날로그-디지털 변환기 제어 방법 및 이를구현한 파이프라인 아날로그-디지털 변환기
US7583219B2 (en) 2007-08-01 2009-09-01 Electronics And Telecommunications Research Institute Method of controlling pipeline analog-to-digital converter and pipeline analog-to-digital converter implementing the same
US8963640B2 (en) 2012-03-21 2015-02-24 Samsung Electronics Co., Ltd. Amplifier for output buffer and signal processing apparatus using the same
CN103066966A (zh) * 2012-12-27 2013-04-24 成都锐成芯微科技有限责任公司 变共模宽电源范围的高速比较器

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